JPH05182980A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000006798 recombination Effects 0.000 description 11
- 238000005215 recombination Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 229910052681 coesite Inorganic materials 0.000 description 9
- 229910052906 cristobalite Inorganic materials 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 229910052682 stishovite Inorganic materials 0.000 description 9
- 229910052905 tridymite Inorganic materials 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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Abstract
(57)【要約】
【目的】エピタキシャル成長によるベース層を持つ、微
細化,高速化が可能なヘテロ接合バイポーラトランジス
タを提供することを目的とする。 【構成】p型Si基板101にn+ 型Siサブコレクタ
層102,n型Siコレクタ層103がエピタキシャル
成長され、さらにこの上にp+ 型SiGeベース層12
0と、熱平衡状態で完全空乏化するp- 型Si層121
が連続的にエピタキシャル成長され、p- 型Si層12
1上に選択的に多結晶シリコン・エミッタ128が形成
される。
細化,高速化が可能なヘテロ接合バイポーラトランジス
タを提供することを目的とする。 【構成】p型Si基板101にn+ 型Siサブコレクタ
層102,n型Siコレクタ層103がエピタキシャル
成長され、さらにこの上にp+ 型SiGeベース層12
0と、熱平衡状態で完全空乏化するp- 型Si層121
が連続的にエピタキシャル成長され、p- 型Si層12
1上に選択的に多結晶シリコン・エミッタ128が形成
される。
Description
【0001】
【産業上の利用分野】本発明は、エピタキシャル成長技
術によりベース層を形成したヘテロ接合バイポーラトラ
ンジスタに関する。
術によりベース層を形成したヘテロ接合バイポーラトラ
ンジスタに関する。
【0002】
【従来の技術】バイポーラトランジスタの高速化におい
て重要とされる要素は二つに分けられる。第1の要素
は、縦方向の層構造に関するもので、ベース層の厚さを
薄くしてベース領域におけるキャリアの走行時間を短縮
すること、およびエミッタとコレクタの不純物濃度を高
めて動作電流密度を向上させることが重要とされてい
る。第2の要素は横方向の構造に関するもので、微細化
によって寄生要素を削減することである。
て重要とされる要素は二つに分けられる。第1の要素
は、縦方向の層構造に関するもので、ベース層の厚さを
薄くしてベース領域におけるキャリアの走行時間を短縮
すること、およびエミッタとコレクタの不純物濃度を高
めて動作電流密度を向上させることが重要とされてい
る。第2の要素は横方向の構造に関するもので、微細化
によって寄生要素を削減することである。
【0003】従来の高速バイポーラトランジスタでは、
ベースとエミッタは、主として二重拡散法により形成さ
れている。この方法は、第1導電型のコレクタ層が形成
された基板上の所定領域に第2導電型のベース層を選択
的にイオン注入法や拡散法で形成し、さらにこのベース
上の所定領域に第1導電型のエミッタ層を選択的にイオ
ン注入法や拡散法で形成する方法である。現在では、こ
の選択拡散技術に自己整合法が取り入れられ、寄生容量
や寄生抵抗が最大限取り除かれた微細なトランジスタが
実用化されている。
ベースとエミッタは、主として二重拡散法により形成さ
れている。この方法は、第1導電型のコレクタ層が形成
された基板上の所定領域に第2導電型のベース層を選択
的にイオン注入法や拡散法で形成し、さらにこのベース
上の所定領域に第1導電型のエミッタ層を選択的にイオ
ン注入法や拡散法で形成する方法である。現在では、こ
の選択拡散技術に自己整合法が取り入れられ、寄生容量
や寄生抵抗が最大限取り除かれた微細なトランジスタが
実用化されている。
【0004】図15(a) にこのような微細化バイポーラ
トランジスタの例を示す。n型コレクタ層301の酸化
膜302で囲まれた領域に、ベース引出し電極となる多
結晶シリコン膜306に開けられた窓を介して、p型ベ
ース層303とn型エミッタ層304が自己整合的に拡
散形成されている。多結晶シリコン膜306の表面は酸
化膜307で覆われ、エミッタ層304はエミッタ電極
を兼ねた高濃度のポリシリコン膜308からの拡散によ
って形成される。p型外部ベース層305は多結晶シリ
コン膜306からの拡散によって形成される。
トランジスタの例を示す。n型コレクタ層301の酸化
膜302で囲まれた領域に、ベース引出し電極となる多
結晶シリコン膜306に開けられた窓を介して、p型ベ
ース層303とn型エミッタ層304が自己整合的に拡
散形成されている。多結晶シリコン膜306の表面は酸
化膜307で覆われ、エミッタ層304はエミッタ電極
を兼ねた高濃度のポリシリコン膜308からの拡散によ
って形成される。p型外部ベース層305は多結晶シリ
コン膜306からの拡散によって形成される。
【0005】このバイポーラトランジスタ構造は、エミ
ッタに合わせ余裕を含む必要がなく、その分微細化が可
能である。すなわち、前述した高速化の第2の要素は、
現在では選択拡散技術と自己整合法で達成されている。
ッタに合わせ余裕を含む必要がなく、その分微細化が可
能である。すなわち、前述した高速化の第2の要素は、
現在では選択拡散技術と自己整合法で達成されている。
【0006】一方、この構造では、第1の要素、すなわ
ち縦方向の高速化要素について問題点を有している。ベ
ース領域におけるキャリアの走行時間を短縮するために
ベース層の厚さを薄くするには、パンチスルー耐圧を確
保するためにベース濃度を高くしなければならない。一
方二重拡散法では、エミッタ濃度は、ベース濃度より必
然的に高くなるのでエミッタ・ベース間の耐圧確保やト
ンネル電流の抑制のために、ベース濃度には上限が存在
する。シリコントランジスタでは、二重拡散法による場
合のベース濃度の上限値は凡そ、1019cm-3程度であっ
て、この結果、ベース厚の下限値は50nm程度になる。
このため従来技術では、50GHzを越える遮断周波数
を得ることは困難であった。
ち縦方向の高速化要素について問題点を有している。ベ
ース領域におけるキャリアの走行時間を短縮するために
ベース層の厚さを薄くするには、パンチスルー耐圧を確
保するためにベース濃度を高くしなければならない。一
方二重拡散法では、エミッタ濃度は、ベース濃度より必
然的に高くなるのでエミッタ・ベース間の耐圧確保やト
ンネル電流の抑制のために、ベース濃度には上限が存在
する。シリコントランジスタでは、二重拡散法による場
合のベース濃度の上限値は凡そ、1019cm-3程度であっ
て、この結果、ベース厚の下限値は50nm程度になる。
このため従来技術では、50GHzを越える遮断周波数
を得ることは困難であった。
【0007】この点を解決する試みとして、エピタキシ
ャル成長技術によってヘテロエミッタを形成する事が考
えられている。この方法は、第1導電型コレクタ層上の
所定領域に第2導電型のベース層をエピタキシャル法で
形成し、さらにこのベース上にベース領域よりも禁止帯
幅の大きい第1導電形のエミッタ層をエピタキシャル法
で形成する。この方法では、エミッタの禁止帯幅がベー
スの禁止帯幅よりも大きいのでエミッタ濃度をベース濃
度より下げても注入効率を確保できる。よって、二重拡
散法による場合よりもベース濃度を上げることができ
て、ベース幅縮小による遮断周波数の向上が図れる。
ャル成長技術によってヘテロエミッタを形成する事が考
えられている。この方法は、第1導電型コレクタ層上の
所定領域に第2導電型のベース層をエピタキシャル法で
形成し、さらにこのベース上にベース領域よりも禁止帯
幅の大きい第1導電形のエミッタ層をエピタキシャル法
で形成する。この方法では、エミッタの禁止帯幅がベー
スの禁止帯幅よりも大きいのでエミッタ濃度をベース濃
度より下げても注入効率を確保できる。よって、二重拡
散法による場合よりもベース濃度を上げることができ
て、ベース幅縮小による遮断周波数の向上が図れる。
【0008】しかしこの方法では、界面密度の少ない良
質なヘテロ接合を得るためにベースとエミッタ層の連続
エピタキシャル成長が必要である。したがって従来活用
されてきたエミッタ層の選択的形成による微細化が行な
えず、横方向の高速化要素である第2の要素を満たすこ
とが出来ないという問題がある。この点を、より詳しく
図を以て説明する。
質なヘテロ接合を得るためにベースとエミッタ層の連続
エピタキシャル成長が必要である。したがって従来活用
されてきたエミッタ層の選択的形成による微細化が行な
えず、横方向の高速化要素である第2の要素を満たすこ
とが出来ないという問題がある。この点を、より詳しく
図を以て説明する。
【0009】図15(b) (c) に示すバイポーラトランジ
スタは、いずれも、n型コレクタ層401上にp型ベー
ス層402,n型エミッタ層403が連続エピタキシャ
ル成長されたウエハを用いて形成されている。このよう
なウエハを用いて、図15(bではメサエッチングによっ
てエミッタ領域を規定しており、これを酸化膜404で
覆って、これにコンタクト孔を開けてエミッタ電極40
5を形成している。図15(c) では、イオン注入により
p+ 型外部ベース層406を形成することによりエミッ
タ領域を規定している。これら図15(b) (c) のいずれ
も、エミッタ電極405の合わせ余裕を必要とするた
め、エミッタ領域の微細化が困難となっている。
スタは、いずれも、n型コレクタ層401上にp型ベー
ス層402,n型エミッタ層403が連続エピタキシャ
ル成長されたウエハを用いて形成されている。このよう
なウエハを用いて、図15(bではメサエッチングによっ
てエミッタ領域を規定しており、これを酸化膜404で
覆って、これにコンタクト孔を開けてエミッタ電極40
5を形成している。図15(c) では、イオン注入により
p+ 型外部ベース層406を形成することによりエミッ
タ領域を規定している。これら図15(b) (c) のいずれ
も、エミッタ電極405の合わせ余裕を必要とするた
め、エミッタ領域の微細化が困難となっている。
【0010】さらに、ヘテロエミッタ構造等によって高
速化の第1の要素に対応する場合、ドーピング濃度が高
くなるため、ドーピングプロファイルを急峻に保つため
製造プロセスの低温化が求められる。この点に於いて
も、従来の二重拡散技術のように1000℃程度の高温
の拡散工程を必要とするトランジスタでは高速化が難し
い。
速化の第1の要素に対応する場合、ドーピング濃度が高
くなるため、ドーピングプロファイルを急峻に保つため
製造プロセスの低温化が求められる。この点に於いて
も、従来の二重拡散技術のように1000℃程度の高温
の拡散工程を必要とするトランジスタでは高速化が難し
い。
【0011】
【発明が解決しようとする課題】以上のように従来のバ
イポーラトランジスタは、更に微細化,高速化を図ろう
とするとそれぞれに難点があった。
イポーラトランジスタは、更に微細化,高速化を図ろう
とするとそれぞれに難点があった。
【0012】本発明は、エピタキシャル成長によってベ
ース層を形成するものであって、一層の微細化,高速化
を可能としたヘテロ接合バイポーラトランジスタを提供
することを目的とする。
ース層を形成するものであって、一層の微細化,高速化
を可能としたヘテロ接合バイポーラトランジスタを提供
することを目的とする。
【0013】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタは、第1導電型のコレクタ層上にエ
ピタキシャル成長された第2導電型で高濃度のベース層
を有し、かつこのベース層上に連続的にエピタキシャル
成長された,ベース層よりバンドギャップが大きくかつ
熱平衡状態で完全空乏化する低濃度層を有し、この低濃
度層上に第1導電型のエミッタ層を有することを特徴と
する。
ポーラトランジスタは、第1導電型のコレクタ層上にエ
ピタキシャル成長された第2導電型で高濃度のベース層
を有し、かつこのベース層上に連続的にエピタキシャル
成長された,ベース層よりバンドギャップが大きくかつ
熱平衡状態で完全空乏化する低濃度層を有し、この低濃
度層上に第1導電型のエミッタ層を有することを特徴と
する。
【0014】
【作用】本発明のトランジスタ構造において、ベース層
上の低濃度層のバンドギャップは、ベース層のそれより
大きいのでベースからエミッタ側へのキャリア注入が抑
制されて、高いエミッタ注入効率が確保される。従って
ベース不純物濃度を高くすることができる。またベース
層上の低濃度層は、熱平衡状態で空乏化するように不純
物濃度が低く抑えられているので、エミッタ・ベース間
の電界強度が低くなり、接合耐圧の向上とトンネル電流
によるリークの低減が図られる。
上の低濃度層のバンドギャップは、ベース層のそれより
大きいのでベースからエミッタ側へのキャリア注入が抑
制されて、高いエミッタ注入効率が確保される。従って
ベース不純物濃度を高くすることができる。またベース
層上の低濃度層は、熱平衡状態で空乏化するように不純
物濃度が低く抑えられているので、エミッタ・ベース間
の電界強度が低くなり、接合耐圧の向上とトンネル電流
によるリークの低減が図られる。
【0015】更にベース層上の低濃度層をベース層と同
じ第2導電型とすれば、その上に選択的に第1導電型エ
ミッタ層を設けることにより、エミッタ・ベース接合の
大きさを設定できる。バンドギャップの異なるベース層
とこの上の低濃度層とは、連続的にエピタキシャル成長
できるので、これらの間の界面準位密度は十分小さくで
きる。従って低濃度層上に選択的にエミッタ層形成し
て、その界面に多くの界面準位が生成されたとしても、
この界面準位はベース層からは離れているために、ベー
ス層での界面準位に起因する再結合電流は少なくなる。
そしてエミッタ層を拡散工程によらず形成すれば、製造
プロセスの低温化により不純物プロファイルの乱れを最
少限にできる。
じ第2導電型とすれば、その上に選択的に第1導電型エ
ミッタ層を設けることにより、エミッタ・ベース接合の
大きさを設定できる。バンドギャップの異なるベース層
とこの上の低濃度層とは、連続的にエピタキシャル成長
できるので、これらの間の界面準位密度は十分小さくで
きる。従って低濃度層上に選択的にエミッタ層形成し
て、その界面に多くの界面準位が生成されたとしても、
この界面準位はベース層からは離れているために、ベー
ス層での界面準位に起因する再結合電流は少なくなる。
そしてエミッタ層を拡散工程によらず形成すれば、製造
プロセスの低温化により不純物プロファイルの乱れを最
少限にできる。
【0016】
【実施例】本発明の実施例を図面を参照して以下に説明
する。
する。
【0017】図1は、一実施例に係るSi/SiGe系
ヘテロ接合バイポーラトランジスタである。p- 型Si
基板101上にn+ 型Siサブコレクタ層102、n型
Siコレクタ層103がエピタキシャル形成されたウェ
ハを用いて、これにLOCOS酸化膜104が形成され
ている。LOCOS酸化膜104で囲まれた素子領域の
n型コレクタ層103上には、更に、連続的なエピタキ
シャル成長により、p+ 型Si0.9 Ge0.1 ベース層1
20とこれより低濃度のp- 型Si層121が、それぞ
れ30nm程度の厚みで形成されている。p- 型Si層1
21上には、n型の多結晶シリコン・エミッタ層128
が選択的に形成されている。
ヘテロ接合バイポーラトランジスタである。p- 型Si
基板101上にn+ 型Siサブコレクタ層102、n型
Siコレクタ層103がエピタキシャル形成されたウェ
ハを用いて、これにLOCOS酸化膜104が形成され
ている。LOCOS酸化膜104で囲まれた素子領域の
n型コレクタ層103上には、更に、連続的なエピタキ
シャル成長により、p+ 型Si0.9 Ge0.1 ベース層1
20とこれより低濃度のp- 型Si層121が、それぞ
れ30nm程度の厚みで形成されている。p- 型Si層1
21上には、n型の多結晶シリコン・エミッタ層128
が選択的に形成されている。
【0018】図2〜図9はこの実施例の具体的な製造工
程断面図である。これを用いて詳細な製造工程を次に説
明する。まず図2に示すように、p- 型Si基板101
上に1.5μm 厚のn+ 型Siサブコレクタ層102
と、0.6μm 厚のn型Siコレクタ層103をエピタ
キシャル成長する。次に、図3に示すように、ベース領
域とコレクタ・コンタクト領域を残してLOCOS酸化
膜104を形成する。
程断面図である。これを用いて詳細な製造工程を次に説
明する。まず図2に示すように、p- 型Si基板101
上に1.5μm 厚のn+ 型Siサブコレクタ層102
と、0.6μm 厚のn型Siコレクタ層103をエピタ
キシャル成長する。次に、図3に示すように、ベース領
域とコレクタ・コンタクト領域を残してLOCOS酸化
膜104を形成する。
【0019】続いて図4に示すように、Asイオン注入
によってn+ 型コレクタ・コンタクト層108を形成
し、素子分離領域には基板に達する溝を形成して、これ
に酸化膜106と多結晶シリコン107を充填する。溝
底部には、多結晶シリコン埋込みに先立ってボロンのイ
オン注入によりチャネルストップ用のp+ 型層105を
形成する。その後、50nmの熱酸化膜109を形成し、
PEP工程を経てこれを選択エッチングして、ベース領
域を露出させた状態を得る。
によってn+ 型コレクタ・コンタクト層108を形成
し、素子分離領域には基板に達する溝を形成して、これ
に酸化膜106と多結晶シリコン107を充填する。溝
底部には、多結晶シリコン埋込みに先立ってボロンのイ
オン注入によりチャネルストップ用のp+ 型層105を
形成する。その後、50nmの熱酸化膜109を形成し、
PEP工程を経てこれを選択エッチングして、ベース領
域を露出させた状態を得る。
【0020】次に、このウエハを水で希釈した弗酸に浸
してベース形成領域の自然酸化膜を除去した後、ガスソ
ースMBE法によって、550℃の温度で、図5に示す
ようにp+ 型Si0.9 Ge0.1 ベース層120と、p-
型Si層121を連続的にエピタキシャル成長させる。
p+ 型Si0.9 Ge0.1 ベース層120は、ボロン濃度
2×1019cm-3,厚み30nmとし、p- 型Si層121
はボロン濃度1×1017cmm-3,厚み30nmとする。こ
れらは単結晶Siのベース領域上で単結晶として成長
し、LOCOS酸化膜104上では多結晶シリコン膜1
20b,121bとして堆積される。
してベース形成領域の自然酸化膜を除去した後、ガスソ
ースMBE法によって、550℃の温度で、図5に示す
ようにp+ 型Si0.9 Ge0.1 ベース層120と、p-
型Si層121を連続的にエピタキシャル成長させる。
p+ 型Si0.9 Ge0.1 ベース層120は、ボロン濃度
2×1019cm-3,厚み30nmとし、p- 型Si層121
はボロン濃度1×1017cmm-3,厚み30nmとする。こ
れらは単結晶Siのベース領域上で単結晶として成長
し、LOCOS酸化膜104上では多結晶シリコン膜1
20b,121bとして堆積される。
【0021】次に、図6に示すように、CVD法によっ
て、100nm厚のSiO2 膜122を堆積し、真性ベー
ス領域にのみ残してこれをエッチング除去する。そして
このSiO2 膜122をマスクとして、BF2 を、15
keVの加速エネルギーで1015cm-2注入する。この条
件下では、注入領域はアモルファス化しているので、6
00℃−30分の熱処理によって、固相再成長をおこ
し、ボロン不純物が活性化して、図6に示すように、高
濃度の外部ベース領域(ベースコンタクト領域)123
が形成される。
て、100nm厚のSiO2 膜122を堆積し、真性ベー
ス領域にのみ残してこれをエッチング除去する。そして
このSiO2 膜122をマスクとして、BF2 を、15
keVの加速エネルギーで1015cm-2注入する。この条
件下では、注入領域はアモルファス化しているので、6
00℃−30分の熱処理によって、固相再成長をおこ
し、ボロン不純物が活性化して、図6に示すように、高
濃度の外部ベース領域(ベースコンタクト領域)123
が形成される。
【0022】次に、図7に示すように、200nm厚の、
ボロンをドーピングした多結晶シリコン膜124をLP
CVD法によって550℃で堆積し、さらに先にガスソ
ースMBEにて堆積したポリシリコン膜120b,12
1bを含めてパターンニングした後、CVD法によって
SiO2 膜125を300nm、SiN膜126を100
nm順次堆積する。続いて、図8に示すように、エミッタ
部分のSiN膜126、SiO2 膜125、および多結
晶シリコン膜124を反応性イオンエッチングによって
開口後、SiNサイドウォール膜127を形成し、Si
O2 膜122を緩衝弗酸によって除去して、p- 型Si
層121を露出させる。
ボロンをドーピングした多結晶シリコン膜124をLP
CVD法によって550℃で堆積し、さらに先にガスソ
ースMBEにて堆積したポリシリコン膜120b,12
1bを含めてパターンニングした後、CVD法によって
SiO2 膜125を300nm、SiN膜126を100
nm順次堆積する。続いて、図8に示すように、エミッタ
部分のSiN膜126、SiO2 膜125、および多結
晶シリコン膜124を反応性イオンエッチングによって
開口後、SiNサイドウォール膜127を形成し、Si
O2 膜122を緩衝弗酸によって除去して、p- 型Si
層121を露出させる。
【0023】そして図9に示すように、露出したp- 型
Si層121上に、選択的にLPCVD法によって、リ
ンドープのn+ ポリシリコン・エミッタ層128を65
0℃で堆積する。本実施例においては、ポリシリコン・
エミッタ層128の電子濃度は2×1020cm-3であっ
た。最後に図1に示すように、ベースとコレクタ・コン
タクト部のSiN膜126とSiO2 膜125を開口
し、Al/TiN/Tiよりなるエミッタ電極129、
ベース電極130、コレクタ電極131を形成してトラ
ンジスタの作成を終了する。
Si層121上に、選択的にLPCVD法によって、リ
ンドープのn+ ポリシリコン・エミッタ層128を65
0℃で堆積する。本実施例においては、ポリシリコン・
エミッタ層128の電子濃度は2×1020cm-3であっ
た。最後に図1に示すように、ベースとコレクタ・コン
タクト部のSiN膜126とSiO2 膜125を開口
し、Al/TiN/Tiよりなるエミッタ電極129、
ベース電極130、コレクタ電極131を形成してトラ
ンジスタの作成を終了する。
【0024】本実施例において、ポリシリコン・エミッ
タ層128のキャリア濃度は2×1020cm-3、SiGe
ベース層120のキャリア濃度は2×1019cm-3と、共
に高濃度である。したがってこれらを直接接合させる
と、トンネル電流によるリーク電流の増加によって、正
常なトランジスタ動作を得ることができない。しかし、
実施例においては、低濃度のp- 型Si層121が30
nmの厚みでポリシリコン・エミッタ層128とSiGe
ベース層120層の間に挟み込まれている。これによ
り、ベース・エミッタ間の電界強度は300kV/cm程
度に緩和され、実質的にトンネル電流の影響の無い素子
特性が得られた。
タ層128のキャリア濃度は2×1020cm-3、SiGe
ベース層120のキャリア濃度は2×1019cm-3と、共
に高濃度である。したがってこれらを直接接合させる
と、トンネル電流によるリーク電流の増加によって、正
常なトランジスタ動作を得ることができない。しかし、
実施例においては、低濃度のp- 型Si層121が30
nmの厚みでポリシリコン・エミッタ層128とSiGe
ベース層120層の間に挟み込まれている。これによ
り、ベース・エミッタ間の電界強度は300kV/cm程
度に緩和され、実質的にトンネル電流の影響の無い素子
特性が得られた。
【0025】図10は、本実施例のトランジスタのベー
ス・エミッタ間電圧とベース電流およびコレクタ電流の
関係を示したものである。図示のように、コレクタ電流
が10pAという低電流領域においても、所望の素子特
性が得られる。
ス・エミッタ間電圧とベース電流およびコレクタ電流の
関係を示したものである。図示のように、コレクタ電流
が10pAという低電流領域においても、所望の素子特
性が得られる。
【0026】また本実施例において、p- 型Si層12
1は、零バイアスの熱平衡状態で完全に空乏状態にあ
る。そして、p+ 型Si0.9 Ge0.1 ベース層120と
p- Si層121の価電子帯端のエネルギー差は0.1
eVあるので、正孔はp+ 型Si0.9 Ge0.1 ベース層
120に閉じ込められ、順バイアス下でもp- 型Si層
121中には正孔は4×1017cm-3程度までしか染み出
さない。したがって、高いエミッタ注入効率を維持し、
電流利得も150以上と良好な特性が得られた。
1は、零バイアスの熱平衡状態で完全に空乏状態にあ
る。そして、p+ 型Si0.9 Ge0.1 ベース層120と
p- Si層121の価電子帯端のエネルギー差は0.1
eVあるので、正孔はp+ 型Si0.9 Ge0.1 ベース層
120に閉じ込められ、順バイアス下でもp- 型Si層
121中には正孔は4×1017cm-3程度までしか染み出
さない。したがって、高いエミッタ注入効率を維持し、
電流利得も150以上と良好な特性が得られた。
【0027】また、p+ 型Si0.9 Ge0.1 ベース層1
20とp- 型Si層121は連続的にエピタキシャル成
長して形成されているので、界面準位の発生が少なくヘ
テロ界面における再結合電流の影響は殆どない。一旦空
気にさらしたp- 型Si層121層とポリシリコン・エ
ミッタ層128の界面には界面準位の発生が避けられな
い。しかし、図11に示したように、この界面は空乏層
の端に位置しているので、再結合電流成分の発生には寄
与しない。従来のバイポーラトランジスタにおいては、
エミッタ・ベースのpn接合部に発生する再結合準位
は、致命的な悪影響を及ぼすため、高温処理などによる
再結合準位のアニールアウトや、不純物拡散による中性
領域への取り込みが不可欠であった。本発明の構造で
は、再結合電流の原因となる界面準位の発生部位が、正
孔に対するヘテロ障壁から離されているため、高温工程
を経ることなく、界面の再結合準位の影響を回避でき
た。
20とp- 型Si層121は連続的にエピタキシャル成
長して形成されているので、界面準位の発生が少なくヘ
テロ界面における再結合電流の影響は殆どない。一旦空
気にさらしたp- 型Si層121層とポリシリコン・エ
ミッタ層128の界面には界面準位の発生が避けられな
い。しかし、図11に示したように、この界面は空乏層
の端に位置しているので、再結合電流成分の発生には寄
与しない。従来のバイポーラトランジスタにおいては、
エミッタ・ベースのpn接合部に発生する再結合準位
は、致命的な悪影響を及ぼすため、高温処理などによる
再結合準位のアニールアウトや、不純物拡散による中性
領域への取り込みが不可欠であった。本発明の構造で
は、再結合電流の原因となる界面準位の発生部位が、正
孔に対するヘテロ障壁から離されているため、高温工程
を経ることなく、界面の再結合準位の影響を回避でき
た。
【0028】さらに本実施例によれば、ベース不純物濃
度を2×1019cm-3と高くできるので、ベース幅を30
nmと薄くしてもベースピンチ抵抗が2kΩと低く保たれ
ている。また、ベース幅が30nmと薄い。これらの結果
のベース走行時間は1.5psec と小さく、エミッタか
らコレクタ全体の遅延時間も2.5psec となり、遮断
周波数として60GHz以上の値が得られた。また、エ
ピタキシャル成長後の工程における熱処理は、650℃
以下に抑えられているので、エピタキシャル成長によっ
て導入された高濃度のボロンの拡散は最小限に抑えら
れ、所定の素子特性が得られた。
度を2×1019cm-3と高くできるので、ベース幅を30
nmと薄くしてもベースピンチ抵抗が2kΩと低く保たれ
ている。また、ベース幅が30nmと薄い。これらの結果
のベース走行時間は1.5psec と小さく、エミッタか
らコレクタ全体の遅延時間も2.5psec となり、遮断
周波数として60GHz以上の値が得られた。また、エ
ピタキシャル成長後の工程における熱処理は、650℃
以下に抑えられているので、エピタキシャル成長によっ
て導入された高濃度のボロンの拡散は最小限に抑えら
れ、所定の素子特性が得られた。
【0029】エミッタ領域は、SiN膜127、SiO
2 膜126、多結晶シリコン膜124を反応性イオンエ
ッチングによって開口したなかに、選択的に形成したn
+ 多結晶シリコン膜によって規定されるので、従来例に
見られるような合わせ余裕を含む必要がなく微細化がで
きる。例えば、実施例では、合わせ余裕を0.3μm、
最小線幅を0.8μm 、SiNサイドウォール膜127
を0.15μm としたので、エミッタ幅が0.5μm 、
ベース・コレクタ接合幅が2μm という、選択拡散技術
と自己整合法によるトランジスタにも匹敵する微細な素
子が得られた。
2 膜126、多結晶シリコン膜124を反応性イオンエ
ッチングによって開口したなかに、選択的に形成したn
+ 多結晶シリコン膜によって規定されるので、従来例に
見られるような合わせ余裕を含む必要がなく微細化がで
きる。例えば、実施例では、合わせ余裕を0.3μm、
最小線幅を0.8μm 、SiNサイドウォール膜127
を0.15μm としたので、エミッタ幅が0.5μm 、
ベース・コレクタ接合幅が2μm という、選択拡散技術
と自己整合法によるトランジスタにも匹敵する微細な素
子が得られた。
【0030】上述の実施例では、高濃度のn+ 多結晶シ
リコン・エミッタとp+ ベースの間の低濃度層として1
×1017cm-3ボロンを含有したSi層を用いたが、こ
の部分がn型不純物を含有するSi層であっても、順バ
イアス下で完全空乏化して実質的にエミッタとして働か
ないような濃度であればに、本発明の効果を得る事がで
きる。
リコン・エミッタとp+ ベースの間の低濃度層として1
×1017cm-3ボロンを含有したSi層を用いたが、こ
の部分がn型不純物を含有するSi層であっても、順バ
イアス下で完全空乏化して実質的にエミッタとして働か
ないような濃度であればに、本発明の効果を得る事がで
きる。
【0031】図12〜図14は、本発明の別の実施例の
製造工程である。低濃度コレクタを形成し、素子分離を
行うまでは先の実施例の図2〜図4と同じである。図4
の構造を作成した後、この実施例ではこのウエハを水で
希しゃくした弗酸に浸して自然酸化膜を除去し、ガスソ
ースMBE法によって、550℃の温度でボロンを2×
1019cm-3ドープしたp+ 型Si0.9 Ge0.1 層ベース
層201、とボロンを1×1017cm-3ドープしたp- 型
Si層202を堆積する。ここでSi0.9 Ge0.1 層2
01とSi層202の厚みは各々30nmと100nmであ
る。これらは単結晶Siが露出しているコレクタ層10
3上でのみエピタキシャル成長し酸化膜上には成長しな
いように、成長条件を第1の実施例に比べて低圧力側に
設定している。
製造工程である。低濃度コレクタを形成し、素子分離を
行うまでは先の実施例の図2〜図4と同じである。図4
の構造を作成した後、この実施例ではこのウエハを水で
希しゃくした弗酸に浸して自然酸化膜を除去し、ガスソ
ースMBE法によって、550℃の温度でボロンを2×
1019cm-3ドープしたp+ 型Si0.9 Ge0.1 層ベース
層201、とボロンを1×1017cm-3ドープしたp- 型
Si層202を堆積する。ここでSi0.9 Ge0.1 層2
01とSi層202の厚みは各々30nmと100nmであ
る。これらは単結晶Siが露出しているコレクタ層10
3上でのみエピタキシャル成長し酸化膜上には成長しな
いように、成長条件を第1の実施例に比べて低圧力側に
設定している。
【0032】次にCVD法によって、400nm厚のSi
O2 膜203を堆積し、ベースコンタクト領域のSiO
2 膜をエッチングし、このSiO2 膜をマスクとしてB
F2を15keVの加速エネルギーで1015cm-2注入す
る。同様に、エミッタコンタクト領域のSiO2 膜をエ
ッチングし、この酸化膜をマスクとして、Asイオンを
30keVの加速エネルギーで1015cm-2注入する。そ
してこのウエハを800℃、30sec のランプアニール
法で加熱処理して、図13に示すように、p+ 型外部ベ
ース層204とn+ 型エミッタ層205を形成する。
O2 膜203を堆積し、ベースコンタクト領域のSiO
2 膜をエッチングし、このSiO2 膜をマスクとしてB
F2を15keVの加速エネルギーで1015cm-2注入す
る。同様に、エミッタコンタクト領域のSiO2 膜をエ
ッチングし、この酸化膜をマスクとして、Asイオンを
30keVの加速エネルギーで1015cm-2注入する。そ
してこのウエハを800℃、30sec のランプアニール
法で加熱処理して、図13に示すように、p+ 型外部ベ
ース層204とn+ 型エミッタ層205を形成する。
【0033】ここで、n+ 型エミッタ層205の深さは
60〜70nmとなるので、p+ 型SiGeベース層20
1との間に、30〜40nmの低濃度のp- 型Si層20
2が残り、本発明の構造を実現できる。
60〜70nmとなるので、p+ 型SiGeベース層20
1との間に、30〜40nmの低濃度のp- 型Si層20
2が残り、本発明の構造を実現できる。
【0034】その後図14に示すように、コレクタコン
タクト領域の酸化膜をエッチングし、エミッタ,ベー
ス,コレクタのコンタクトホール側壁に酸化膜サイドウ
ォール206を形成し、Al/TiN/Tiよりなる電
極207,208,209を形成して、トランジスタを
完成する。
タクト領域の酸化膜をエッチングし、エミッタ,ベー
ス,コレクタのコンタクトホール側壁に酸化膜サイドウ
ォール206を形成し、Al/TiN/Tiよりなる電
極207,208,209を形成して、トランジスタを
完成する。
【0035】イオン注入法で形成したn+ 型エミッタ層
205の底には、注入損傷に起因する再結合中心が多数
存在するが、第1の実施例と同様に、正孔が多数存在す
るベース層からは低濃度Si層202の厚み分離れてい
るので、再結合電流によるトランジスタ特性の劣化は生
じない。
205の底には、注入損傷に起因する再結合中心が多数
存在するが、第1の実施例と同様に、正孔が多数存在す
るベース層からは低濃度Si層202の厚み分離れてい
るので、再結合電流によるトランジスタ特性の劣化は生
じない。
【0036】実施例ではSi/SiGe系のヘテロ接合
バイポーラトランジスタを説明したが、本発明はこれに
限られるものではなく、例えばSiC/Si系やAlG
aAs/GaAs系等他の化合物半導体を用いた場合に
も同様に適用することができる。
バイポーラトランジスタを説明したが、本発明はこれに
限られるものではなく、例えばSiC/Si系やAlG
aAs/GaAs系等他の化合物半導体を用いた場合に
も同様に適用することができる。
【0037】
【発明の効果】本発明によれば、ベース層上のバンドギ
ャップの大きい低濃度層によって、高いエミッタ注入効
率が確保され、従ってベース不純物濃度を高くすること
ができる。またベース層上の低濃度層は、熱平衡状態で
空乏化するように不純物濃度が低く抑えられているの
で、接合耐圧の向上とトンネル電流によるリークの低減
が図られる。さらにベース層上の低濃度層の存在によ
り、エミッタ層を選択形成してその底部に多くの界面準
位が生成されたとしても、この界面準位はベース層から
は離れているために、ベース層での界面準位に起因する
再結合電流は少なくなる。以上により、微細エミッタを
持つ優れた特性のヘテロ接合バイポーラトランジスタを
得ることができる。
ャップの大きい低濃度層によって、高いエミッタ注入効
率が確保され、従ってベース不純物濃度を高くすること
ができる。またベース層上の低濃度層は、熱平衡状態で
空乏化するように不純物濃度が低く抑えられているの
で、接合耐圧の向上とトンネル電流によるリークの低減
が図られる。さらにベース層上の低濃度層の存在によ
り、エミッタ層を選択形成してその底部に多くの界面準
位が生成されたとしても、この界面準位はベース層から
は離れているために、ベース層での界面準位に起因する
再結合電流は少なくなる。以上により、微細エミッタを
持つ優れた特性のヘテロ接合バイポーラトランジスタを
得ることができる。
【0038】さらに、エミッタ形成に従来のような拡散
工程を用いず、製造プロセスを低温化してドーピングプ
ロプァイルの熱工程による乱れを最少限にすることがで
きる。この製造プロセスの低温化により、他の素子、例
えばMOSトランジスタや反対導電型のバイポーラトラ
ンジスタなどと、素子特性を乱す事なく容易に集積化で
きる。
工程を用いず、製造プロセスを低温化してドーピングプ
ロプァイルの熱工程による乱れを最少限にすることがで
きる。この製造プロセスの低温化により、他の素子、例
えばMOSトランジスタや反対導電型のバイポーラトラ
ンジスタなどと、素子特性を乱す事なく容易に集積化で
きる。
【図1】本発明の第1の実施例のヘテロ接合バイポーラ
トランジスタを示す図。
トランジスタを示す図。
【図2】同実施例のコレクタ層形成までの工程を示す
図。
図。
【図3】同実施例のLOCOS酸化工程を示す図。
【図4】同実施例の素子分離工程を示す図。
【図5】同実施例のベース層および低濃度層形成工程を
示す図。
示す図。
【図6】同実施例の外部ベース層形成工程を示す図。
【図7】同実施例のベース引出し電極の形成工程を示す
図。
図。
【図8】同実施例のエミッタ開口形成工程を示す図。
【図9】同実施例の多結晶シリコン・エミッタ形成工程
を示す図。
を示す図。
【図10】同実施例の素子特性を示す図。
【図11】同実施例の素子での界面準位と再結合電流密
度の関係を示す図。
度の関係を示す図。
【図12】本発明の第2の実施例のベース層および低濃
度層形成までの工程を示す図。
度層形成までの工程を示す図。
【図13】同実施例の外部ベースおよびエミッタ形成工
程を示す図。
程を示す図。
【図14】同実施例の電極形成工程を示す図。
【図15】従来のヘテロ接合バイポーラトランジスタを
示す図。
示す図。
101…p型Si基板、 102…n+ 型サブコレクタ層、 103…n型コレクタ層、 104…LOCOS膜、 105…p+ 型層、 106…酸化膜、 107…多結晶シリコン、 108…n+ 型層、 120…p+ 型SiGeベース層、 121…p- 型Si層、 122…SiO2 膜、 123…p+ 型外部ベース層、 124…ベース引出し電極、 126…SiO2 膜、 127…SiN膜、 128…多結晶シリコン・エミッタ、 129…エミッタ電極、 130…ベース電極、 131…コレクタ電極。 201…p+ 型SiGeベース層、 202…p- 型Si層、 204…p+ 型外部ベース層、 205…n+ 型エミッタ層。
Claims (1)
- 【請求項1】第1導電型のコレクタ層と、 このコレクタ層上にエピタキシャル成長された,第2導
電型で高濃度のベース層と、 このベース層上に連続的にエピタキシャル成長された,
ベース層よりバンドギャップが大きくかつ熱平衡状態で
完全空乏化する低濃度層と、 この低濃度層上に形成された第1導電型のエミッタ層
と、 を有することを特徴とするヘテロ接合バイポーラトラン
ジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP81892A JPH05182980A (ja) | 1992-01-07 | 1992-01-07 | ヘテロ接合バイポーラトランジスタ |
EP19930300064 EP0551185A3 (en) | 1992-01-07 | 1993-01-06 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP81892A JPH05182980A (ja) | 1992-01-07 | 1992-01-07 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05182980A true JPH05182980A (ja) | 1993-07-23 |
Family
ID=11484253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP81892A Pending JPH05182980A (ja) | 1992-01-07 | 1992-01-07 | ヘテロ接合バイポーラトランジスタ |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0551185A3 (ja) |
JP (1) | JPH05182980A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08306700A (ja) * | 1995-04-27 | 1996-11-22 | Nec Corp | 半導体装置及びその製造方法 |
US5721147A (en) * | 1995-09-29 | 1998-02-24 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors |
US5994196A (en) * | 1997-04-01 | 1999-11-30 | Samsung Electronics Co., Ltd. | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques |
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---|---|
EP0551185A3 (en) | 1993-09-29 |
EP0551185A2 (en) | 1993-07-14 |
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