JPH08306700A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08306700A JPH08306700A JP7103757A JP10375795A JPH08306700A JP H08306700 A JPH08306700 A JP H08306700A JP 7103757 A JP7103757 A JP 7103757A JP 10375795 A JP10375795 A JP 10375795A JP H08306700 A JPH08306700 A JP H08306700A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Abstract
(57)【要約】
【目的】トンネル電流の増加を抑制し、かつエミッタ抵
抗増加も抑制したトランジスタを有する半導体装置及び
このトランジスタを有効に製造する方法を提供する。 【構成】広い禁制帯幅の材料をエミッタ１１として用い
るバイポーラトランジスタにおいて、エミッタ・ベース
間の空乏層内のベース領域も広い禁制帯幅の材料を用い
る。
抗増加も抑制したトランジスタを有する半導体装置及び
このトランジスタを有効に製造する方法を提供する。 【構成】広い禁制帯幅の材料をエミッタ１１として用い
るバイポーラトランジスタにおいて、エミッタ・ベース
間の空乏層内のベース領域も広い禁制帯幅の材料を用い
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係わり、特にシリコンカーバイト（以下、一般的
なＳｉＣX を含んだＳｉＣとして表現する）をエミッタ
領域とするバイポーラトランジスタに関する。
方法に係わり、特にシリコンカーバイト（以下、一般的
なＳｉＣX を含んだＳｉＣとして表現する）をエミッタ
領域とするバイポーラトランジスタに関する。
【０００２】
【従来の技術】従来技術として特開平５−２４３２５３
号公報に開示されてあるトランジスタを図１０を参照し
て説明する。図１０のトランジスタは、エミッタ領域３
１、ベース領域３２およびコレクタ領域３３がそれぞれ
ｐｎ接合を介して配列され、エミッタ・ベース間のｐｎ
接合から動作状態のバイアス条件下でエミッタ・ベース
間空乏層３４が形成され、コレクタ・ベース間のｐｎ接
合から動作状態のバイアス条件下でコレクタ・ベース間
空乏層３５が形成され、またコレクタ領域３３およびベ
ース領域３２はシリコン（Ｓｉ）から構成され、一方、
ＳｉＣ３６によりエミッタ領域３１を構成したＳｉ系Ｈ
ＢＴである。
号公報に開示されてあるトランジスタを図１０を参照し
て説明する。図１０のトランジスタは、エミッタ領域３
１、ベース領域３２およびコレクタ領域３３がそれぞれ
ｐｎ接合を介して配列され、エミッタ・ベース間のｐｎ
接合から動作状態のバイアス条件下でエミッタ・ベース
間空乏層３４が形成され、コレクタ・ベース間のｐｎ接
合から動作状態のバイアス条件下でコレクタ・ベース間
空乏層３５が形成され、またコレクタ領域３３およびベ
ース領域３２はシリコン（Ｓｉ）から構成され、一方、
ＳｉＣ３６によりエミッタ領域３１を構成したＳｉ系Ｈ
ＢＴである。
【０００３】このようにエミッタにＳｉＣを用いる理由
は、上記公開公報でも説明してあるように、ベースの低
抵抗化のためにベース不純物濃度が高くなった場合でも
エミッタの禁制帯幅が広いためにトンネル電流の増加を
抑えることができるからである。
は、上記公開公報でも説明してあるように、ベースの低
抵抗化のためにベース不純物濃度が高くなった場合でも
エミッタの禁制帯幅が広いためにトンネル電流の増加を
抑えることができるからである。
【０００４】
【発明が解決しようとする課題】しかしながらこのトン
ネル電流の増加を抑えるためにはＳｉＣが厚い程効果的
であるが、逆に厚くしすぎるとエミッタ抵抗が高くなっ
てしまう。
ネル電流の増加を抑えるためにはＳｉＣが厚い程効果的
であるが、逆に厚くしすぎるとエミッタ抵抗が高くなっ
てしまう。
【０００５】この原因は、ＳｉＣに高濃度に不純物を添
加して活性化させることが困難であるからである。
加して活性化させることが困難であるからである。
【０００６】したがって本発明の目的は、トンネル電流
の増加を抑制し、かつエミッタ抵抗増加も抑制したトラ
ンジスタを有する半導体装置及びこのトランジスタを有
効に製造する方法を提供することである。
の増加を抑制し、かつエミッタ抵抗増加も抑制したトラ
ンジスタを有する半導体装置及びこのトランジスタを有
効に製造する方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の特徴は、半導体
基板の第一導電型の半導体層に接して選択的に形成され
た第二導電型の第１の半導体膜と、前記第１の半導体膜
の禁制帯幅よりも広い禁制帯幅を有して前記第１の半導
体膜の少なくとも一部に接して形成された第二導電型の
第２の半導体膜と、前記第２の半導体膜と同一の材質か
らなり前記第２の半導体膜の少なくとも一部に接して形
成された第一導電型の第３の半導体膜とを具備し、前記
半導体層をコレクタ領域とし、前記第１および第２の半
導体膜をベース領域とし、前記第３の半導体膜をエミッ
タ領域としたトランジスタを構成した半導体装置にあ
る。ここで前記トランジスタが動作されるバイアス印加
条件下で前記第２の半導体膜の全てが空乏化しているこ
とがより好ましい。また、前記半導体層を露出する開口
を設けた絶縁膜が前記半導体基板上に形成され、前記第
１および第２の半導体膜が前記開口内に形成され、前記
開口の全周囲から所定の長さで前記開口内上へのびた水
平方向のせり出し部分を有した第二導電型の第１の多結
晶半導体膜が前記絶縁膜上に形成され、前記せり出し部
分の底面から下方に第二導電型の第２の多結晶半導体膜
が形成され、前記第２の多結晶半導体膜と前記第１の半
導体膜とが前記開口の内壁段差の途中で接続されている
ことができる。ここで前記第２および第３の半導体膜の
材質はＳｉＣであることが好ましい。また、前記第１の
半導体膜はシリコン（Ｓｉ）膜またはシリコンーゲルマ
ニウム（ＳｉＧｅ）混晶膜またはこれらの膜を組み合せ
た複合膜であることができる。
基板の第一導電型の半導体層に接して選択的に形成され
た第二導電型の第１の半導体膜と、前記第１の半導体膜
の禁制帯幅よりも広い禁制帯幅を有して前記第１の半導
体膜の少なくとも一部に接して形成された第二導電型の
第２の半導体膜と、前記第２の半導体膜と同一の材質か
らなり前記第２の半導体膜の少なくとも一部に接して形
成された第一導電型の第３の半導体膜とを具備し、前記
半導体層をコレクタ領域とし、前記第１および第２の半
導体膜をベース領域とし、前記第３の半導体膜をエミッ
タ領域としたトランジスタを構成した半導体装置にあ
る。ここで前記トランジスタが動作されるバイアス印加
条件下で前記第２の半導体膜の全てが空乏化しているこ
とがより好ましい。また、前記半導体層を露出する開口
を設けた絶縁膜が前記半導体基板上に形成され、前記第
１および第２の半導体膜が前記開口内に形成され、前記
開口の全周囲から所定の長さで前記開口内上へのびた水
平方向のせり出し部分を有した第二導電型の第１の多結
晶半導体膜が前記絶縁膜上に形成され、前記せり出し部
分の底面から下方に第二導電型の第２の多結晶半導体膜
が形成され、前記第２の多結晶半導体膜と前記第１の半
導体膜とが前記開口の内壁段差の途中で接続されている
ことができる。ここで前記第２および第３の半導体膜の
材質はＳｉＣであることが好ましい。また、前記第１の
半導体膜はシリコン（Ｓｉ）膜またはシリコンーゲルマ
ニウム（ＳｉＧｅ）混晶膜またはこれらの膜を組み合せ
た複合膜であることができる。
【０００８】本発明の他の特徴は、半導体基板の第一導
電型の半導体層の表面上に第１の絶縁膜を形成し、前記
第１の絶縁膜上に選択的に第１の開口を設けた第１の多
結晶半導体膜を形成し、前記第１の多結晶半導体膜の表
面上から前記第１の開口を規定する側面上にかけて第２
の絶縁膜を形成し、前記第２の絶縁膜および前記第１の
多結晶半導体膜をマスクにして前記第１の絶縁膜を選択
的に除去することにより前記第１の開口よりも大きな第
２の開口を前記第１の絶縁膜に形成する一連の工程と、
前記第２の開口内で前記半導体基板の半導体層の表面か
ら第二導電型の第１の半導体膜を成長すると同時に、前
記第１の多結晶半導体膜の前記第２の開口上にせり出し
た部分の露出した下面から第二導電型の第２の多結晶半
導体膜を成長してこれら２つの成長した膜を接続する工
程と、前記第１の半導体膜の表面から前記第１の半導体
膜の禁制帯幅よりも広い禁制帯幅を有した第二導電型の
第２の半導体膜を少なくとも前記第２の絶縁膜に接する
まで成長する工程と、前記第２の半導体膜の表面から前
記第２の半導体膜と同一の材質からなる第一導電型の第
３の半導体膜を成長する工程とを有する半導体装置の製
造方法にある。ここで、前記第１乃至第３の半導体膜の
成長は同一装置内で連続的に行なうことが好ましい。
電型の半導体層の表面上に第１の絶縁膜を形成し、前記
第１の絶縁膜上に選択的に第１の開口を設けた第１の多
結晶半導体膜を形成し、前記第１の多結晶半導体膜の表
面上から前記第１の開口を規定する側面上にかけて第２
の絶縁膜を形成し、前記第２の絶縁膜および前記第１の
多結晶半導体膜をマスクにして前記第１の絶縁膜を選択
的に除去することにより前記第１の開口よりも大きな第
２の開口を前記第１の絶縁膜に形成する一連の工程と、
前記第２の開口内で前記半導体基板の半導体層の表面か
ら第二導電型の第１の半導体膜を成長すると同時に、前
記第１の多結晶半導体膜の前記第２の開口上にせり出し
た部分の露出した下面から第二導電型の第２の多結晶半
導体膜を成長してこれら２つの成長した膜を接続する工
程と、前記第１の半導体膜の表面から前記第１の半導体
膜の禁制帯幅よりも広い禁制帯幅を有した第二導電型の
第２の半導体膜を少なくとも前記第２の絶縁膜に接する
まで成長する工程と、前記第２の半導体膜の表面から前
記第２の半導体膜と同一の材質からなる第一導電型の第
３の半導体膜を成長する工程とを有する半導体装置の製
造方法にある。ここで、前記第１乃至第３の半導体膜の
成長は同一装置内で連続的に行なうことが好ましい。
【０００９】
【作用】このように本発明では、エミッタ領域だけでな
くベース領域の一部もＳｉＣとし、しかもトランジスタ
が動作しているバイアス条件下でベース領域のＳｉＣが
空乏層内に位置するようにＳｉＣを厚さを設定する。こ
の結果、ＳｉＣ全体の厚さを大とすることによってトン
ネル電流の抑制を可能とし、しかも空乏層化している中
性領域のＳｉＣは薄くできるのでエミッタ抵抗増大を抑
えることもできる。なお、ベース領域にあるＳｉＣは動
作状態で完全に空乏層化していることが好ましい。これ
は、ベース領域に空乏層化していないＳｉＣが残ってい
るとＳｉＣをエミッタ領域としたバイポーラトランジス
タの特徴であるキャリアの注入効率上昇の妨げとなるか
らである。もちろんこの空乏層化していないＳｉＣが残
っていてもその厚さがキャリア拡散長よりも充分薄いな
らば、エミッタ／ベース／コレクタのすべてがＳｉで作
られたＨＢＴに較べて、なんらかの特性上の向上は得ら
れる。
くベース領域の一部もＳｉＣとし、しかもトランジスタ
が動作しているバイアス条件下でベース領域のＳｉＣが
空乏層内に位置するようにＳｉＣを厚さを設定する。こ
の結果、ＳｉＣ全体の厚さを大とすることによってトン
ネル電流の抑制を可能とし、しかも空乏層化している中
性領域のＳｉＣは薄くできるのでエミッタ抵抗増大を抑
えることもできる。なお、ベース領域にあるＳｉＣは動
作状態で完全に空乏層化していることが好ましい。これ
は、ベース領域に空乏層化していないＳｉＣが残ってい
るとＳｉＣをエミッタ領域としたバイポーラトランジス
タの特徴であるキャリアの注入効率上昇の妨げとなるか
らである。もちろんこの空乏層化していないＳｉＣが残
っていてもその厚さがキャリア拡散長よりも充分薄いな
らば、エミッタ／ベース／コレクタのすべてがＳｉで作
られたＨＢＴに較べて、なんらかの特性上の向上は得ら
れる。
【００１０】次に、禁制帯幅の広い半導体材料を挟む両
端を流れる電流−電圧特性について説明する。
端を流れる電流−電圧特性について説明する。
【００１１】まずホモ材料すなわち同一材料でＰ−Ｎ接
合を形成した場合のダイオード特性を述べる。
合を形成した場合のダイオード特性を述べる。
【００１２】一般的特性は順バイアス条件下で、電流
（電流密度）Ｊは、Ｊ＝ＪS ［ｅｘｐ（ｑＶ／ｋＴ）−
１］となる。ここでＪS は物性定数で決定される値であ
り、ＶはＰ−Ｎ接合間に印加された電圧、ｑ、ｋ、Ｔは
それぞれ電子の電荷、ボルツマン定数、絶対温度であ
る。
（電流密度）Ｊは、Ｊ＝ＪS ［ｅｘｐ（ｑＶ／ｋＴ）−
１］となる。ここでＪS は物性定数で決定される値であ
り、ＶはＰ−Ｎ接合間に印加された電圧、ｑ、ｋ、Ｔは
それぞれ電子の電荷、ボルツマン定数、絶対温度であ
る。
【００１３】また、異種材料の組合せ、すなわちヘテロ
接合でＰ−Ｎ接合を形成した場合は、Ｊ＝Ｊ0 （１−Ｖ
／Ｖbi）・［ｅｘｐ（ｑＶ／ｋＴ）−１］となり、ここ
で、Ｊ0 は物性定数で決定される値であり、Ｖbiはビル
トインポテンシャルである。そしてこのＪを電圧依存性
だけで表現すれば近似的に、Ｊ〜ｅｘｐ（ｑＶ／ｎｋ
Ｔ）と表わされる。
接合でＰ−Ｎ接合を形成した場合は、Ｊ＝Ｊ0 （１−Ｖ
／Ｖbi）・［ｅｘｐ（ｑＶ／ｋＴ）−１］となり、ここ
で、Ｊ0 は物性定数で決定される値であり、Ｖbiはビル
トインポテンシャルである。そしてこのＪを電圧依存性
だけで表現すれば近似的に、Ｊ〜ｅｘｐ（ｑＶ／ｎｋ
Ｔ）と表わされる。
【００１４】一方、高濃度に不純物がドープされたＰ+
−Ｎ+ 接合間に順バイアスを印加した場合、両者の間に
形成された空乏層を量子力学的トンネル現象によってキ
ャリアが移動して電流が流れる。このトンネル確率Ｔt
は、Ｔt ≒ｅｘｐ（−Ａ・Ｅｇ3/2 ）の式で表わされ
る。
−Ｎ+ 接合間に順バイアスを印加した場合、両者の間に
形成された空乏層を量子力学的トンネル現象によってキ
ャリアが移動して電流が流れる。このトンネル確率Ｔt
は、Ｔt ≒ｅｘｐ（−Ａ・Ｅｇ3/2 ）の式で表わされ
る。
【００１５】ここで、Ａはキャリアの有効質量や空乏層
内の電界分布等で決定される値であり、Ｅｇは禁止帯幅
である。
内の電界分布等で決定される値であり、Ｅｇは禁止帯幅
である。
【００１６】このＴt の式からわかるように、エミッタ
・ベース間のｐｎ接合は禁止帯幅Ｅｇの大きい材料（Ｓ
ｉＣ）内に形成され、空乏層内の禁止帯幅Ｅｇが大きい
材料を使用することによりトンネル電流が抑えられる。
・ベース間のｐｎ接合は禁止帯幅Ｅｇの大きい材料（Ｓ
ｉＣ）内に形成され、空乏層内の禁止帯幅Ｅｇが大きい
材料を使用することによりトンネル電流が抑えられる。
【００１７】尚、上記したそれぞれの式は、例えばＳ．
Ｍ．Ｓｚｅ著の“Ｐｈｙｓｉｃｓｏｆ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ”と題する専門書に説明
してある。
Ｍ．Ｓｚｅ著の“Ｐｈｙｓｉｃｓｏｆ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ”と題する専門書に説明
してある。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１９】図１は本発明の実施例の基本を説明する図
であり、エミッタ領域３１、ベース領域３２およびコレ
クタ領域３３がそれぞれｐｎ接合を介して配列され、エ
ミッタ・ベース間のｐｎ接合から動作状態のバイアス条
件下でエミッタ・ベース間空乏層３４が形成され、コレ
クタ・ベース間のｐｎ接合から動作状態のバイアス条件
下でコレクタ・ベース間空乏層３５が形成される。
であり、エミッタ領域３１、ベース領域３２およびコレ
クタ領域３３がそれぞれｐｎ接合を介して配列され、エ
ミッタ・ベース間のｐｎ接合から動作状態のバイアス条
件下でエミッタ・ベース間空乏層３４が形成され、コレ
クタ・ベース間のｐｎ接合から動作状態のバイアス条件
下でコレクタ・ベース間空乏層３５が形成される。
【００２０】エミッタ領域３１はＳｉＣから構成され、
コレクタ領域３３はシリコンから構成されている。
コレクタ領域３３はシリコンから構成されている。
【００２１】しかし本発明のベース領域３２は、エミッ
タ領域３１側の部分３２Ａが禁制帯幅がシリコンより広
いＳｉＣから構成され、コレクタ領域３３側の部分３２
Ｂがシリコンから構成され、ＳｉＣにより構成されたベ
ース領域の部分３２Ａは動作状態のバイアス条件下の空
乏層３４の内部に位置して存在している。
タ領域３１側の部分３２Ａが禁制帯幅がシリコンより広
いＳｉＣから構成され、コレクタ領域３３側の部分３２
Ｂがシリコンから構成され、ＳｉＣにより構成されたベ
ース領域の部分３２Ａは動作状態のバイアス条件下の空
乏層３４の内部に位置して存在している。
【００２２】図２は本発明の第１の実施例のトランジス
タを示す縦断面図である。
タを示す縦断面図である。
【００２３】Ｐ- 型単結晶シリコン基体１にＮ++型埋込
層２−１およびチャネルストッパー用のＰ+ 型埋込層２
−２を選択的に形成し、その上にＮ型シリコンエピタキ
シャル層３を形成して半導体基板を構成している。Ｎ++
型埋込層２−１上のＮ型シリコンエピタキシャル層の箇
所がＮ型コレクタ領域３となり、素子分離のためにＮ型
シリコンエピタキシャル層の上面からＮ++型埋込層２−
１およびＰ+ 型埋込層２−２に達するフィールド酸化膜
４がいわゆるＬＯＣＯＳ法といわれる選択的熱酸化法で
形成されている。またコレクタ抵抗を低減するために、
Ｎ+ 型コレクタ引出し領域５が形成されている。
層２−１およびチャネルストッパー用のＰ+ 型埋込層２
−２を選択的に形成し、その上にＮ型シリコンエピタキ
シャル層３を形成して半導体基板を構成している。Ｎ++
型埋込層２−１上のＮ型シリコンエピタキシャル層の箇
所がＮ型コレクタ領域３となり、素子分離のためにＮ型
シリコンエピタキシャル層の上面からＮ++型埋込層２−
１およびＰ+ 型埋込層２−２に達するフィールド酸化膜
４がいわゆるＬＯＣＯＳ法といわれる選択的熱酸化法で
形成されている。またコレクタ抵抗を低減するために、
Ｎ+ 型コレクタ引出し領域５が形成されている。
【００２４】本発明においてはエピタキシャル層のコレ
クタ３の上にＰ+ 型シリコン真性ベース６及びＰ+ 型Ｓ
ｉＣ真性ベース７が形成されてベース領域の真性ベース
を構成している。
クタ３の上にＰ+ 型シリコン真性ベース６及びＰ+ 型Ｓ
ｉＣ真性ベース７が形成されてベース領域の真性ベース
を構成している。
【００２５】さらにベース金属電極１４により引き出さ
れるベース領域の外部ベースとして、接触抵抗を充分に
下げて、かつこのベース金属電極１４が直接コレクタ３
に接することを防ぐために、Ｐ+ 型シリコン真性ベース
６よりも高濃度であって深いＰ++型シリコン外部ベース
８が形成され、その上はＰ++型ＳｉＣ外部ベース９が形
成されている。
れるベース領域の外部ベースとして、接触抵抗を充分に
下げて、かつこのベース金属電極１４が直接コレクタ３
に接することを防ぐために、Ｐ+ 型シリコン真性ベース
６よりも高濃度であって深いＰ++型シリコン外部ベース
８が形成され、その上はＰ++型ＳｉＣ外部ベース９が形
成されている。
【００２６】絶縁膜、ここではシリコン酸化膜１０に形
成された開口内でＰ+ 型ＳｉＣ真性ベース７とｐｎ接合
を構成するＮ+ 型ＳｉＣエミッタ１１がＮ型エミッタ領
域として形成され、その上にＮ+ 型ポリシリコンエミッ
タ電極１２が形成され、全体をシリコン酸化膜１３で被
覆し、アルミ系の金属電極１４であるベース金属電極、
エミッタ金属電極およびコレクタ金属電極がそれぞれ形
成されている。
成された開口内でＰ+ 型ＳｉＣ真性ベース７とｐｎ接合
を構成するＮ+ 型ＳｉＣエミッタ１１がＮ型エミッタ領
域として形成され、その上にＮ+ 型ポリシリコンエミッ
タ電極１２が形成され、全体をシリコン酸化膜１３で被
覆し、アルミ系の金属電極１４であるベース金属電極、
エミッタ金属電極およびコレクタ金属電極がそれぞれ形
成されている。
【００２７】次に図３乃至図５を参照して本発明の実施
例の製造方法の主要工程の詳細について説明する。
例の製造方法の主要工程の詳細について説明する。
【００２８】まず図３（Ａ）において、抵抗率１０〜２
０Ω・ｃｍのＰ- 型単結晶シリコン基体１上に化学気相
成長（ＣＶＤ）法または熱酸化法で膜厚が約５００ｎｍ
のシリコン酸化膜（図示省略）を形成する。次にフォト
リソグラフィー法によりこのシリコン酸化膜上にフォト
レジストパターン（図示省略）を形成し、このフォトレ
ジストパターンをマスク材として、弗酸とフッ化アンモ
ニウムとの混合液（以下、バッファード弗酸、と称す）
を用いてシリコン酸化膜を選択的に除去し、引き続いて
フォトレジストパターンを除去する。次に残ったシリコ
ン酸化膜をマスク材として、Ｐ- 型シリコン基体１に砒
素をイオン注入する。イオン注入条件としては、エネル
ギーが５０〜１００ｋｅＶ、ドーズ量が５×１０15〜２
×１０16ｃｍ-2である。イオン注入後の結晶欠陥除去の
ため及び充分に深いＮ+ 型層として低抵抗化のために、
熱処理、例えば１１５０℃、４時間の熱処理を行なう。
これにより深さが１．５〜３．０μｍのＮ++型埋込層２
−１が形成される。さらにチャネルストッパー用とし
て、ボロンを１００ｋｅＶのエネルギー、１×１０13ｃ
ｍ-2のドーズ量でイオン注入して、結晶欠陥除去および
活性化のための熱処理を窒素雰囲気中で例えば９００〜
１０００℃、１０〜３０分間行なう。これにより、チャ
ンネルストッパーとなるＰ+ 型埋込層２−２が形成され
る。次にコレクタ領域を形成するために、原料ガスとし
てＳｉＨ4 またはＳｉＨ2 Ｃｌ2 等を用い、ドーピング
のガスとしてＰＨ3 を用いた通常のエピタキシャル成長
を行なう。これによりリン濃度が約５×１０15〜１×１
０16ｃｍ-3の均一な濃度で厚さが約０．７〜１．０μｍ
のＮ型シリコンエピタキシャル層３が形成されてシリコ
ン基体１とともに単結晶シリコン基板を構成し、このシ
リコンエピタキシャル層３がＮ型コレクタ領域３とな
る。次にシリコンエピタキシャル層の表面に熱酸化法で
膜厚３０〜５０ｎｍのシリコン酸化膜（図示省略）を形
成した後、ＬＰＣＶＤ法により膜厚約１００ｎｍのシリ
コン窒化膜（図示省略）を堆積させる。フォトレジスト
パターン（図示省略）を形成しこれをマスクにして異方
性ドライエッチングを行ってシリコン窒化膜、シリコン
酸化膜およびシリコン基板を順次選択的にエッチングす
る。この時、シリコン基板のエッチング深さは約３００
ｎｍである。次にフォトレジストパターンを除去し、シ
リコン窒化膜をマスクにして選択酸化を行ってフィール
ド酸化膜４を形成する。このフィールド酸化膜４の厚さ
は０．６〜１．２μｍが適当であり、ここでは約０．９
μｍである。マスク材として用いたシリコン窒化膜を熱
リン酸で完全に除去した後、再びフォトレジストパター
ン（図示省略）を形成し、これをマスクとして燐を、例
えば７０ｋｅＶ、１×１０16ｃｍ-2の条件でイオン注入
し、フォトレジストパターン除去後の活性化熱処理によ
り、Ｎ+ 型コレクタ引出し領域５が形成される。次に再
びフォトレジストパターン（図示省略）を形成し、これ
をマスクにしてＮ型コレクタ領域３上のみのシリコン酸
化膜を除去して、Ｎ型コレクタ領域３の表面を露出させ
る。
０Ω・ｃｍのＰ- 型単結晶シリコン基体１上に化学気相
成長（ＣＶＤ）法または熱酸化法で膜厚が約５００ｎｍ
のシリコン酸化膜（図示省略）を形成する。次にフォト
リソグラフィー法によりこのシリコン酸化膜上にフォト
レジストパターン（図示省略）を形成し、このフォトレ
ジストパターンをマスク材として、弗酸とフッ化アンモ
ニウムとの混合液（以下、バッファード弗酸、と称す）
を用いてシリコン酸化膜を選択的に除去し、引き続いて
フォトレジストパターンを除去する。次に残ったシリコ
ン酸化膜をマスク材として、Ｐ- 型シリコン基体１に砒
素をイオン注入する。イオン注入条件としては、エネル
ギーが５０〜１００ｋｅＶ、ドーズ量が５×１０15〜２
×１０16ｃｍ-2である。イオン注入後の結晶欠陥除去の
ため及び充分に深いＮ+ 型層として低抵抗化のために、
熱処理、例えば１１５０℃、４時間の熱処理を行なう。
これにより深さが１．５〜３．０μｍのＮ++型埋込層２
−１が形成される。さらにチャネルストッパー用とし
て、ボロンを１００ｋｅＶのエネルギー、１×１０13ｃ
ｍ-2のドーズ量でイオン注入して、結晶欠陥除去および
活性化のための熱処理を窒素雰囲気中で例えば９００〜
１０００℃、１０〜３０分間行なう。これにより、チャ
ンネルストッパーとなるＰ+ 型埋込層２−２が形成され
る。次にコレクタ領域を形成するために、原料ガスとし
てＳｉＨ4 またはＳｉＨ2 Ｃｌ2 等を用い、ドーピング
のガスとしてＰＨ3 を用いた通常のエピタキシャル成長
を行なう。これによりリン濃度が約５×１０15〜１×１
０16ｃｍ-3の均一な濃度で厚さが約０．７〜１．０μｍ
のＮ型シリコンエピタキシャル層３が形成されてシリコ
ン基体１とともに単結晶シリコン基板を構成し、このシ
リコンエピタキシャル層３がＮ型コレクタ領域３とな
る。次にシリコンエピタキシャル層の表面に熱酸化法で
膜厚３０〜５０ｎｍのシリコン酸化膜（図示省略）を形
成した後、ＬＰＣＶＤ法により膜厚約１００ｎｍのシリ
コン窒化膜（図示省略）を堆積させる。フォトレジスト
パターン（図示省略）を形成しこれをマスクにして異方
性ドライエッチングを行ってシリコン窒化膜、シリコン
酸化膜およびシリコン基板を順次選択的にエッチングす
る。この時、シリコン基板のエッチング深さは約３００
ｎｍである。次にフォトレジストパターンを除去し、シ
リコン窒化膜をマスクにして選択酸化を行ってフィール
ド酸化膜４を形成する。このフィールド酸化膜４の厚さ
は０．６〜１．２μｍが適当であり、ここでは約０．９
μｍである。マスク材として用いたシリコン窒化膜を熱
リン酸で完全に除去した後、再びフォトレジストパター
ン（図示省略）を形成し、これをマスクとして燐を、例
えば７０ｋｅＶ、１×１０16ｃｍ-2の条件でイオン注入
し、フォトレジストパターン除去後の活性化熱処理によ
り、Ｎ+ 型コレクタ引出し領域５が形成される。次に再
びフォトレジストパターン（図示省略）を形成し、これ
をマスクにしてＮ型コレクタ領域３上のみのシリコン酸
化膜を除去して、Ｎ型コレクタ領域３の表面を露出させ
る。
【００２９】次に、図３（Ｂ）において、ベース領域を
構成する複合膜を形成する。まず、シリコン真性ベース
を構成するＰ+ 型シリコン膜６を形成する。この形成法
としてはＬＰＣＶＤ法が適切であるが、その他の方法、
例えば超高真空（ＵＨＶ）ＣＶＤ法でもよい。ＬＰＣＶ
Ｄ法による成長条件としては、３Ｔｏｒｒの成長時圧力
で、原料ガスＳｉＨ2 Ｃｌ2 、ドーピングガスＢ2 Ｈ6
を用いて、１０００℃にて、ボロン濃度が約７×１０18
ｃｍ-3で厚さが約７０ｎｍのＰ+ 型シリコン膜６を形成
する。次に引き続きＳｉＣ真性ベースとなるＰ+ 型Ｓｉ
Ｃ膜７を形成する。形成条件としては原料ガスとしてＳ
ｉ2 Ｈ6 ＋Ｃ2 Ｈ2 、ドーピングガスとしてＢ2 Ｈ6 を
用い、圧力約５×１０-4Ｔｏｒｒ、成長温度９００℃で
ある。形成されたＰ+ 型真性ベースとなるＰ+ 型ＳｉＣ
膜７はボロン濃度が約１×１０18ｃｍ-3であり、厚さ
６．５ｎｍである。尚、図３（Ｂ）では区別されていな
いが、Ｐ+ 型シリコン膜６およびＰ+ 型ＳｉＣ膜７は、
フィールド酸化膜４等の絶縁膜上では多結晶でありエピ
タキシャルコレクタ３上、すなわちＰ+ 型シリコン真性
ベース６およびＰ+ 型ＳｉＣ真性ベース７となる箇所や
これらの外部ベースとなる箇所では単結晶である。しか
しエピタキシャルコレクタ３上でＰ+ 型ＳｉＣ真性ベー
ス７やこの外部ベース９が少々多結晶化していてもよ
い。
構成する複合膜を形成する。まず、シリコン真性ベース
を構成するＰ+ 型シリコン膜６を形成する。この形成法
としてはＬＰＣＶＤ法が適切であるが、その他の方法、
例えば超高真空（ＵＨＶ）ＣＶＤ法でもよい。ＬＰＣＶ
Ｄ法による成長条件としては、３Ｔｏｒｒの成長時圧力
で、原料ガスＳｉＨ2 Ｃｌ2 、ドーピングガスＢ2 Ｈ6
を用いて、１０００℃にて、ボロン濃度が約７×１０18
ｃｍ-3で厚さが約７０ｎｍのＰ+ 型シリコン膜６を形成
する。次に引き続きＳｉＣ真性ベースとなるＰ+ 型Ｓｉ
Ｃ膜７を形成する。形成条件としては原料ガスとしてＳ
ｉ2 Ｈ6 ＋Ｃ2 Ｈ2 、ドーピングガスとしてＢ2 Ｈ6 を
用い、圧力約５×１０-4Ｔｏｒｒ、成長温度９００℃で
ある。形成されたＰ+ 型真性ベースとなるＰ+ 型ＳｉＣ
膜７はボロン濃度が約１×１０18ｃｍ-3であり、厚さ
６．５ｎｍである。尚、図３（Ｂ）では区別されていな
いが、Ｐ+ 型シリコン膜６およびＰ+ 型ＳｉＣ膜７は、
フィールド酸化膜４等の絶縁膜上では多結晶でありエピ
タキシャルコレクタ３上、すなわちＰ+ 型シリコン真性
ベース６およびＰ+ 型ＳｉＣ真性ベース７となる箇所や
これらの外部ベースとなる箇所では単結晶である。しか
しエピタキシャルコレクタ３上でＰ+ 型ＳｉＣ真性ベー
ス７やこの外部ベース９が少々多結晶化していてもよ
い。
【００３０】次に、図４（Ａ）において、金属ベース電
極形成時に金属がベースを突き抜けてベースとコレクタ
がショートしてしまうのを防止するために、深い拡散層
を形成する。すなわち、フォトレジストパターン（図示
省略）を形成し、これをマスクにして深い拡散領域を形
成すべき領域にボロンをイオン注入する。イオン注入条
件の例としては、７０ｋｅＶのエネルギーで２×１０15
ｃｍ-2のドーズ量である。この結果、Ｐ++型シリコン外
部ベース８およびＰ++型ＳｉＣ外部ベース９が形成され
る。次にフォトリソグラフィーおよびドライエッチング
によりベース形成時にフィールド酸化膜４上等に堆積さ
れた不要の多結晶の箇所を除去する。
極形成時に金属がベースを突き抜けてベースとコレクタ
がショートしてしまうのを防止するために、深い拡散層
を形成する。すなわち、フォトレジストパターン（図示
省略）を形成し、これをマスクにして深い拡散領域を形
成すべき領域にボロンをイオン注入する。イオン注入条
件の例としては、７０ｋｅＶのエネルギーで２×１０15
ｃｍ-2のドーズ量である。この結果、Ｐ++型シリコン外
部ベース８およびＰ++型ＳｉＣ外部ベース９が形成され
る。次にフォトリソグラフィーおよびドライエッチング
によりベース形成時にフィールド酸化膜４上等に堆積さ
れた不要の多結晶の箇所を除去する。
【００３１】次に、図４（Ｂ）において、ＣＶＤ法でシ
リコン酸化膜１０を堆積し、フォトリソグラフィーおよ
びドライエッチングによりエミッタ開口を形成する。こ
の際のエッチングとしてはベース層表面にダメージを残
さないようにバッファード弗酸によるエッチングが好ま
しい。
リコン酸化膜１０を堆積し、フォトリソグラフィーおよ
びドライエッチングによりエミッタ開口を形成する。こ
の際のエッチングとしてはベース層表面にダメージを残
さないようにバッファード弗酸によるエッチングが好ま
しい。
【００３２】次に、図５（Ａ）において、エミッタ領域
の全領域を構成するＮ+ 型ＳｉＣエミッタ１１を形成す
るためのＮ+ 型ＳｉＣ膜１１を成長する。この成長条件
は先にＰ+ 型ＳｉＣ真性ベース用のＰ+ 型ＳｉＣ膜６の
成長と基本的に同じである。但し不純物ドーピングガス
としてＰＨ3 を用いる。成長された膜１１はＮ+ 型であ
り、リン濃度は約１×１０19ｃｍ-3であり、膜厚は約５
０ｎｍである。このエミッタとしてのＳｉＣ膜の膜厚
は、少なくともエミッタ・ベース間空乏層のうちエミッ
タ側へ延びる巾よりも厚い必要がある。
の全領域を構成するＮ+ 型ＳｉＣエミッタ１１を形成す
るためのＮ+ 型ＳｉＣ膜１１を成長する。この成長条件
は先にＰ+ 型ＳｉＣ真性ベース用のＰ+ 型ＳｉＣ膜６の
成長と基本的に同じである。但し不純物ドーピングガス
としてＰＨ3 を用いる。成長された膜１１はＮ+ 型であ
り、リン濃度は約１×１０19ｃｍ-3であり、膜厚は約５
０ｎｍである。このエミッタとしてのＳｉＣ膜の膜厚
は、少なくともエミッタ・ベース間空乏層のうちエミッ
タ側へ延びる巾よりも厚い必要がある。
【００３３】次に、図５（Ｂ）において、堆積中に不純
物添加を同時に行ない、リン濃度が約１×１０21ｃ
ｍ-3、膜厚が約２００ｎｍのエミッタ電極用Ｎ+ 型ポリ
シリコン層を形成し、引き続きフォトリソグラフィーお
よびドライエッチングによりＮ+型ＳｉＣエミッタ１１
およびＮ+ 型ポリシリコンエミッタ電極１２をパターニ
ング形成する。
物添加を同時に行ない、リン濃度が約１×１０21ｃ
ｍ-3、膜厚が約２００ｎｍのエミッタ電極用Ｎ+ 型ポリ
シリコン層を形成し、引き続きフォトリソグラフィーお
よびドライエッチングによりＮ+型ＳｉＣエミッタ１１
およびＮ+ 型ポリシリコンエミッタ電極１２をパターニ
ング形成する。
【００３４】次に、シリコン酸化膜１３を堆積し、電極
用コンタクト孔を開口し、アルミ系電極１４を形成して
図２に示すトランジスタとなる。
用コンタクト孔を開口し、アルミ系電極１４を形成して
図２に示すトランジスタとなる。
【００３５】次に、本発明のトランジスタと従来技術の
トランジスタとのトンネル電流に関する特性を比較す
る。
トランジスタとのトンネル電流に関する特性を比較す
る。
【００３６】ここで従来技術のトランジスタと称してい
るのは、エミッタ領域がＮ+ 型ＳｉＣで構成され、その
上にＮ+ 型ポリシリコン電極を設けている点は本発明と
全く同一である。
るのは、エミッタ領域がＮ+ 型ＳｉＣで構成され、その
上にＮ+ 型ポリシリコン電極を設けている点は本発明と
全く同一である。
【００３７】但し、ベース領域に関しては、ボロンプロ
ファイルが本発明と同一であるが、従来技術のトランジ
スタはすべてシリコンからなっている。
ファイルが本発明と同一であるが、従来技術のトランジ
スタはすべてシリコンからなっている。
【００３８】トンネル電流抑制効果の比較を見るために
ベース電流のｎ値を比較してみた。ｎ値の定義は、 ＩB ＝ＩBO・ｅｘｐ（ｎ・ｑＶBE／ｋＴ） であり、ｎは１以上の値となる。この場合、ｎ値が１に
近い程、理想特性に近くトンネル電流が少ないと言え
る。
ベース電流のｎ値を比較してみた。ｎ値の定義は、 ＩB ＝ＩBO・ｅｘｐ（ｎ・ｑＶBE／ｋＴ） であり、ｎは１以上の値となる。この場合、ｎ値が１に
近い程、理想特性に近くトンネル電流が少ないと言え
る。
【００３９】図６にｎ値の比較を示す。ｎ値はベース・
エミッタ間に０．２Ｖを印加した時の値である。同一半
導体ウエハー内９点の値の最大、最小値の範囲を示す。
エミッタ間に０．２Ｖを印加した時の値である。同一半
導体ウエハー内９点の値の最大、最小値の範囲を示す。
【００４０】従来技術のｎ値の特性１００と本発明の第
１の実施例のｎ値の特性２００とを比較すると、本発明
のｎ値の改善効果としては、約０．１であった。完全に
改善がなされていない理由としては、ＳｉＣ／Ｓｉ界面
の影響、たとえば再結合中心の存在等が考えられる。
１の実施例のｎ値の特性２００とを比較すると、本発明
のｎ値の改善効果としては、約０．１であった。完全に
改善がなされていない理由としては、ＳｉＣ／Ｓｉ界面
の影響、たとえば再結合中心の存在等が考えられる。
【００４１】次に、図７乃至図９を参照して本発明の第
２の実施例を説明する。この第２の実施例では選択エピ
タキシャル技術によりバイポーラトランジスタを形成す
る。この時、Ｓｉ＋ＳｉＣベース形成後、装置から取り
出して各種プロセスを経た後にＳｉＣエミッタおよびＳ
ｉエミッタ電極を形成することも出来るが、第２の実施
例ではベース領域とエミッタ領域を同一装置内で連続し
て成長形成させた場合を述べる。この結果、エミッタ／
ベース接合は連続的に形成されるので、接合界面はトラ
ップ密度を小さく抑えることが可能となり、電気特性、
特にベース電流の再結合電流を低減することができる。
２の実施例を説明する。この第２の実施例では選択エピ
タキシャル技術によりバイポーラトランジスタを形成す
る。この時、Ｓｉ＋ＳｉＣベース形成後、装置から取り
出して各種プロセスを経た後にＳｉＣエミッタおよびＳ
ｉエミッタ電極を形成することも出来るが、第２の実施
例ではベース領域とエミッタ領域を同一装置内で連続し
て成長形成させた場合を述べる。この結果、エミッタ／
ベース接合は連続的に形成されるので、接合界面はトラ
ップ密度を小さく抑えることが可能となり、電気特性、
特にベース電流の再結合電流を低減することができる。
【００４２】もちろん、少ない工程数でトランジスタを
形成することが出来るという利点もある。
形成することが出来るという利点もある。
【００４３】まず図７（Ａ）はベースを形成する直前の
段階を示す縦断面図であり、ベース電極用ポリシリコン
がひさし状の構造を有している特徴がある。この様なひ
さし構造自体の作製法としては、本発明の発明者等によ
り発明された特開平４−３３０７３０公報、又はＦ．Ｓ
ａｔｏ ｅｔ ａｌ．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏ
ｌ．４１，ＮＯ．８，１３７３（１９９４）に開示され
ている。
段階を示す縦断面図であり、ベース電極用ポリシリコン
がひさし状の構造を有している特徴がある。この様なひ
さし構造自体の作製法としては、本発明の発明者等によ
り発明された特開平４−３３０７３０公報、又はＦ．Ｓ
ａｔｏ ｅｔ ａｌ．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏ
ｌ．４１，ＮＯ．８，１３７３（１９９４）に開示され
ている。
【００４４】まずこの図７（Ａ）において、室温での抵
抗率１０〜２０Ω・ｃｍのＰ- 型シリコン基体５１の表
面の一部にＮ+ 型埋込層５２が設けられ、不純物濃度、
例えば燐濃度が５×１０15〜２×１０16ｃｍ-3、厚さが
０．４〜１．３μｍのＮ- 型シリコンエピタキシャル層
５３が形成されてシリコン基板となり、このＮ- 型シリ
コンエピタキシャル層５３がコレクタ領域５３となり、
選択熱酸化法によるフィールド酸化膜５４により素子間
分離がなされており、イオン注入や熱拡散法により１×
１０19ｃｍ-3以上に燐がドープされているＮ+ 型コレク
タ引出し領域５５がコレクタ抵抗低減のために設けられ
ている。
抗率１０〜２０Ω・ｃｍのＰ- 型シリコン基体５１の表
面の一部にＮ+ 型埋込層５２が設けられ、不純物濃度、
例えば燐濃度が５×１０15〜２×１０16ｃｍ-3、厚さが
０．４〜１．３μｍのＮ- 型シリコンエピタキシャル層
５３が形成されてシリコン基板となり、このＮ- 型シリ
コンエピタキシャル層５３がコレクタ領域５３となり、
選択熱酸化法によるフィールド酸化膜５４により素子間
分離がなされており、イオン注入や熱拡散法により１×
１０19ｃｍ-3以上に燐がドープされているＮ+ 型コレク
タ引出し領域５５がコレクタ抵抗低減のために設けられ
ている。
【００４５】ベース電極用ポリシリコン膜５６は厚さが
１５０〜３００ｎｍ，ボロン濃度が約１×１０20ｃｍ-3
以上であり、このベース電極用のＮ+ 型ポリシリコン膜
５６は、Ｎ- 型エピタキシャル層５３上のシリコン酸化
膜５７上に形成され、かつ、シリコン酸化膜５７による
開口７１に対して内側にせり出している。
１５０〜３００ｎｍ，ボロン濃度が約１×１０20ｃｍ-3
以上であり、このベース電極用のＮ+ 型ポリシリコン膜
５６は、Ｎ- 型エピタキシャル層５３上のシリコン酸化
膜５７上に形成され、かつ、シリコン酸化膜５７による
開口７１に対して内側にせり出している。
【００４６】Ｎ+ 型コレクタ引出し領域５５上にシリコ
ン酸化膜５７からなる開口７２が設けられ、この開口７
２内にＮ+ 型ポリシリコンコレクタ電極６１が形成され
ている。
ン酸化膜５７からなる開口７２が設けられ、この開口７
２内にＮ+ 型ポリシリコンコレクタ電極６１が形成され
ている。
【００４７】そして、Ｎ+ 型コレクタ電極用ポリシリコ
ン６１の表面およびＰ+ 型ベース電極用ポリシリコン５
６の側面と上面は、シリコン窒化膜６３により被覆され
ている。
ン６１の表面およびＰ+ 型ベース電極用ポリシリコン５
６の側面と上面は、シリコン窒化膜６３により被覆され
ている。
【００４８】次に、図７（Ｂ）において、選択エピタキ
シャル成長で開口７１内のＮ- 型コレクタ層３の上面に
被着して単結晶のＰ+ 型シリコンベース層５８を成長す
る。この際に、Ｐ+ 型ベース電極用ポリシリコン膜５６
の開口７１に突出する部分の露出する下面にもＰ+ 型ポ
リシリコン５９が同時に成長される。
シャル成長で開口７１内のＮ- 型コレクタ層３の上面に
被着して単結晶のＰ+ 型シリコンベース層５８を成長す
る。この際に、Ｐ+ 型ベース電極用ポリシリコン膜５６
の開口７１に突出する部分の露出する下面にもＰ+ 型ポ
リシリコン５９が同時に成長される。
【００４９】この選択成長条件としては、超高真空（Ｕ
ＨＶ）のＣＶＤ法が適切であるが、ガスソースＭＢＥ
（分子線エピタキシャル成長）法やＬＰＣＶＤ法も可能
である。ＵＨＶのＣＶＤ法の条件の一例としては、基板
の温度が６００℃、Ｓｉ2 Ｈ6の流量が１２ｓｃｃｍ、
Ｃｌ2 の流量が０．０３ｓｃｃｍである。
ＨＶ）のＣＶＤ法が適切であるが、ガスソースＭＢＥ
（分子線エピタキシャル成長）法やＬＰＣＶＤ法も可能
である。ＵＨＶのＣＶＤ法の条件の一例としては、基板
の温度が６００℃、Ｓｉ2 Ｈ6の流量が１２ｓｃｃｍ、
Ｃｌ2 の流量が０．０３ｓｃｃｍである。
【００５０】次に、図８（Ａ）において、図７（Ｂ）の
選択的エピタキシャル成長を引き続き行なうことによ
り、中央部でＰ+ 型シリコン真性ベースとなるＰ+ 型シ
リコンベース層５８がＰ+ 型ポリシリコン５９と接続す
る。最終的に厚さが約６０ｎｍ、ボロン濃度が約１×１
０19ｃｍ-3のＰ+ 型真性ベース層５８となる。
選択的エピタキシャル成長を引き続き行なうことによ
り、中央部でＰ+ 型シリコン真性ベースとなるＰ+ 型シ
リコンベース層５８がＰ+ 型ポリシリコン５９と接続す
る。最終的に厚さが約６０ｎｍ、ボロン濃度が約１×１
０19ｃｍ-3のＰ+ 型真性ベース層５８となる。
【００５１】次に、図８（Ｂ）において、Ｐ+ 型真性ベ
ース層５８およびＰ+ 型ポリシリコン５９の成長と同一
装置内で連続的にＰ+ 型ＳｉＣ真性ベース層６４をＰ+
型真性ベース層５８上に被着形成する。Ｐ+ 型ＳｉＣ真
性ベース層６４は基本的には単結晶であるが、若干多結
晶化していてもよい。このＰ+ 型ＳｉＣベース層６４の
濃度と厚さは一例として、ボロン濃度が約１×１０18ｃ
ｍ-3で厚さは約６．５ｎｍである。このＰ+ 型ＳｉＣベ
ース層６４の成長が完了した段階で図８（Ｂ）では、ち
ょうどシリコン窒化膜６３と接するように描いてある
が、シリコン窒化膜６３と接した以後も引き続き若干Ｓ
ｉＣベース層を成長しても、本発明の主旨の範囲内の不
純物濃度と厚さの関係にあれば差し支えない。
ース層５８およびＰ+ 型ポリシリコン５９の成長と同一
装置内で連続的にＰ+ 型ＳｉＣ真性ベース層６４をＰ+
型真性ベース層５８上に被着形成する。Ｐ+ 型ＳｉＣ真
性ベース層６４は基本的には単結晶であるが、若干多結
晶化していてもよい。このＰ+ 型ＳｉＣベース層６４の
濃度と厚さは一例として、ボロン濃度が約１×１０18ｃ
ｍ-3で厚さは約６．５ｎｍである。このＰ+ 型ＳｉＣベ
ース層６４の成長が完了した段階で図８（Ｂ）では、ち
ょうどシリコン窒化膜６３と接するように描いてある
が、シリコン窒化膜６３と接した以後も引き続き若干Ｓ
ｉＣベース層を成長しても、本発明の主旨の範囲内の不
純物濃度と厚さの関係にあれば差し支えない。
【００５２】次に、図９（Ａ）において、さらに同一装
置内で連続的にエミッタ領域の全領域を構成するＮ+ 型
ＳｉＣエミッタ層６５をＰ+ 型ＳｉＣベース層６４上に
被着形成する。Ｎ+ 型ＳｉＣエミッタ層６４は基本的に
は単結晶であるが、若干多結晶化していてもよい。この
Ｎ+ 型ＳｉＣエミッタ層６５は、一例としてリン濃度が
約１×１０19ｃｍ-3で厚さは約５０ｎｍである。
置内で連続的にエミッタ領域の全領域を構成するＮ+ 型
ＳｉＣエミッタ層６５をＰ+ 型ＳｉＣベース層６４上に
被着形成する。Ｎ+ 型ＳｉＣエミッタ層６４は基本的に
は単結晶であるが、若干多結晶化していてもよい。この
Ｎ+ 型ＳｉＣエミッタ層６５は、一例としてリン濃度が
約１×１０19ｃｍ-3で厚さは約５０ｎｍである。
【００５３】次に、図９（Ｂ）において、Ｎ+ 型ポリシ
リコンエミッタ電極６６を形成し、コンタクト孔を形成
し、アルミ合金電極６７をベース金属電極、エミッタ金
属電極およびコレクタ金属電極としてそれぞれ形成す
る。
リコンエミッタ電極６６を形成し、コンタクト孔を形成
し、アルミ合金電極６７をベース金属電極、エミッタ金
属電極およびコレクタ金属電極としてそれぞれ形成す
る。
【００５４】先に述べた第１の実施例では、ベース領域
のＳｉＣ成長後、ＣＶＤ、フォトリソグラフィー、ドラ
イエッチング等を行った後、エミッタ領域のＳｉＣを成
長した。これに比べて第２の実施例では同一装置内で大
気中に戻すことなく連続的にベース領域のＳｉＣ成長お
よびエミッタ領域のＳｉＣ成長を行なっている。したが
って第２の実施例では、再結合起因のベース電流の劣化
が抑制される。
のＳｉＣ成長後、ＣＶＤ、フォトリソグラフィー、ドラ
イエッチング等を行った後、エミッタ領域のＳｉＣを成
長した。これに比べて第２の実施例では同一装置内で大
気中に戻すことなく連続的にベース領域のＳｉＣ成長お
よびエミッタ領域のＳｉＣ成長を行なっている。したが
って第２の実施例では、再結合起因のベース電流の劣化
が抑制される。
【００５５】これにより、図６に示した第１の実施例の
トランジスタのｎ値が１．１７５〜１．３１５であった
のに対し、この第２の実施例のトランジスタのｎ値は
１．１５〜１．２７であった。
トランジスタのｎ値が１．１７５〜１．３１５であった
のに対し、この第２の実施例のトランジスタのｎ値は
１．１５〜１．２７であった。
【００５６】上記実施例ではＳｉＣベース下の真性ベー
スとしてシリコン（Ｓｉ）膜を用いた場合で説明した
が、この真性ベースとしてＳｉＧｅ膜を用いても、また
これらの膜を組み合わせた膜を用いた場合も同様に有効
である。
スとしてシリコン（Ｓｉ）膜を用いた場合で説明した
が、この真性ベースとしてＳｉＧｅ膜を用いても、また
これらの膜を組み合わせた膜を用いた場合も同様に有効
である。
【００５７】
【発明の効果】以上説明したように本発明は、エミッタ
領域にとどまらず、エミッターベース間空乏層領域内の
ベース材料の禁制帯幅が、他の領域のベース領域材料の
禁制帯幅よりも大きいので、高遮断周波数化、低ベース
抵抗化の目的でベース領域を薄膜化、高不純物濃度化し
ても、ベース電流にトンネル電流の発生を抑制でき、さ
らにエミッタ抵抗の増大を防止することができる。
領域にとどまらず、エミッターベース間空乏層領域内の
ベース材料の禁制帯幅が、他の領域のベース領域材料の
禁制帯幅よりも大きいので、高遮断周波数化、低ベース
抵抗化の目的でベース領域を薄膜化、高不純物濃度化し
ても、ベース電流にトンネル電流の発生を抑制でき、さ
らにエミッタ抵抗の増大を防止することができる。
【図１】本発明の半導体装置の各領域と空乏層とＳｉＣ
との関係を示す図である。
との関係を示す図である。
【図２】本発明の第１の実施例の半導体装置を示す断面
図である。
図である。
【図３】本発明の第１の実施例の半導体装置の製造方法
の主要工程を順に示す断面図である。
の主要工程を順に示す断面図である。
【図４】図３の続きの主要工程を順に示す断面図であ
る。
る。
【図５】図４の続きの主要工程を順に示す断面図であ
る。
る。
【図６】本発明の第１の実施例と従来技術との特性を比
較して示す図である。
較して示す図である。
【図７】本発明の第２の実施例の半導体装置の製造方法
の主要工程を順に示す断面図である。
の主要工程を順に示す断面図である。
【図８】図７の続きの主要工程を順に示す断面図であ
る。
る。
【図９】図８の続きの主要工程を順に示す断面図であ
る。
る。
【図１０】従来技術の半導体装置の各領域と空乏層とＳ
ｉＣとの関係を示す図である。
ｉＣとの関係を示す図である。
１ Ｐ- 型シリコン基体 ２−１ Ｎ++型埋込層 ２−２ チャネルストッパー用のＰ+ 型埋込層 ３ コレクタ領域となるＮ型エピタキシャル層 ４ フィールド酸化膜 ５ Ｎ+ 型コレクタ引き出し領域 ６ Ｐ+ 型シリコン真性ベース（Ｐ+ 型シリコン膜） ７ Ｐ+ 型ＳｉＣ真性ベース（Ｐ+ 型ＳｉＣ膜） ８ Ｐ++型シリコン外部ベース ９ Ｐ++型ＳｉＣ外部ベース １０ シリコン酸化膜 １１ Ｎ+ 型ＳｉＣエミッタ（Ｎ+ 型ＳｉＣ膜） １２ Ｎ+ 型ポリシリコンエミッタ電極 １３ シリコン酸化膜 １４ 金属電極 ３１ エミッタ領域 ３２ ベース領域 ３２Ａ ベース領域のＳｉＣにより構成された箇所 ３２Ｂ ベース領域のシリコンにより構成された箇所 ３３ コレクタ領域 ３４ エミッタ・ベース間の空乏層 ３５ コレクタ・ベース間の空乏層 ３６ ＳｉＣ ５１ Ｐ- 型シリコン基体 ５２ Ｎ+ 型埋込層 ５３ コレクタ領域となるＮ型エピタキシャル層 ５４ フィールド酸化膜 ５５ Ｎ+ 型コレクタ引出し領域 ５６ ベース電極用Ｐ+ 型ポリシリコン膜 ５７ シリコン酸化膜 ５８ Ｐ+ 型シリコンベース層 ５９ Ｐ+ 型ポリシリコン ６１ Ｎ+ 型ポリシリコンコレクタ電極 ６３ シリコン窒化膜 ６４ Ｐ+ 型ＳｉＣベース層 ６５ Ｎ+ 型ＳｉＣエミッタ層 ６６ Ｎ+ 型ポリシリコンエミッタ電極 ６７ アルミ合金電極 ７１，７２ 開口 １００，２００ ｎ値特性
Claims (7)
- 【請求項１】 半導体基板の第一導電型の半導体層に接
して選択的に形成された第二導電型の第１の半導体膜
と、前記第１の半導体膜の禁制帯幅よりも広い禁制帯幅
を有して前記第１の半導体膜の少なくとも一部に接して
形成された第二導電型の第２の半導体膜と、前記第２の
半導体膜と同一の材質からなり前記第２の半導体膜の少
なくとも一部に接して形成された第一導電型の第３の半
導体膜とを具備し、 前記半導体層をコレクタ領域とし、前記第１および第２
の半導体膜をベース領域とし、前記第３の半導体膜をエ
ミッタ領域としたトランジスタを構成したことを特徴と
する半導体装置。 - 【請求項２】 前記トランジスタが動作されるバイアス
印加条件下で前記第２の半導体膜の全てが空乏化してい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体層を露出する開口を設けた絶
縁膜が前記半導体基板上に形成され、前記第１および第
２の半導体膜が前記開口内に形成され、前記開口の全周
囲から所定の長さで前記開口内上へのびた水平方向のせ
り出し部分を有した第二導電型の第１の多結晶半導体膜
が前記絶縁膜上に形成され、前記せり出し部分の底面か
ら下方に第二導電型の第２の多結晶半導体膜が形成さ
れ、前記第２の多結晶半導体膜と前記第１の半導体膜と
が前記開口の内壁段差の途中で接続されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第２および第３の半導体膜の材質は
シリコンカーバイトであることを特徴とする請求項１記
載の半導体装置。 - 【請求項５】 前記第１の半導体膜はシリコン膜または
シリコンーゲルマニウム混晶膜またはこれらの膜を組み
合せた複合膜であることを特徴とする請求項１記載の半
導体装置。 - 【請求項６】 半導体基板の第一導電型の半導体層の表
面上に第１の絶縁膜を形成し、前記第１の絶縁膜上に選
択的に第１の開口を設けた第１の多結晶半導体膜を形成
し、前記第１の多結晶半導体膜の表面上から前記第１の
開口を規定する側面上にかけて第２の絶縁膜を形成し、
前記第２の絶縁膜および前記第１の多結晶半導体膜をマ
スクにして前記第１の絶縁膜を選択的に除去することに
より前記第１の開口よりも大きな第２の開口を前記第１
の絶縁膜に形成する一連の工程と、前記第２の開口内で
前記半導体基板の半導体層の表面から第二導電型の第１
の半導体膜を成長すると同時に、前記第１の多結晶半導
体膜の前記第２の開口上にせり出した部分の露出した下
面から第二導電型の第２の多結晶半導体膜を成長してこ
れら２つの成長した膜を接続する工程と、前記第１の半
導体膜の表面から前記第１の半導体膜の禁制帯幅よりも
広い禁制帯幅を有した第二導電型の第２の半導体膜を少
なくとも前記第２の絶縁膜に接するまで成長する工程
と、前記第２の半導体膜の表面から前記第２の半導体膜
と同一の材質からなる第一導電型の第３の半導体膜を成
長する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項７】 前記第１乃至第３の半導体膜の成長は同
一装置内で連続的に行なうことを特徴とする請求項６記
載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103757A JPH08306700A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置及びその製造方法 |
| US08/639,226 US6049098A (en) | 1995-04-27 | 1996-04-26 | Bipolar transistor having an emitter region formed of silicon carbide |
| EP96106785A EP0740351A3 (en) | 1995-04-27 | 1996-04-29 | Bipolar transistor having a silicon carbide emitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103757A JPH08306700A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306700A true JPH08306700A (ja) | 1996-11-22 |
Family
ID=14362413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103757A Pending JPH08306700A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6049098A (ja) |
| EP (1) | EP0740351A3 (ja) |
| JP (1) | JPH08306700A (ja) |
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