JP2855908B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、ベース層をエピタキシャル法によ
って形成されたバイポーラトランジスタを備える半導体
装置及びその製造方法に関する。
造方法に関し、特に、ベース層をエピタキシャル法によ
って形成されたバイポーラトランジスタを備える半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】図１８に、従来技術のバイポーラトラン
ジスタの縦断面図を示す。この従来技術のバイポーラト
ランジスタは、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓＬｅｔｔｅｒｓ，ＶＯＬ．１２，ＮＯ．４，ＡＰ
ＲＩＬ １９９１ＰＰ１６６−１６８に掲載されている
“Ｓｕｂ−３０−ｐｓ ＥＣＬ ＣｉｒｃｕｉｔＯｐｅ
ｒａｔｉｏｎ ａｔ Ｌｉｑｕｉｄ Ｎｉｔｒｏｇｅｎ
Ｔｅｍｐｅｒａｔｕｒｅ Ｕｓｉｎｇ Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ ＥｐｉｔａｘｉａｌＳｉＧｅ−Ｂａｓｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ”の例であ
る。ｐ- 型シリコン基板１上にｎ+ 埋込層２を有する。
素子分離としては、トレンチの下にチャネルストッパー
用ｐ+ 層３及び多結晶シリコン２１が埋設されている。
エピタキシャル法で成長させたコレクタ用ｎ型シリコン
層４は、選択酸化法等で形成されたシリコン酸化膜５を
有する。ベースとしては、ｐ+ 型エピタキシャル７を有
し、エミッタ電極用及びヒ素の拡散源としてのｎ+ 型多
結晶シリコン１３及び金属電極としてのＡｌ系金属１４
を有する。
ジスタの縦断面図を示す。この従来技術のバイポーラト
ランジスタは、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓＬｅｔｔｅｒｓ，ＶＯＬ．１２，ＮＯ．４，ＡＰ
ＲＩＬ １９９１ＰＰ１６６−１６８に掲載されている
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ｒａｔｉｏｎ ａｔ Ｌｉｑｕｉｄ Ｎｉｔｒｏｇｅｎ
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Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ”の例であ
る。ｐ- 型シリコン基板１上にｎ+ 埋込層２を有する。
素子分離としては、トレンチの下にチャネルストッパー
用ｐ+ 層３及び多結晶シリコン２１が埋設されている。
エピタキシャル法で成長させたコレクタ用ｎ型シリコン
層４は、選択酸化法等で形成されたシリコン酸化膜５を
有する。ベースとしては、ｐ+ 型エピタキシャル７を有
し、エミッタ電極用及びヒ素の拡散源としてのｎ+ 型多
結晶シリコン１３及び金属電極としてのＡｌ系金属１４
を有する。
【０００３】図１９にｎ+ 型多結晶シリコン、及びｐ+
型エピタキシャルベース層７における不純物分布をＳＩ
ＭＳ分析した結果を示す。
型エピタキシャルベース層７における不純物分布をＳＩ
ＭＳ分析した結果を示す。
【０００４】
【発明が解決しようとする課題】この従来のバイポーラ
・トランジスタでは、遮断周波数ｆT を向上させるため
に、ベースを薄膜化させ、その上にベースを単に薄膜化
させる外の高性能化の手段としては、ヘテロ接合化して
いる。
・トランジスタでは、遮断周波数ｆT を向上させるため
に、ベースを薄膜化させ、その上にベースを単に薄膜化
させる外の高性能化の手段としては、ヘテロ接合化して
いる。
【０００５】しかし、ヘテロ接合型バイポーラトランジ
スタＨＢＴの場合、ｐ−ｎ接合の位置とヘテロ接合の位
置の相対関係で著しい特性劣化を引き起こす危険性があ
る。ＡｌＧａＡｓ／ＧａＡｓヘテロ接合に代表されるＩ
Ｖ−Ｖ族系ＨＢＴは、材料的に熱処理に弱いので、通常
ＭＢＥ技術等によって結晶成長後に熱処理をかけて不純
物の再分布を起こすことはない。
スタＨＢＴの場合、ｐ−ｎ接合の位置とヘテロ接合の位
置の相対関係で著しい特性劣化を引き起こす危険性があ
る。ＡｌＧａＡｓ／ＧａＡｓヘテロ接合に代表されるＩ
Ｖ−Ｖ族系ＨＢＴは、材料的に熱処理に弱いので、通常
ＭＢＥ技術等によって結晶成長後に熱処理をかけて不純
物の再分布を起こすことはない。
【０００６】これに対してＳｉＧｅベースＨＢＴに代表
されるＳｉ系ＨＢＴは良好なｈFEの値を出すために、ポ
リシリコンエミッタを用いると有効でありこの時ポリシ
リコンから単結晶中へ不純物を拡散させる熱処理が必要
である。
されるＳｉ系ＨＢＴは良好なｈFEの値を出すために、ポ
リシリコンエミッタを用いると有効でありこの時ポリシ
リコンから単結晶中へ不純物を拡散させる熱処理が必要
である。
【０００７】この結果として、十分なｈFEが得られてエ
ミッタ領域銃放電時間が充分に小さくなり同じベース巾
を有するトランジスタでもｆT を向上出来る可能性があ
る。しかしボロンとＧｅの熱拡散定数は、ほぼ２桁異な
るため、先述の熱処理によってヘテロ接合とｐ−ｎ接合
との位置関係の設計が困難となりこの設計を誤まった場
合にはＩＥＥＥ Ｔｅｃｈ．Ｄｉｇ．ｏｆ ＩＥＤＭ
（１９８９）ｐ６３９に示されている様にポテンシャル
の障壁が形成されてしまい、少数キャリアの流れに著し
い悪影響を与えてしまう。
ミッタ領域銃放電時間が充分に小さくなり同じベース巾
を有するトランジスタでもｆT を向上出来る可能性があ
る。しかしボロンとＧｅの熱拡散定数は、ほぼ２桁異な
るため、先述の熱処理によってヘテロ接合とｐ−ｎ接合
との位置関係の設計が困難となりこの設計を誤まった場
合にはＩＥＥＥ Ｔｅｃｈ．Ｄｉｇ．ｏｆ ＩＥＤＭ
（１９８９）ｐ６３９に示されている様にポテンシャル
の障壁が形成されてしまい、少数キャリアの流れに著し
い悪影響を与えてしまう。
【０００８】エミッタ・ベース接合側については従来技
術の説明の図１９のプロファイルの様にｐ−ｎ接合の位
置とヘテロ接合の位置がほぼ一致する位置に形成されて
いるが、熱処理の際のウェハー内不均一性や、ベースエ
ピタキシャルの際の膜厚バラツキ等の結果、ｐ−ｎ接合
の位置がＳｉ中にできるか、ＳｉＧｅ合金中にできる場
合等が起きてしまう。この結果、同一のコレクタ電流の
流れるために必要なベース電圧ＶBEの値がバラツイてし
まう。
術の説明の図１９のプロファイルの様にｐ−ｎ接合の位
置とヘテロ接合の位置がほぼ一致する位置に形成されて
いるが、熱処理の際のウェハー内不均一性や、ベースエ
ピタキシャルの際の膜厚バラツキ等の結果、ｐ−ｎ接合
の位置がＳｉ中にできるか、ＳｉＧｅ合金中にできる場
合等が起きてしまう。この結果、同一のコレクタ電流の
流れるために必要なベース電圧ＶBEの値がバラツイてし
まう。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、エピタキシャル成長法によって真性ベー
ス層を形成しているので、ベース中の不純物プロファイ
ル分布を任意に設定できる。すなわち、ベース形成後の
各種熱処理工程をも考慮に入れて、最終プロセス段階で
最適なプロファイルとなっている様に、あらかじめ設定
しておくことができる。つまり、エミッタ・ベース接合
の位置がＳｉ中に形成されコレクタ・ベース接合の位置
がＳｉＧｅ中に形成されることにしている。
の製造方法は、エピタキシャル成長法によって真性ベー
ス層を形成しているので、ベース中の不純物プロファイ
ル分布を任意に設定できる。すなわち、ベース形成後の
各種熱処理工程をも考慮に入れて、最終プロセス段階で
最適なプロファイルとなっている様に、あらかじめ設定
しておくことができる。つまり、エミッタ・ベース接合
の位置がＳｉ中に形成されコレクタ・ベース接合の位置
がＳｉＧｅ中に形成されることにしている。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第一の実施例の半導体装置の縦断面
図である。
る。図１は本発明の第一の実施例の半導体装置の縦断面
図である。
【００１１】本実施例の半導体装置は、自己整合技術を
用いていない例に相当する。本実施例はｎｐｎ型バイポ
ーラトランジスタに関し説明するが、もちろんｐｎｐ型
にも本発明を適用できることは言うまでもない。
用いていない例に相当する。本実施例はｎｐｎ型バイポ
ーラトランジスタに関し説明するが、もちろんｐｎｐ型
にも本発明を適用できることは言うまでもない。
【００１２】室温で１０〜２０Ω・ｃｍの抵抗率を有す
るｐ- 型シリコン基板１の最上層部に砒素が拡散され
た、ｎ+ 型埋込層２及びチャネル防止用ｐ+ 型埋込層３
を有する。コレクタ用としてのｎ- 型シリコンエピタキ
シャル層４はロコス酸化膜５によって素子間の分離がな
されている。コレクタの電極の下には、抵抗を下げるた
めに高濃度に不純物が拡散された、コレクタ用リン拡散
層６がある。ｎ- 型シリコンエピタキシャル層４上には
ベース層７、ロコス酸化膜上には、シリコン又はＳｉＧ
ｅ合金である多結晶８がある。真性ベースとなるべき以
外のベース下には、ベースコンタクト用ｐ+ 層９があ
る。シリコン酸化膜１０，１２の開孔内のベースコンタ
クト用ｐ+ 層が形成されていない領域には、エミッタ１
１があり、その上にエミッタ電極用多結晶シリコン１３
を有する。各電極としてはアルミ系電極１４を有する。
るｐ- 型シリコン基板１の最上層部に砒素が拡散され
た、ｎ+ 型埋込層２及びチャネル防止用ｐ+ 型埋込層３
を有する。コレクタ用としてのｎ- 型シリコンエピタキ
シャル層４はロコス酸化膜５によって素子間の分離がな
されている。コレクタの電極の下には、抵抗を下げるた
めに高濃度に不純物が拡散された、コレクタ用リン拡散
層６がある。ｎ- 型シリコンエピタキシャル層４上には
ベース層７、ロコス酸化膜上には、シリコン又はＳｉＧ
ｅ合金である多結晶８がある。真性ベースとなるべき以
外のベース下には、ベースコンタクト用ｐ+ 層９があ
る。シリコン酸化膜１０，１２の開孔内のベースコンタ
クト用ｐ+ 層が形成されていない領域には、エミッタ１
１があり、その上にエミッタ電極用多結晶シリコン１３
を有する。各電極としてはアルミ系電極１４を有する。
【００１３】図２は、エミッタヒ素押し込み熱処理をす
る前の段階における、エミッタ直下の深さ方向に関する
不純物分布を示す。成長時にヒ素をドーピングしたＤＯ
ＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）中のヒ
素濃度１０１，エピタキシャル成長させた結晶中のボロ
ン濃度１０２及びＧｅ濃度１０３，ｎ- 型シリコンエピ
タキシャル層中のリン濃度１０４である。各々の濃度と
厚さはＤＯＰＯＳのヒ素は２００ｎｍ，１×１０の２１
乗原子／立方センチメートル、ボロン濃度は１００オン
グストローム、１×１０の１７乗原子／立方センチメー
トル及び６００オングストローム、５×１０の１８乗原
子／立方センチメートル及び１００オングストローム、
１×１０の１７乗原子／立方センチメートルの３層構造
であり、エミッタ側の３００オングストロームではＧｅ
＝０％，次の３００オングストローム中でＧｅ＝０→１
０％と濃度が増加し、次の２００オングストローム中で
Ｇｅ＝１０％になっている。
る前の段階における、エミッタ直下の深さ方向に関する
不純物分布を示す。成長時にヒ素をドーピングしたＤＯ
ＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）中のヒ
素濃度１０１，エピタキシャル成長させた結晶中のボロ
ン濃度１０２及びＧｅ濃度１０３，ｎ- 型シリコンエピ
タキシャル層中のリン濃度１０４である。各々の濃度と
厚さはＤＯＰＯＳのヒ素は２００ｎｍ，１×１０の２１
乗原子／立方センチメートル、ボロン濃度は１００オン
グストローム、１×１０の１７乗原子／立方センチメー
トル及び６００オングストローム、５×１０の１８乗原
子／立方センチメートル及び１００オングストローム、
１×１０の１７乗原子／立方センチメートルの３層構造
であり、エミッタ側の３００オングストロームではＧｅ
＝０％，次の３００オングストローム中でＧｅ＝０→１
０％と濃度が増加し、次の２００オングストローム中で
Ｇｅ＝１０％になっている。
【００１４】図３はエミッタヒ素押し込みの熱処理が終
了した後の不純物プロファイルを示す。熱工程を経た結
果としてヒ素とボロンのプロファイルがかなり変化して
いる。しかしエミッタ・ベース間のｐ−ｎ接合はＳｉ中
に形成されており、またコレクタ，ベース間のｐ−ｎ接
合は、ＳｉＧｅベース中のボロン濃度がＳｉコレクタ中
のリン濃度よりも低くなっているので、熱処理後もｐ−
ｎ接合がコレクタＳｉ側に形成されることはない。
了した後の不純物プロファイルを示す。熱工程を経た結
果としてヒ素とボロンのプロファイルがかなり変化して
いる。しかしエミッタ・ベース間のｐ−ｎ接合はＳｉ中
に形成されており、またコレクタ，ベース間のｐ−ｎ接
合は、ＳｉＧｅベース中のボロン濃度がＳｉコレクタ中
のリン濃度よりも低くなっているので、熱処理後もｐ−
ｎ接合がコレクタＳｉ側に形成されることはない。
【００１５】図４乃至図６は、本発明の第一の実施例の
主要製作工程の縦断面図を示す。
主要製作工程の縦断面図を示す。
【００１６】図４ではｐ- 型シリコン基板上に酸化膜等
を拡散のマスクとしてヒ素を拡散させたｎ+ 型埋込層２
及びボロンを拡散させた、チャネルストッパー用のｐ+
型埋込層３を形成後エピタキシャル成長法により、リン
を約１０の１７乗原子／立方センチメートル含む厚さ
０．７μｍのｎ- 型シリコンエピタキシャル層を形成
し、表面にパターニングされたシリコン窒化膜を酸化の
マスクとしてロコス酸化膜を形成、その後、表面のパタ
ーニングされたシリコン窒化膜をリン酸で除去し、再び
シリコン窒化膜を堆積、パターニング後、そのシリコン
窒化膜を拡散のマスクとしてリンを拡散してコレクタ用
リン拡散層６を形成し、拡散したシリコン表面を酸化
後、シリコン窒化膜を除去した段階を示す。
を拡散のマスクとしてヒ素を拡散させたｎ+ 型埋込層２
及びボロンを拡散させた、チャネルストッパー用のｐ+
型埋込層３を形成後エピタキシャル成長法により、リン
を約１０の１７乗原子／立方センチメートル含む厚さ
０．７μｍのｎ- 型シリコンエピタキシャル層を形成
し、表面にパターニングされたシリコン窒化膜を酸化の
マスクとしてロコス酸化膜を形成、その後、表面のパタ
ーニングされたシリコン窒化膜をリン酸で除去し、再び
シリコン窒化膜を堆積、パターニング後、そのシリコン
窒化膜を拡散のマスクとしてリンを拡散してコレクタ用
リン拡散層６を形成し、拡散したシリコン表面を酸化
後、シリコン窒化膜を除去した段階を示す。
【００１７】図５ではフォトレジストをマスクにしてボ
ロンを３０ｋｅＶ，５×１０の１５乗原子／平方センチ
メートルイオン注入してフォトレジストを除去後９００
℃，３０分Ｎ2 中で熱処理してベースコンタクト用ｐ+
層９を形成し、再びフォトレジストをパターニングして
ベースエピタキシャル層７及びベースコンタクト用ｐ+
層９上のシリコン酸化膜を除去後、レジストも除去す
る。次にウェハーをＭＢＥ（分子線エピタキシャル）装
置内に導入してベースエピタキシャル層７を成長する。
固体ソースを用いる成長では、選択性が得られないので
酸化膜上には多結晶８が堆積してしまう。
ロンを３０ｋｅＶ，５×１０の１５乗原子／平方センチ
メートルイオン注入してフォトレジストを除去後９００
℃，３０分Ｎ2 中で熱処理してベースコンタクト用ｐ+
層９を形成し、再びフォトレジストをパターニングして
ベースエピタキシャル層７及びベースコンタクト用ｐ+
層９上のシリコン酸化膜を除去後、レジストも除去す
る。次にウェハーをＭＢＥ（分子線エピタキシャル）装
置内に導入してベースエピタキシャル層７を成長する。
固体ソースを用いる成長では、選択性が得られないので
酸化膜上には多結晶８が堆積してしまう。
【００１８】選択的エピタキシャル成長技術たとえばガ
スソースＭＢＥを用いた場合には、絶縁膜上に多結晶は
堆積しないで、ベース層７のみが形成される。成長させ
たプロファイルの一例としては、図２に示した様に合計
膜厚８００オングストローム、ボロン濃度は深い方から
１０の１６乗原子／立方センチメートルで１００オング
ストローム、５×１０の１８乗原子／立方センチメート
ルで６００オングストローム、５×１０の１６乗原子／
立方センチメートルで１００オングストロームの箱型分
布でありＧｅ濃度は深い方から１０％の領域が２００オ
ングストローム，１０％から０％へ直線的に濃度が低下
する領域が３００オングストローム、０％の領域が３０
０オングストロームとなっている。固体ソースＭＢＥ法
の成長条件の一例としては成長温度６００℃であった。
スソースＭＢＥを用いた場合には、絶縁膜上に多結晶は
堆積しないで、ベース層７のみが形成される。成長させ
たプロファイルの一例としては、図２に示した様に合計
膜厚８００オングストローム、ボロン濃度は深い方から
１０の１６乗原子／立方センチメートルで１００オング
ストローム、５×１０の１８乗原子／立方センチメート
ルで６００オングストローム、５×１０の１６乗原子／
立方センチメートルで１００オングストロームの箱型分
布でありＧｅ濃度は深い方から１０％の領域が２００オ
ングストローム，１０％から０％へ直線的に濃度が低下
する領域が３００オングストローム、０％の領域が３０
０オングストロームとなっている。固体ソースＭＢＥ法
の成長条件の一例としては成長温度６００℃であった。
【００１９】図６では、図５に引く続きシリコン酸化膜
１０で表面を被覆後、エミッタ用として先のシリコン酸
化膜をリソグラフィー，エッチングによって開口後、ヒ
素が添加されたポリシリコンを堆積させリソグラフィー
によるパターニングによってエミッタ電極用多結晶シリ
コン１３を形成しエミッタ押込みの熱処理９００℃１０
秒のランプアニールを行なってベース領域にヒ素が押込
まれて単結晶のエミッタ１１が形成されている。
１０で表面を被覆後、エミッタ用として先のシリコン酸
化膜をリソグラフィー，エッチングによって開口後、ヒ
素が添加されたポリシリコンを堆積させリソグラフィー
によるパターニングによってエミッタ電極用多結晶シリ
コン１３を形成しエミッタ押込みの熱処理９００℃１０
秒のランプアニールを行なってベース領域にヒ素が押込
まれて単結晶のエミッタ１１が形成されている。
【００２０】引き続きシリコン酸化膜１２の堆積、コン
タクト孔の開孔、アルミ系電極１４を形成すれば図１と
なる。
タクト孔の開孔、アルミ系電極１４を形成すれば図１と
なる。
【００２１】図７は、本発明の第２の実施例の半導体装
置の断面図である。
置の断面図である。
【００２２】約１０Ω・ｃｍのｐ- 型シリコン基板１に
Ａｓを拡散させたｎ+ 型埋込層２を有し、更に濃度約５
×１０の１５乗原子／立方センチメートル、厚さ約１．
８μｍのｎ- 型エピタキシャル層３を有する。素子を分
離する為のロコス層５，コレクタ電極引出し用としての
ｎ+ 型リン拡散層６，ベース電極用多結晶シリコン１６
とエピタキシャル層とを分離する窒化膜２１，ｐ型３×
１０の１８乗原子／立方センチメートル，６００オング
ストロームの単結晶Ｓｉ真性ベース２４，多結晶Ｓｉ外
部ベース２５及びｎ型不純物が添加された単結晶エミッ
タ２６を有する。ベース，エミッタ及びコレクタ領域は
各々ベース電極用多結晶シリコン１６，コレクタ電極用
多結晶シリコン１７及びエミッタ用単結晶シリコン２６
を有し金属電極と電極用多結晶シリコンとを分離してい
る酸化膜２２，酸化膜２３とを介してＡｌ系電極１５を
有する。
Ａｓを拡散させたｎ+ 型埋込層２を有し、更に濃度約５
×１０の１５乗原子／立方センチメートル、厚さ約１．
８μｍのｎ- 型エピタキシャル層３を有する。素子を分
離する為のロコス層５，コレクタ電極引出し用としての
ｎ+ 型リン拡散層６，ベース電極用多結晶シリコン１６
とエピタキシャル層とを分離する窒化膜２１，ｐ型３×
１０の１８乗原子／立方センチメートル，６００オング
ストロームの単結晶Ｓｉ真性ベース２４，多結晶Ｓｉ外
部ベース２５及びｎ型不純物が添加された単結晶エミッ
タ２６を有する。ベース，エミッタ及びコレクタ領域は
各々ベース電極用多結晶シリコン１６，コレクタ電極用
多結晶シリコン１７及びエミッタ用単結晶シリコン２６
を有し金属電極と電極用多結晶シリコンとを分離してい
る酸化膜２２，酸化膜２３とを介してＡｌ系電極１５を
有する。
【００２３】図８に本発明の第２の実施例の半導体装置
の製作工程断面図を示す。
の製作工程断面図を示す。
【００２４】図８は、レジストをマスクとしてエミッタ
部分のベース電極用多結晶シリコン１６及びシリコン酸
化膜２２をドライエッチング法によってエッチング，開
孔後，減圧状態でシリコン酸化膜を堆積させて多結晶シ
リコンに側壁を形成し再びドライエッチングしてエミッ
タ開孔部の底に堆積されているシリコン酸化膜を除去後
エピタキシャル層とベース電極用多結晶シリコン層とを
分離させている約２０００オングストロームのシリコン
窒化膜２１をリン酸によってエッチングした断面図であ
る。シリコン窒化膜２１をエッチングした結果、ｎ-型
シリコンエピタキシャル層３の面と、ベース電極用多結
晶シリコン層下面の側壁シリコン酸化膜から約２０００
オングストロームの領域とは表出している。
部分のベース電極用多結晶シリコン１６及びシリコン酸
化膜２２をドライエッチング法によってエッチング，開
孔後，減圧状態でシリコン酸化膜を堆積させて多結晶シ
リコンに側壁を形成し再びドライエッチングしてエミッ
タ開孔部の底に堆積されているシリコン酸化膜を除去後
エピタキシャル層とベース電極用多結晶シリコン層とを
分離させている約２０００オングストロームのシリコン
窒化膜２１をリン酸によってエッチングした断面図であ
る。シリコン窒化膜２１をエッチングした結果、ｎ-型
シリコンエピタキシャル層３の面と、ベース電極用多結
晶シリコン層下面の側壁シリコン酸化膜から約２０００
オングストロームの領域とは表出している。
【００２５】図９は、分子線エピタキシャル法（以下Ｍ
ＢＥと略記）成長途中の断面図である。絶縁膜で被覆さ
れていない領域、すなわち単結晶又は多結晶が表出して
いる領域のみに選択的に結晶成長する条件とすればｎ-
型シリコンエピタキシャル層３上でシリコン窒化膜２１
が除去された領域上にＭＢＥ法による単結晶が成長し又
ベース電極用多結晶シリコン１０の下部でシリコン窒化
膜２１が除去された領域には同時に多結晶２５が成長す
る。
ＢＥと略記）成長途中の断面図である。絶縁膜で被覆さ
れていない領域、すなわち単結晶又は多結晶が表出して
いる領域のみに選択的に結晶成長する条件とすればｎ-
型シリコンエピタキシャル層３上でシリコン窒化膜２１
が除去された領域上にＭＢＥ法による単結晶が成長し又
ベース電極用多結晶シリコン１０の下部でシリコン窒化
膜２１が除去された領域には同時に多結晶２５が成長す
る。
【００２６】図１０は、引き続き単結晶シリコン真性ベ
ース２４と多結晶シリコン外部ベース２５との成長をし
た断面図である。最終的に両者は接続し、結果的に真性
ベース成長と真性ベースとベース電極用多結晶シリコン
との接続を同時に実現している。基板温度５６０℃，原
料ガスとしてＳｉ2 Ｈ6 ，ＧｅＨ4 成長中真空度２×１
０の−５乗Ｔｏｒｒの条件で約８．５分成長し、真性ベ
ースが約６００オングストローム，外部ベース約５００
オングストロームの厚さであった。
ース２４と多結晶シリコン外部ベース２５との成長をし
た断面図である。最終的に両者は接続し、結果的に真性
ベース成長と真性ベースとベース電極用多結晶シリコン
との接続を同時に実現している。基板温度５６０℃，原
料ガスとしてＳｉ2 Ｈ6 ，ＧｅＨ4 成長中真空度２×１
０の−５乗Ｔｏｒｒの条件で約８．５分成長し、真性ベ
ースが約６００オングストローム，外部ベース約５００
オングストロームの厚さであった。
【００２７】本実施例ではベースの成長をＭＢＥ法によ
り行なったが他の成長法、たとえば数Ｔｏｒｒの圧力下
で成長させるＬＰＣＶＤ法や更に一層高真空状態、すな
わち１０の−１乗〜１０の−５乗Ｔｏｒｒ台でのＣＶＤ
法を用いても本発明の半導体装置を作成可能である。
り行なったが他の成長法、たとえば数Ｔｏｒｒの圧力下
で成長させるＬＰＣＶＤ法や更に一層高真空状態、すな
わち１０の−１乗〜１０の−５乗Ｔｏｒｒ台でのＣＶＤ
法を用いても本発明の半導体装置を作成可能である。
【００２８】図１１は、引き続きＬＰＣＶＤシリコン酸
化膜を堆積後、ドライエッチングによってエッチバック
して外部ベースの側壁にシリコン酸化膜２３を残しつづ
いて絶縁膜で被覆されていない真性ベース上にエミッタ
単結晶シリコン２６をｎ型、１×１０の１９乗原子／立
方センチメートルの条件で成長させた状態の断面図であ
る。
化膜を堆積後、ドライエッチングによってエッチバック
して外部ベースの側壁にシリコン酸化膜２３を残しつづ
いて絶縁膜で被覆されていない真性ベース上にエミッタ
単結晶シリコン２６をｎ型、１×１０の１９乗原子／立
方センチメートルの条件で成長させた状態の断面図であ
る。
【００２９】以降の工程としてはベースとコレクタの金
属電極のためにシリコン酸化膜２２を開孔し、Ａｌ系電
極を全面に蒸着後、リソグラフィーによりエミッタ，ベ
ース及びコレクタ部にだけＡｌ系電極１５を残す。この
結果、図７の断面図を有する半導体装置を作製できる。
属電極のためにシリコン酸化膜２２を開孔し、Ａｌ系電
極を全面に蒸着後、リソグラフィーによりエミッタ，ベ
ース及びコレクタ部にだけＡｌ系電極１５を残す。この
結果、図７の断面図を有する半導体装置を作製できる。
【００３０】次に本発明の第３の実施例を第図１２に示
す。真性ベースと外部ベースとは第１の実施例と同様に
形成されている。更に本実施例ではベース抵抗を低減さ
せるためにベース電極用多結晶シリコンがＴｉＳｉ2 膜
４１と多結晶シリコン１０との２層構造となっている。
多結晶シリコン上にＴｉをスパッタ後熱処理して上述の
２層構造を形成する。ＴｉＳｉ2 膜約１０００オングス
トローム／多結晶シリコン約１５００オングストローム
の時シート抵抗ρs ＝２〜３Ω／□となり、多結晶シリ
コン約２５００オングストロームのシート抵抗ρs ＝８
〜９Ω／□に比べ、かなり低抵抗化している。
す。真性ベースと外部ベースとは第１の実施例と同様に
形成されている。更に本実施例ではベース抵抗を低減さ
せるためにベース電極用多結晶シリコンがＴｉＳｉ2 膜
４１と多結晶シリコン１０との２層構造となっている。
多結晶シリコン上にＴｉをスパッタ後熱処理して上述の
２層構造を形成する。ＴｉＳｉ2 膜約１０００オングス
トローム／多結晶シリコン約１５００オングストローム
の時シート抵抗ρs ＝２〜３Ω／□となり、多結晶シリ
コン約２５００オングストロームのシート抵抗ρs ＝８
〜９Ω／□に比べ、かなり低抵抗化している。
【００３１】図１３，図１４には選択的にエピタキシャ
ル成長させた真性ベース２４と選択的に堆積させた多結
晶外部ベース層２５との膜の接続の仕方についての２通
りの場合を示している。真性ベース層２４と多結晶外部
ベース層２５は、各々ＳｉＧｅ合金層及びＳｉ層との２
層構造となっているので両者の接続は２通り考えられ
る。
ル成長させた真性ベース２４と選択的に堆積させた多結
晶外部ベース層２５との膜の接続の仕方についての２通
りの場合を示している。真性ベース層２４と多結晶外部
ベース層２５は、各々ＳｉＧｅ合金層及びＳｉ層との２
層構造となっているので両者の接続は２通り考えられ
る。
【００３２】すなわち図１３に示す様にｐ型ＳｉＧｅ単
結晶混晶２０１，ｐ型Ｓｉ単結晶２０２となった状態で
ｐ型Ｓｉ多結晶２０３，ｐ型ＳｉＧｅ多結晶２０４をへ
てベース電極用多結晶シリコン１６へとつながってい
る。これに対し第４の実施例を図１４に示す。この実施
例ではベース電極用多結晶シリコン１６のひさし状構造
となっているところではｐ型ＳｉＧｅ単結晶混晶２０１
がｐ型ＳｉＧｅ多結晶２０４を介してベース電極用多結
晶シリコン１６へとつながった構造となっている。
結晶混晶２０１，ｐ型Ｓｉ単結晶２０２となった状態で
ｐ型Ｓｉ多結晶２０３，ｐ型ＳｉＧｅ多結晶２０４をへ
てベース電極用多結晶シリコン１６へとつながってい
る。これに対し第４の実施例を図１４に示す。この実施
例ではベース電極用多結晶シリコン１６のひさし状構造
となっているところではｐ型ＳｉＧｅ単結晶混晶２０１
がｐ型ＳｉＧｅ多結晶２０４を介してベース電極用多結
晶シリコン１６へとつながった構造となっている。
【００３３】図１５は、本発明の第５の実施例を示す。
この発明ではエミッタ単結晶シリコン２６を形成する方
法としてエミッタ電極用多結晶シリコンを用いて、そこ
からヒ素を拡散させて形成している。なお、本実施例の
図はエミッタ電極用ポリシリコンを選択的に堆積させた
構造を採用しているが、通常のブランケット成長して、
ＰＲによってパターニングしてもよい。
この発明ではエミッタ単結晶シリコン２６を形成する方
法としてエミッタ電極用多結晶シリコンを用いて、そこ
からヒ素を拡散させて形成している。なお、本実施例の
図はエミッタ電極用ポリシリコンを選択的に堆積させた
構造を採用しているが、通常のブランケット成長して、
ＰＲによってパターニングしてもよい。
【００３４】図１６は本発明の第６の実施例であり、ベ
ース電極用多結晶シリコン１６とｎ- 型シリコンエピタ
キシャル層３との間の絶縁膜が下からシリコン酸化膜３
１，シリコン窒化膜１６，シリコン酸化膜３２の３層構
造となっている。この構造を採用すれば、ベースをエピ
タキシャル成長する前のひさし構造を形成する際シリコ
ン窒化膜１６を熱リン酸によってサイドエッチした時、
ベース電極用多結晶シリコン１６，ｎ- 型エピタキシャ
ル層３は各々シリコン酸化膜３２，及び３１によって保
護されているので、ベースとして成長させる選択エピ層
の質低下を招くことがない。
ース電極用多結晶シリコン１６とｎ- 型シリコンエピタ
キシャル層３との間の絶縁膜が下からシリコン酸化膜３
１，シリコン窒化膜１６，シリコン酸化膜３２の３層構
造となっている。この構造を採用すれば、ベースをエピ
タキシャル成長する前のひさし構造を形成する際シリコ
ン窒化膜１６を熱リン酸によってサイドエッチした時、
ベース電極用多結晶シリコン１６，ｎ- 型エピタキシャ
ル層３は各々シリコン酸化膜３２，及び３１によって保
護されているので、ベースとして成長させる選択エピ層
の質低下を招くことがない。
【００３５】第７の実施例を図１７に示す。今までの実
施例ではベース成長後にベースとエミッタの分離用とし
て形成する側壁はシリコン酸化膜２３一層であったがこ
れをシリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層膜としてやれば側壁形成のエッチバックの際、中
間層のシリコン窒化膜によって終点検出すれば、ベース
が損傷をうけることがない。
施例ではベース成長後にベースとエミッタの分離用とし
て形成する側壁はシリコン酸化膜２３一層であったがこ
れをシリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層膜としてやれば側壁形成のエッチバックの際、中
間層のシリコン窒化膜によって終点検出すれば、ベース
が損傷をうけることがない。
【００３６】
【発明の効果】以上説明したように本発明は、ベースと
して形成されるＳｉＧｅエピタキシャル層に関し、エミ
ッタ側はｐ- 型Ｓｉ層を有することにより高濃度のエミ
ッタと高濃度のベースとが直接に接合を形成することが
ないのでトンネル電流の増大を抑えることができ、又ｐ
−ｎ接合がＳｉ内にできるのでＶf のバラツキがなく、
またコレクタ側のベースとしてｐ-型ＳｉＧｅ層を有す
ることにより中性ベースであるｐ+ 型ＳｉＧｅ中から熱
処理によってボロンが拡散してもヘテロ接合の位置より
もｐ−ｎ接合の位置がエミッタ側に近い位置にできる。
したがってコレクタ側にｐ+ −ＳｉＧｅ／ｐ- −Ｓｉ／
ｎ- −ｓｉの様になることはなく伝導帯に電子の流れを
阻害する障壁ができない。
して形成されるＳｉＧｅエピタキシャル層に関し、エミ
ッタ側はｐ- 型Ｓｉ層を有することにより高濃度のエミ
ッタと高濃度のベースとが直接に接合を形成することが
ないのでトンネル電流の増大を抑えることができ、又ｐ
−ｎ接合がＳｉ内にできるのでＶf のバラツキがなく、
またコレクタ側のベースとしてｐ-型ＳｉＧｅ層を有す
ることにより中性ベースであるｐ+ 型ＳｉＧｅ中から熱
処理によってボロンが拡散してもヘテロ接合の位置より
もｐ−ｎ接合の位置がエミッタ側に近い位置にできる。
したがってコレクタ側にｐ+ −ＳｉＧｅ／ｐ- −Ｓｉ／
ｎ- −ｓｉの様になることはなく伝導帯に電子の流れを
阻害する障壁ができない。
【図１】本発明の半導体装置の一実施例の縦断面図であ
る。
る。
【図２】本発明の半導体装置のエミッタ押込みの熱処理
前のエミッタ断面における深さ方向不純物分布図であ
る。
前のエミッタ断面における深さ方向不純物分布図であ
る。
【図３】本発明の半導体装置のエミッタ押込みの熱処理
後のエミッタ断面における深さ方向不純物分布図であ
る。
後のエミッタ断面における深さ方向不純物分布図であ
る。
【図４】本発明の半導体装置の主要製作工程断面図であ
る。
る。
【図５】本発明の半導体装置の主要製作工程断面図であ
る。
る。
【図６】本発明の半導体装置の主要製作工程断面図であ
る。
る。
【図７】第２の実施例の縦断面図である。
【図８】第２の実施例の半導体装置の主要工程断面図で
ある。
ある。
【図９】第２の実施例の半導体装置の主要工程断面図で
ある。
ある。
【図１０】第２の実施例の半導体装置の主要工程断面図
である。
である。
【図１１】第２の実施例の半導体装置の主要工程断面図
である。
である。
【図１２】第３の実施例の半導体装置の断面図である。
【図１３】第４の実施例を説明するためのベース領域の
拡大図である。
拡大図である。
【図１４】第４の実施例を説明するためのベース領域の
拡大図である。
拡大図である。
【図１５】第５の実施例の断面図である。
【図１６】第６の実施例の断面図である。
【図１７】第７の実施例の断面図である。
【図１８】従来例の断面図である。
【図１９】従来例の不純物プロファイルである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/331 H01L 29/73
Claims (10)
- 【請求項１】 シリコン基板内に選択的に形成された第
一導電型を有するシリコン単結晶の第一島状領域に接し
て、第二導電型を有する第一のＳｉＧｅ単結晶混晶が設
けられ、かつこのＳｉＧｅ合金層上に、第二導電型の第
二のＳｉ層を有し、かつ、この第二のＳｉ層内に又は、
第二のＳｉ層の一部に接して第一導電型の第三のＳｉ層
を有し前記第一島状領域のＳｉ層がコレクタであり前記
第一のＳｉＧｅ合金及び前記第二のＳｉ層がベースであ
り前記第三のＳｉ層がエミッタであることを特徴とする
半導体装置。 - 【請求項２】 第１導電型の第一のＳｉ単結晶基板の表
面に設けられた第一の絶縁膜に選択的に第一の開口が形
成され、この絶縁膜上に第２の導電型の第一の多結晶Ｓ
ｉ膜が設けられ、かつこの多結晶Ｓｉ膜は前記第一の開
口の全周囲から一定の長さで開口部内へのびた水平方向
のせり出しを有し、前記第一の開口内の前記第一のＳｉ
単結晶基板表面上には、第２の導電型の第一のＳｉＧｅ
単結晶混晶を有し、該第一のＳｉＧｅ単結晶混晶上に第
２導電型であり、導電型を決める不純物濃度が、該第一
のＳｉＧｅ混晶中の導電型を決める不純物濃度よりも高
濃度である第二のＳｉＧｅ単結晶混晶を有し、かつ該第
二のＳｉＧｅ単結晶混晶上に第２導電型であり、不純物
濃度が該第二のＳｉＧｅ単結晶混晶中の不純物濃度より
低い、第二のＳｉ単結晶膜を有し、前記第一の絶縁膜上
の該第一の多結晶Ｓｉ膜のせり出しの底面から下方へ順
次第２導電型の第一のＳｉＧｅ多結晶混晶、第２導電型
の第二のＳｉ多結晶膜が設けられかつ第２導電型の第二
のＳｉ多結晶膜と第２導電型の第二のＳｉ単結晶膜とが
前記第一の絶縁膜開口段差の途中で互いに接続されてお
り前記第一の多結晶Ｓｉ膜の表面に第二の絶縁膜及び第
一の多結晶Ｓｉ膜の開口側壁に第三の絶縁膜が形成され
前記第二のＳｉ単結晶膜表面に前記第一の開口端から一
定の距離で縮小された、前記第三の絶縁膜で形成される
第二の開口を有することを特徴とする半導体装置。 - 【請求項３】 第１導電型の第一のＳｉ単結晶基板の表
面に設けられた第一の絶縁膜に選択的に第一の開口が形
成され、この絶縁膜上に第２の導電型の第一の多結晶Ｓ
ｉ膜が設けられ、かつこの多結晶Ｓｉ膜は前記第一の開
口の全周囲から一定の長さで開口部内へのびた水平方向
のせり出しを有し、前記第一の絶縁膜上の該第一の多結
晶Ｓｉ膜のせり出し底面から下方に第２導電型の第一の
ＳｉＧｅ多結晶膜が設けられ、前記第一の開口内の前記
第一のＳｉ単結晶基板表面上に第２の導電型の第一のＳ
ｉＧｅ単結晶混晶を有し更に、前記第一のＳｉＧｅ単結
晶混晶上に、第２の導電型であり、導電型を決める不純
物濃度がＳｉＧｅ単結晶混晶中の導電型を決める不純物
濃度よりも高濃度である第二のＳｉＧｅ単結晶混晶が設
けられこれら第一のＳｉＧｅ多結晶膜と、第二のＳｉＧ
ｅ単結晶混晶の領域が、前記第一の絶縁膜開口段差の途
中で互いに接続されており、更に前記第２の導電型の第
一のＳｉＧｅ多結晶膜の開口内側面に第２の導電型の第
二のＳｉ多結晶膜が形成され、かつ第２導電型の第一の
ＳｉＧｅ多結晶膜で覆われていない第二のＳｉＧｅ単結
晶混晶上に、第２の導電型の第二のＳｉ単結晶膜が形成
されており、前記第一の多結晶Ｓｉ膜の表面に第二の絶
縁膜及び開口内側壁に第三の絶縁膜が形成され、前記第
二のＳｉ単結晶膜表面に、前記第一の開口端から一定の
距離で縮小された、前記第三の絶縁膜で形成される第二
の開口を有することを特徴とする半導体装置。 - 【請求項４】 第１の導電型の第一のＳｉ単結晶基板と
第２の導電型の第一のＳｉＧｅ単結晶混晶膜との間に第
１の導電型の第三のＳｉＧｅ単結晶混晶膜を有すること
を特徴とする、請求項１，２又は３記載の半導体装置。 - 【請求項５】 第２導電型の第二のＳｉ単結晶膜の表面
上であって前記第三の絶縁膜で形成される第二の開口よ
り内側の領域に、第１の導電型の第三のＳｉ単結晶膜が
設けられ、かつ前記第１導電型の第三のＳｉ単結晶膜上
に第１の導電型の第三のＳｉ多結晶膜を有することを特
徴とする請求項２又は３記載の半導体装置。 - 【請求項６】 第２の導電型の第一の多結晶Ｓｉ膜が下
層に第２の導電型の多結晶Ｓｉ膜及び上層に高融点金属
シリサイド膜の２層から成っていることを特徴とする、
請求項２，３又は５記載の半導体装置。 - 【請求項７】 第一の絶縁膜が絶縁膜の多層膜からなる
ことを特徴とする請求項２，３，５又は６記載の半導体
装置。 - 【請求項８】 第三の絶縁膜が絶縁膜の多層膜からなる
ことを特徴とする請求項２，３，５，６又は７記載の半
導体装置。 - 【請求項９】 シリコン基板内に選択的に形成された第
一導電型を有するシリコン単結晶の島状領域と、前記島
状領域の上に形成された第二導電型の第一のＳｉＧｅ単
結晶混晶と、前記第一のＳｉＧｅ単結晶混晶上に形成さ
れ導電型を決める不純物濃度が前記第一のＳｉＧｅ単結
晶混晶より高濃度である第二導電型の第二のＳｉＧｅ単
結晶混晶と、前記第二のＳｉＧｅ単結晶混晶上に形成さ
れ導電型を決める不純物濃度が前記第二のＳｉＧｅ単結
晶混晶より低濃度である第二導電型の第二のＳｉ単結晶
層と、前記第二のＳｉ単結晶層上に形成された第一導電
型の第三のＳｉ単結晶層とを備え、前記島状領域のシリ
コン単結晶層がコレクタであり、前記第一及び第二のＳ
ｉＧｅ単結晶混晶及び第二のＳｉ単結晶層がベースであ
り、前記第三のＳｉ単結晶層がエミッタであるバイボー
ラトランジスタを有することを特徴とする半導体装置。 - 【請求項１０】 前記第一及び第二のＳｉＧｅ単結晶混
晶及び第二のＳｉ単結晶層をエピタキシャル成長により
形成することを特徴とする請求項９記載の半導体装置の
製造方法。
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