JP2850669B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に自己整合型のバイポーラトランジスタに関する。
に自己整合型のバイポーラトランジスタに関する。
【０００２】
【従来の技術】高周波特性を向上させかつ十分な耐圧を
確保する為に、バイポーラトランジスタのベースの薄層
化が必要である。ベースをイオン注入法で形成した場
合、チャネリングの問題、低エネルギー化によるばらつ
きの問題、注入ダメージの問題などがあり、ベースの極
薄化は限界がある。
確保する為に、バイポーラトランジスタのベースの薄層
化が必要である。ベースをイオン注入法で形成した場
合、チャネリングの問題、低エネルギー化によるばらつ
きの問題、注入ダメージの問題などがあり、ベースの極
薄化は限界がある。
【０００３】最近の学会では従来のイオン注入を用いた
ベース構造にる代るものとして、エピタキシャル法を用
いて形成されたベース層を有する自己整合型バイポーラ
トランジスタが発表されている。エピタキシャル法を用
いると、厚さおよび不純物濃度を精度よくコントロール
できるため極めて薄く、適切な濃度のベース層を形成す
ることができる。
ベース構造にる代るものとして、エピタキシャル法を用
いて形成されたベース層を有する自己整合型バイポーラ
トランジスタが発表されている。エピタキシャル法を用
いると、厚さおよび不純物濃度を精度よくコントロール
できるため極めて薄く、適切な濃度のベース層を形成す
ることができる。
【０００４】その一例としてＩＥＤＭ９０，ｐｐ６０３
−６０６に示されたベース構造を有するバイポーラトラ
ンジスタを図１１に示す。Ｐ- 型シリコン基板１，Ｎ+
型埋込層２上にＮ- 型エピタキシャル層３及びフィール
ド絶縁膜４を有する。Ｎ+ 型埋込層２はＮ+ 型コレクタ
電極引き出し層５で基板表面に引き出される。Ｐ+ 型ベ
ース電極用多結晶シリコン層７の中央部に開口された領
域のＮ- 型エピタキシャル層３上に低温エピタキシャル
法を用いて形成されたＰ型のエピタキシャルベース層１
２を有し、またＰ+ 型ベース電極用多結晶シリコン層７
の開口部側壁にはＰ型エピタキシャルベース層１２の成
長時に同時に成長されたＰ型多結晶シリコン層１３を有
する。Ｎ+ 型エミッタ電極用多結晶シリコン層１６は絶
縁膜８及びサイドウォール絶縁膜１５によりＰ+ 型ベー
ス電極用多結晶シリコン層７と絶縁されている。Ｎ+ 型
エミッタ電極用多結晶シリコン層１６からの不純物拡散
によりＮ+ 型エミッタ層１７がＰ型エピタキシャルベー
ス層１２の表面に形成されている。この構造ではＰ+ 型
ベース電極用多結晶シリコン層７の中央部を開口する際
にドライエッチングによりシリコン基板上がエッチング
されてへこんだり、ダメージが入るという問題がある。
−６０６に示されたベース構造を有するバイポーラトラ
ンジスタを図１１に示す。Ｐ- 型シリコン基板１，Ｎ+
型埋込層２上にＮ- 型エピタキシャル層３及びフィール
ド絶縁膜４を有する。Ｎ+ 型埋込層２はＮ+ 型コレクタ
電極引き出し層５で基板表面に引き出される。Ｐ+ 型ベ
ース電極用多結晶シリコン層７の中央部に開口された領
域のＮ- 型エピタキシャル層３上に低温エピタキシャル
法を用いて形成されたＰ型のエピタキシャルベース層１
２を有し、またＰ+ 型ベース電極用多結晶シリコン層７
の開口部側壁にはＰ型エピタキシャルベース層１２の成
長時に同時に成長されたＰ型多結晶シリコン層１３を有
する。Ｎ+ 型エミッタ電極用多結晶シリコン層１６は絶
縁膜８及びサイドウォール絶縁膜１５によりＰ+ 型ベー
ス電極用多結晶シリコン層７と絶縁されている。Ｎ+ 型
エミッタ電極用多結晶シリコン層１６からの不純物拡散
によりＮ+ 型エミッタ層１７がＰ型エピタキシャルベー
ス層１２の表面に形成されている。この構造ではＰ+ 型
ベース電極用多結晶シリコン層７の中央部を開口する際
にドライエッチングによりシリコン基板上がエッチング
されてへこんだり、ダメージが入るという問題がある。
【０００５】またＰ型ベース電極用多結晶シリコン層７
の開口部側壁に形成されるＰ型多結晶シリコン層１３の
角の部分のサイドウォール絶縁膜１５の厚さが薄くなる
ため、エミッタ・ベース電極間がショートする可能性が
大きく、トランジスタ歩留りの低下をまねく。
の開口部側壁に形成されるＰ型多結晶シリコン層１３の
角の部分のサイドウォール絶縁膜１５の厚さが薄くなる
ため、エミッタ・ベース電極間がショートする可能性が
大きく、トランジスタ歩留りの低下をまねく。
【０００６】また、ベース層を選択的にエピタキシャル
成長させて形成した構造を有する自己整合型バイポーラ
トランジスタの一例としてＩＥＤＭ９０，ｐｐ６０７−
６１０に示された構造を図１２に示す。Ｐ- 型シリコン
基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層３
及びフィールド絶縁膜４を有する。Ｎ+ 型埋込層２はＮ
+ 型コレクタ電極引き出し層５で基板表面に引き出され
る。絶縁膜６の上にはＰ+ 型ベース電極用多結晶シリコ
ン層７があり、Ｐ+ 型ベース電極用多結晶シリコン層７
の中央に位置する開口部のＮ- 型エピタキシャル層上に
選択的に成長したＰ型エピタキシャル薄膜からなるベー
ス層１２を有し、このベース層１２は同時に成長したＰ
型多結晶シリコン層１３を介してＰ+ 型ベース電極用多
結晶シリコン層７と接続している。Ｎ+ 型エミッタ電極
用多結晶シリコン層１６は絶縁膜８およびＰ+ 型ベース
電極用多結晶シリコン層７の開口部側壁に形成されたサ
イドウォール絶縁膜２１及び２２によりＰ+ 型ベース電
極用多結晶シリコン層７と絶縁されている。Ｎ+ 型エミ
ッタ電極用多結晶シリコン層１６からの不純物の拡散に
よりＰ型エピタキシャル薄膜からなるベース層１２の表
面にＮ+ 型エミッタ層１７が形成されている。この構造
では、Ｐ+ 型ベース電極用多結晶シリコン層７の中央部
を開口する際に、基板との間に絶縁膜（例えばシリコン
酸化膜）が存在しているため、先の従来例の様に基板を
掘ったり、基板にダメージが入る心配はない。
成長させて形成した構造を有する自己整合型バイポーラ
トランジスタの一例としてＩＥＤＭ９０，ｐｐ６０７−
６１０に示された構造を図１２に示す。Ｐ- 型シリコン
基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層３
及びフィールド絶縁膜４を有する。Ｎ+ 型埋込層２はＮ
+ 型コレクタ電極引き出し層５で基板表面に引き出され
る。絶縁膜６の上にはＰ+ 型ベース電極用多結晶シリコ
ン層７があり、Ｐ+ 型ベース電極用多結晶シリコン層７
の中央に位置する開口部のＮ- 型エピタキシャル層上に
選択的に成長したＰ型エピタキシャル薄膜からなるベー
ス層１２を有し、このベース層１２は同時に成長したＰ
型多結晶シリコン層１３を介してＰ+ 型ベース電極用多
結晶シリコン層７と接続している。Ｎ+ 型エミッタ電極
用多結晶シリコン層１６は絶縁膜８およびＰ+ 型ベース
電極用多結晶シリコン層７の開口部側壁に形成されたサ
イドウォール絶縁膜２１及び２２によりＰ+ 型ベース電
極用多結晶シリコン層７と絶縁されている。Ｎ+ 型エミ
ッタ電極用多結晶シリコン層１６からの不純物の拡散に
よりＰ型エピタキシャル薄膜からなるベース層１２の表
面にＮ+ 型エミッタ層１７が形成されている。この構造
では、Ｐ+ 型ベース電極用多結晶シリコン層７の中央部
を開口する際に、基板との間に絶縁膜（例えばシリコン
酸化膜）が存在しているため、先の従来例の様に基板を
掘ったり、基板にダメージが入る心配はない。
【０００７】しかしながら、Ｐ型エピタキシャル薄膜か
らなるベース層１２とＰ+ 型ベース電極用多結晶シリコ
ン層１３との接触面が小さく、Ｐ型エピタキシャル薄膜
の成長時に、Ｐ型多結晶シリコン層１３が十分に成長し
ない場合、ベース抵抗が増大するという問題点がある。
またＰ+ 型ベース電極用多結晶シリコン層７から不純物
を拡散させＰ型多結晶シリコン層１３を高濃度化してベ
ース抵抗を下げる必要があるが、このときにかかる熱処
理により、Ｐ型エピタキシャルベース層のプロファイル
が変化してしまうという問題を生ずる。
らなるベース層１２とＰ+ 型ベース電極用多結晶シリコ
ン層１３との接触面が小さく、Ｐ型エピタキシャル薄膜
の成長時に、Ｐ型多結晶シリコン層１３が十分に成長し
ない場合、ベース抵抗が増大するという問題点がある。
またＰ+ 型ベース電極用多結晶シリコン層７から不純物
を拡散させＰ型多結晶シリコン層１３を高濃度化してベ
ース抵抗を下げる必要があるが、このときにかかる熱処
理により、Ｐ型エピタキシャルベース層のプロファイル
が変化してしまうという問題を生ずる。
【０００８】
【発明が解決しようとする課題】以上述べた様にベース
層をエピタキシャル成長で形成した従来技術の自己整合
型バイポーラトランジスタでは、エミッタ・ベース間シ
ョートによる歩留りの低下や、ベース抵抗の増大という
問題点があった。
層をエピタキシャル成長で形成した従来技術の自己整合
型バイポーラトランジスタでは、エミッタ・ベース間シ
ョートによる歩留りの低下や、ベース抵抗の増大という
問題点があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
Ｎ- 型エピタキシャル層からなるコレクタ領域表面に設
けられた絶縁膜の中央部に形成された第１の開口と、第
１の開口内のコレクタ領域上に形成されたＰ型シリコン
エピタキシャル薄膜からなる真性ベース層と、前記絶縁
膜上に設けられ、かつ前記第１の開口の内側に一定の長
さ突き出た第２の開口をもつベース電極用多結晶シリコ
ン層とを有し、第１の開口に対して突き出たベース電極
用多結晶シリコンのひさしの下の領域及び第２の開口の
側壁の領域に成長したＰ型多結晶シリコン層が、前記真
性ベース層とベース電極用多結晶シリコンをつなぐ構造
とを備えている。
Ｎ- 型エピタキシャル層からなるコレクタ領域表面に設
けられた絶縁膜の中央部に形成された第１の開口と、第
１の開口内のコレクタ領域上に形成されたＰ型シリコン
エピタキシャル薄膜からなる真性ベース層と、前記絶縁
膜上に設けられ、かつ前記第１の開口の内側に一定の長
さ突き出た第２の開口をもつベース電極用多結晶シリコ
ン層とを有し、第１の開口に対して突き出たベース電極
用多結晶シリコンのひさしの下の領域及び第２の開口の
側壁の領域に成長したＰ型多結晶シリコン層が、前記真
性ベース層とベース電極用多結晶シリコンをつなぐ構造
とを備えている。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例の半導体装置
を示す断面図である。約１Ω・ｃｍのＰ- 型シリコン基
板１にＡｓをイオン注入して形成したＮ+ 型埋込層２を
有し、濃度５×１０15〜１×１０16ｃｍ-3，厚さ１．０
〜１．８μｍのＮ+ 型エピタキシャル層３さらに素子分
離の為のフィールド絶縁膜４，Ｎ+ 型コレクタ電極引き
出し層５，第１の絶縁膜６を有する。
を示す断面図である。約１Ω・ｃｍのＰ- 型シリコン基
板１にＡｓをイオン注入して形成したＮ+ 型埋込層２を
有し、濃度５×１０15〜１×１０16ｃｍ-3，厚さ１．０
〜１．８μｍのＮ+ 型エピタキシャル層３さらに素子分
離の為のフィールド絶縁膜４，Ｎ+ 型コレクタ電極引き
出し層５，第１の絶縁膜６を有する。
【００１２】膜厚が４０〜１４０ｎｍ（ナノメータ）の
第１の絶縁膜６に形成された第１の開口内のＮ- 型エピ
タキシャル層３上に、濃度１×１０18〜２×１０19ｃｍ
-3，膜厚２０〜７０ｎｍのＰ型エピタキシャル薄膜から
なる真性ベース層１２を有する。第１の絶縁膜６上に形
成されたベース電極用多結晶シリコン層７は、第１の絶
縁膜６に形成された開口の内側に一定の長さ突き出た第
２の開口を有する形状となっており、さらにこのベース
電極用多結晶シリコン層７上には、ベース電極用多結晶
シリコン層に形成された開口の内側に一定の長さ突き出
た第３の開口を有する第２の絶縁膜８が形成されてい
る。ベース電極用多結晶シリコン層７のひさしの部分及
び側壁部分にＰ型の多結晶シリコン層１３が形成されて
おり、真性ベース１２とベース電極用多結晶シリコン層
７をつないでいる。ここで側壁部分に形成された多結晶
シリコン層１３の膜厚により、第２の絶縁膜８の第３の
開口部側壁とベース電極用多結晶シリコンの第２の開口
部内この多結晶シリコン層１３の内側の側壁とはほぼ一
致しその大きさはほぼ同じとなる。ベース電極用多結晶
シリコン層７と絶縁膜８の外周部には第１のサイドウォ
ール絶縁膜１０が形成され、また絶縁膜８及び多結晶シ
リコン層１３の側壁部には第２のサイドウォール絶縁膜
１５が形成されている。そしてＮ+ 型エミッタ電極用多
結晶シリコン層１６からの不純物拡散により形成された
Ｎ+ 型エミッタ１７を有する構造となっている。次に図
１に示した第１の実施例の半導体装置の製作工程断面図
を図２，図３，図４に示す。
第１の絶縁膜６に形成された第１の開口内のＮ- 型エピ
タキシャル層３上に、濃度１×１０18〜２×１０19ｃｍ
-3，膜厚２０〜７０ｎｍのＰ型エピタキシャル薄膜から
なる真性ベース層１２を有する。第１の絶縁膜６上に形
成されたベース電極用多結晶シリコン層７は、第１の絶
縁膜６に形成された開口の内側に一定の長さ突き出た第
２の開口を有する形状となっており、さらにこのベース
電極用多結晶シリコン層７上には、ベース電極用多結晶
シリコン層に形成された開口の内側に一定の長さ突き出
た第３の開口を有する第２の絶縁膜８が形成されてい
る。ベース電極用多結晶シリコン層７のひさしの部分及
び側壁部分にＰ型の多結晶シリコン層１３が形成されて
おり、真性ベース１２とベース電極用多結晶シリコン層
７をつないでいる。ここで側壁部分に形成された多結晶
シリコン層１３の膜厚により、第２の絶縁膜８の第３の
開口部側壁とベース電極用多結晶シリコンの第２の開口
部内この多結晶シリコン層１３の内側の側壁とはほぼ一
致しその大きさはほぼ同じとなる。ベース電極用多結晶
シリコン層７と絶縁膜８の外周部には第１のサイドウォ
ール絶縁膜１０が形成され、また絶縁膜８及び多結晶シ
リコン層１３の側壁部には第２のサイドウォール絶縁膜
１５が形成されている。そしてＮ+ 型エミッタ電極用多
結晶シリコン層１６からの不純物拡散により形成された
Ｎ+ 型エミッタ１７を有する構造となっている。次に図
１に示した第１の実施例の半導体装置の製作工程断面図
を図２，図３，図４に示す。
【００１３】Ｎ- 型エピタキシャル層３を成長し、フィ
ールド絶縁膜４を形成し、Ｎ+ 型コレクタ電極引き出し
領域５を形成し、全面に膜厚約１００ｎｍの第１の絶縁
層６を形成する（図２（ａ））。次にＰ+ 型多結晶シリ
コン層及び絶縁膜を成長し、フォトリソグラフィ工程及
びエッチング工程を行って、Ｐ+ 型ベース電極用多結晶
シリコン層７及び第２の絶縁膜８を形成する。その後全
面に絶縁膜９を成長する（図２（ｂ））。
ールド絶縁膜４を形成し、Ｎ+ 型コレクタ電極引き出し
領域５を形成し、全面に膜厚約１００ｎｍの第１の絶縁
層６を形成する（図２（ａ））。次にＰ+ 型多結晶シリ
コン層及び絶縁膜を成長し、フォトリソグラフィ工程及
びエッチング工程を行って、Ｐ+ 型ベース電極用多結晶
シリコン層７及び第２の絶縁膜８を形成する。その後全
面に絶縁膜９を成長する（図２（ｂ））。
【００１４】次に絶縁膜９を異方性ドライエッチングに
よりエッチバックし、第１のサイドウォール絶縁膜１０
を形成する（図２（ｃ））。次に、フォトリソグラフィ
工程及びエッチング工程を行って第２の絶縁膜８を開口
後、やや等方性をもった異方性ドライエッチングを行っ
てＰ+ 型ベース電極用ポリシリコン層７を開口する。こ
のとき第１の絶縁膜６はエッチングのストッパーとして
働き、開口直下のＮ-型エピタキシャル層表面をエッチ
ングしたり、ダメージを与えたりすることはない。ま
た、Ｐ+ 型ベース電極用ポリシリコン層７を異方性のド
ライエッチングを行って開口した後に等方性のウェット
エッチングを行ってもよい。この様にして、Ｐ+ 型ベー
ス電極用ポリシリコン層７に第２の開口部を１１′を第
２の絶縁膜８の第１の開口部１１よりも０．０５〜０．
０５μｍ後退した形状（大きい形状）に加工する（図３
（ａ））。次に等方性のエッチングを行って開口部の第
１の絶縁膜の一部または全部を除き、第３の開口部１
１″を形成する。このときに、Ｐ+ 型ベース電極用ポリ
シリコン７の下部には高さ約１００ｎｍ、奥行０．１〜
０．３μｍのくぼみが形成される（図３（ｂ））。
よりエッチバックし、第１のサイドウォール絶縁膜１０
を形成する（図２（ｃ））。次に、フォトリソグラフィ
工程及びエッチング工程を行って第２の絶縁膜８を開口
後、やや等方性をもった異方性ドライエッチングを行っ
てＰ+ 型ベース電極用ポリシリコン層７を開口する。こ
のとき第１の絶縁膜６はエッチングのストッパーとして
働き、開口直下のＮ-型エピタキシャル層表面をエッチ
ングしたり、ダメージを与えたりすることはない。ま
た、Ｐ+ 型ベース電極用ポリシリコン層７を異方性のド
ライエッチングを行って開口した後に等方性のウェット
エッチングを行ってもよい。この様にして、Ｐ+ 型ベー
ス電極用ポリシリコン層７に第２の開口部を１１′を第
２の絶縁膜８の第１の開口部１１よりも０．０５〜０．
０５μｍ後退した形状（大きい形状）に加工する（図３
（ａ））。次に等方性のエッチングを行って開口部の第
１の絶縁膜の一部または全部を除き、第３の開口部１
１″を形成する。このときに、Ｐ+ 型ベース電極用ポリ
シリコン７の下部には高さ約１００ｎｍ、奥行０．１〜
０．３μｍのくぼみが形成される（図３（ｂ））。
【００１５】次に分子線エピタキシャル法（以下ＭＢＥ
と記す）で真性ベース１２となるＰ型シリコンエピタキ
シャル薄膜を成長する。このとき絶縁膜で被覆されてい
ない領域すなわち単結晶シリコン、又は多結晶シリコン
が表面に露出している領域のみに選択的に結晶成長する
条件とすれば、第１の絶縁膜の開口部のＮ- 型エピタキ
シャル層３上に真性ベース１２となるＰ型シリコンエピ
タキシャル薄膜１２が成長し、またベース電極用多結晶
シリコ層８のひさしの下部及び開口部側壁にはＰ型多結
晶シリコン層１３が成長する。ＭＢＥによる単結晶シリ
コンと多結晶シリコンがほぼ同じ成長速度をもつ条件で
あれば、５０ｎｍ膜厚のシリコンエピタキシャル薄膜、
５０ｎｍ膜厚の多結晶シリコン層が成長することとな
り、Ｐ+ 型ベース電極用多結晶シリコン層７と真性ベー
ス層１２がＰ型多結晶シリコン１３により接続されるこ
ととなる（図３（ｃ））。
と記す）で真性ベース１２となるＰ型シリコンエピタキ
シャル薄膜を成長する。このとき絶縁膜で被覆されてい
ない領域すなわち単結晶シリコン、又は多結晶シリコン
が表面に露出している領域のみに選択的に結晶成長する
条件とすれば、第１の絶縁膜の開口部のＮ- 型エピタキ
シャル層３上に真性ベース１２となるＰ型シリコンエピ
タキシャル薄膜１２が成長し、またベース電極用多結晶
シリコ層８のひさしの下部及び開口部側壁にはＰ型多結
晶シリコン層１３が成長する。ＭＢＥによる単結晶シリ
コンと多結晶シリコンがほぼ同じ成長速度をもつ条件で
あれば、５０ｎｍ膜厚のシリコンエピタキシャル薄膜、
５０ｎｍ膜厚の多結晶シリコン層が成長することとな
り、Ｐ+ 型ベース電極用多結晶シリコン層７と真性ベー
ス層１２がＰ型多結晶シリコン１３により接続されるこ
ととなる（図３（ｃ））。
【００１６】次に全面に絶縁膜１４を成長し（図４
（ａ））、その後異方性ドライエッチングを行ってエッ
チバックし、開口部側壁に第２のサイドウォール絶縁層
１５を形成する（図４（ｂ））。次にＮ+ 型多結晶シリ
コン層を成長後、フォトリソグラフィ工程及びエッチン
グを行ってＮ+ 型エミッタ電極用多結晶シリコン層１６
を形成し、８５０℃〜９００℃のランプアニールを１０
〜３０秒間行ってエミッタ電極用多結晶シリコン層１６
からのＮ型不純物拡散によりＮ+ 型エミッタ領域１７を
形成する（図４（ｃ））。
（ａ））、その後異方性ドライエッチングを行ってエッ
チバックし、開口部側壁に第２のサイドウォール絶縁層
１５を形成する（図４（ｂ））。次にＮ+ 型多結晶シリ
コン層を成長後、フォトリソグラフィ工程及びエッチン
グを行ってＮ+ 型エミッタ電極用多結晶シリコン層１６
を形成し、８５０℃〜９００℃のランプアニールを１０
〜３０秒間行ってエミッタ電極用多結晶シリコン層１６
からのＮ型不純物拡散によりＮ+ 型エミッタ領域１７を
形成する（図４（ｃ））。
【００１７】次に本発明の第２の実施例を図５に示す。
本実施例は、第１の実施例のＰ+ 型ベース電極用多結晶
シリコン層７を開口後、第１の絶縁膜６をすべて取り除
いた場合の構造となる。この構造では、真性ベース領域
１２がフィールド絶縁膜４で区画され定められており、
トランジスタサイズの縮小に有利である。尚、図５にお
いて図１〜図４と同じもしくは類似の機能の個所は同じ
符号で示してある。
本実施例は、第１の実施例のＰ+ 型ベース電極用多結晶
シリコン層７を開口後、第１の絶縁膜６をすべて取り除
いた場合の構造となる。この構造では、真性ベース領域
１２がフィールド絶縁膜４で区画され定められており、
トランジスタサイズの縮小に有利である。尚、図５にお
いて図１〜図４と同じもしくは類似の機能の個所は同じ
符号で示してある。
【００１８】次に本発明の第３の実施例を図６に示す。
本実施例は第１の実施例のＰ+ 型ベース電極用多結晶シ
リコン層７の一部領域がＮ- 型エピタキシャル層３に接
し、Ｐ+ 型ベース電極用多結晶シリコン層７からの不純
物拡散によりＰ+ 型外部ベース領域２０を有する構造と
なっている。
本実施例は第１の実施例のＰ+ 型ベース電極用多結晶シ
リコン層７の一部領域がＮ- 型エピタキシャル層３に接
し、Ｐ+ 型ベース電極用多結晶シリコン層７からの不純
物拡散によりＰ+ 型外部ベース領域２０を有する構造と
なっている。
【００１９】次に、第３の実施例の製作工程断面図を図
７〜図８に示す。第１の実施例の図２（ａ）の製作工程
と同様に、第１の絶縁膜６を成長後フォトリソグラフィ
工程及びエッチング工程を行ってコレクタ領域上の第１
の絶縁層６を選択的にパターニングする（図７
（ａ））。次に第１の実施例の図２（ｂ）の製作工程と
同様に、Ｐ+ 型ベース電極用多結晶シリコン層７および
第２の絶縁膜８を形成する（図７（ｂ）。次に、第１の
実施例の図２（ｃ）の製作工程と同様に、第１のサイド
ウォール絶縁膜１０を形成する（図７（ｃ））。次に熱
処理例えば９００℃、２０分の熱処理を行ってＰ+ 型ベ
ース電極用多結晶シリコン層７からの不純物拡散により
Ｐ+ 型外部ベース層２０を形成する。その後、第１の実
施例の図３（ａ）の製作工程と同様に、第１の開口１１
及び第２の開口１１′を形成する（図８（ａ））。次
に、第１の実施例の図４（ｂ）の製作工程と同様に、第
３の開口１１″を形成する（図８（ｂ））。次に第１の
実施例の図３（ｃ）〜図４（ｃ）の製作工程と同様の工
程を行うことにより、第３の実施例の半導体装置が形成
される（図８（ｃ））。尚、図６〜図８において、図１
〜図４と同じもしくは類似の機能の個所は同じ符号で示
してある。
７〜図８に示す。第１の実施例の図２（ａ）の製作工程
と同様に、第１の絶縁膜６を成長後フォトリソグラフィ
工程及びエッチング工程を行ってコレクタ領域上の第１
の絶縁層６を選択的にパターニングする（図７
（ａ））。次に第１の実施例の図２（ｂ）の製作工程と
同様に、Ｐ+ 型ベース電極用多結晶シリコン層７および
第２の絶縁膜８を形成する（図７（ｂ）。次に、第１の
実施例の図２（ｃ）の製作工程と同様に、第１のサイド
ウォール絶縁膜１０を形成する（図７（ｃ））。次に熱
処理例えば９００℃、２０分の熱処理を行ってＰ+ 型ベ
ース電極用多結晶シリコン層７からの不純物拡散により
Ｐ+ 型外部ベース層２０を形成する。その後、第１の実
施例の図３（ａ）の製作工程と同様に、第１の開口１１
及び第２の開口１１′を形成する（図８（ａ））。次
に、第１の実施例の図４（ｂ）の製作工程と同様に、第
３の開口１１″を形成する（図８（ｂ））。次に第１の
実施例の図３（ｃ）〜図４（ｃ）の製作工程と同様の工
程を行うことにより、第３の実施例の半導体装置が形成
される（図８（ｃ））。尚、図６〜図８において、図１
〜図４と同じもしくは類似の機能の個所は同じ符号で示
してある。
【００２０】次に本発明の第４の実施例について図９を
用いて説明する。図９において図１〜図４と同一もしく
は類似の機能の個所は同じ符号で示してある。第４の実
施例は第１の実施例の真性ベース層１２がシリコン単結
晶薄膜とシリコンゲルマニウム合金単結晶薄膜の２層薄
膜からなるシリコン−シリコンゲルマニウムベース層
（以下Ｓｉ／ＳｉＧｅベース層と記す）３０を有する構
造となっている。また、第１の実施例のＰ型多結晶シリ
コン層１３はＰ型Ｓｉ／ＳｉＧｅ多結晶層３５となる。
用いて説明する。図９において図１〜図４と同一もしく
は類似の機能の個所は同じ符号で示してある。第４の実
施例は第１の実施例の真性ベース層１２がシリコン単結
晶薄膜とシリコンゲルマニウム合金単結晶薄膜の２層薄
膜からなるシリコン−シリコンゲルマニウムベース層
（以下Ｓｉ／ＳｉＧｅベース層と記す）３０を有する構
造となっている。また、第１の実施例のＰ型多結晶シリ
コン層１３はＰ型Ｓｉ／ＳｉＧｅ多結晶層３５となる。
【００２１】図９の断面Ａ−Ａ′でのプロファイルを図
１０（ａ），（ｂ）に示す。
１０（ａ），（ｂ）に示す。
【００２２】図１０（ａ）はＮ+ 型エミッタ領域１７形
成のための熱処理前のプロファイルである。Ｓｉ／Ｓｉ
Ｇｅベース層はＳｉＧｅベース層及びＳｉ層から構成さ
れており、またゲルマニウム含有率約２０％のＳｉＧｅ
ベース層は、膜厚約５ｎｍのノンドープのベース・コレ
クタ間スペーサ３３と膜厚約３０ｎｍ，Ｐ型不純物濃度
約１×１０19ｃｍ-3の領域及び膜厚約５ｎｍ，Ｐ型不純
物濃度約５×１０18ｃｍ-3のベース・エミッタ間スペー
サ３４から構成されている。ベース・エミッタ間スペー
サの上層には膜厚約２０ｎｍ，Ｐ型不純物濃度約５×１
０18ｃｍ-3のシリコン層３２が形成されている。
成のための熱処理前のプロファイルである。Ｓｉ／Ｓｉ
Ｇｅベース層はＳｉＧｅベース層及びＳｉ層から構成さ
れており、またゲルマニウム含有率約２０％のＳｉＧｅ
ベース層は、膜厚約５ｎｍのノンドープのベース・コレ
クタ間スペーサ３３と膜厚約３０ｎｍ，Ｐ型不純物濃度
約１×１０19ｃｍ-3の領域及び膜厚約５ｎｍ，Ｐ型不純
物濃度約５×１０18ｃｍ-3のベース・エミッタ間スペー
サ３４から構成されている。ベース・エミッタ間スペー
サの上層には膜厚約２０ｎｍ，Ｐ型不純物濃度約５×１
０18ｃｍ-3のシリコン層３２が形成されている。
【００２３】図１０（ｂ）はＮ+ 型エミッタ領域形成の
ための熱処理であるランプアニール８５０℃、１０秒を
行った後のプロファイルである。熱処理によりＮ+ 型エ
ミッタ電極用多結晶シリコン層からのＮ型の不純物拡散
によりシリコン層３２内にＮ+ 型エミッタ層１７が形成
され、またシリコンゲルマニウム層３１のＰ型不純物が
ベース・コレクタ間スペーサ３３及びベース・エミッタ
間スペーサ３４内に拡散する。この結果、ベース・コレ
クタ間及びベース・エミッタ間のシリコン−シリコンゲ
ルマニウム界面と、Ｐ−Ｎのジャンクションの位置が一
致したシリコン−シリコンゲルマニウムヘテロジャンク
ション構造となる。
ための熱処理であるランプアニール８５０℃、１０秒を
行った後のプロファイルである。熱処理によりＮ+ 型エ
ミッタ電極用多結晶シリコン層からのＮ型の不純物拡散
によりシリコン層３２内にＮ+ 型エミッタ層１７が形成
され、またシリコンゲルマニウム層３１のＰ型不純物が
ベース・コレクタ間スペーサ３３及びベース・エミッタ
間スペーサ３４内に拡散する。この結果、ベース・コレ
クタ間及びベース・エミッタ間のシリコン−シリコンゲ
ルマニウム界面と、Ｐ−Ｎのジャンクションの位置が一
致したシリコン−シリコンゲルマニウムヘテロジャンク
ション構造となる。
【００２４】なおこの第４の実施例を第２，第３の実施
例の構造に適用することも可能である。
例の構造に適用することも可能である。
【００２５】
【発明の効果】以上説明したように本発明は、ＭＢＥ成
長によりイオン注入では実現できないような極めて薄く
また不純物濃度を制御性よくコントロールした真性ベー
ス１２を有し、またベース電極用多結晶シリコン層７の
下部及び側壁部に真性ベースと共に成長した多結晶シリ
コン層１３により真性ベースとベース電極用多結晶シリ
コンを十分にベース抵抗が低くなるように大きな面積で
つないだ構造となっている。また、ベース電極用多結晶
シリコン層に開口する際には絶縁膜６がストッパーとな
るため、下地がエッチングされたり、ダメージが入った
りすることはない。
長によりイオン注入では実現できないような極めて薄く
また不純物濃度を制御性よくコントロールした真性ベー
ス１２を有し、またベース電極用多結晶シリコン層７の
下部及び側壁部に真性ベースと共に成長した多結晶シリ
コン層１３により真性ベースとベース電極用多結晶シリ
コンを十分にベース抵抗が低くなるように大きな面積で
つないだ構造となっている。また、ベース電極用多結晶
シリコン層に開口する際には絶縁膜６がストッパーとな
るため、下地がエッチングされたり、ダメージが入った
りすることはない。
【００２６】また、先に述べた従来技術では、Ｐ+ 型ベ
ース電極用多結晶シリコン層７の開口部側壁に形成され
るＰ型多結晶シリコン層１３の角の部分が出っ張ってい
るためサイドウォール絶縁膜１５が薄くなってエミッタ
−ベース耐圧の低下をまねくが、本発明ではＰ型多結晶
シリコン層１３の出っ張りは無く、耐圧の低下は生じな
い。以上の効果により本発明のトランジスタはベース抵
抗の低くまた歩留りのよいという効果を有する。
ース電極用多結晶シリコン層７の開口部側壁に形成され
るＰ型多結晶シリコン層１３の角の部分が出っ張ってい
るためサイドウォール絶縁膜１５が薄くなってエミッタ
−ベース耐圧の低下をまねくが、本発明ではＰ型多結晶
シリコン層１３の出っ張りは無く、耐圧の低下は生じな
い。以上の効果により本発明のトランジスタはベース抵
抗の低くまた歩留りのよいという効果を有する。
【００２７】さらに第２の実施例では、第１の実施例に
比べトランジスタ面積を小さく出来るという効果も有す
る。
比べトランジスタ面積を小さく出来るという効果も有す
る。
【００２８】また第３の実施例では、Ｐ+ 型ベース電極
用多結晶シリコン７からの不純物拡散で形成したＰ+ 型
外部ベース層２０が真性ベース１２と接した構造のた
め、ベース抵抗はより低抵抗にできる。
用多結晶シリコン７からの不純物拡散で形成したＰ+ 型
外部ベース層２０が真性ベース１２と接した構造のた
め、ベース抵抗はより低抵抗にできる。
【００２９】また第４の実施例では、エミッタ・ベース
間にＳｉ／ＳｉＧｅヘテロジャンクションを形成するこ
とにより、ベース濃度が１×１０18〜１×１０19ｃｍ-3
と高い場合でも電流増幅率ｈFEは十分に高い値（１５０
以上）を得ることができ、真性ベースの低抵抗化が可能
である。またＳｉ／ＳｉＧｅヘテロジャンクションをも
つバイポーラトランジスタは低温状態（１５０Ｋ〜７７
Ｋ）においてもｈFEは低下しないため、低温での使用も
可能である。特にＳｉＧｅ層の２つのスペーサは熱処理
によるベース不純物のベース外への拡散を防ぎヘテロジ
ャンクションとＰ−Ｎジャンクションの位置を一致させ
るのに役立っている。
間にＳｉ／ＳｉＧｅヘテロジャンクションを形成するこ
とにより、ベース濃度が１×１０18〜１×１０19ｃｍ-3
と高い場合でも電流増幅率ｈFEは十分に高い値（１５０
以上）を得ることができ、真性ベースの低抵抗化が可能
である。またＳｉ／ＳｉＧｅヘテロジャンクションをも
つバイポーラトランジスタは低温状態（１５０Ｋ〜７７
Ｋ）においてもｈFEは低下しないため、低温での使用も
可能である。特にＳｉＧｅ層の２つのスペーサは熱処理
によるベース不純物のベース外への拡散を防ぎヘテロジ
ャンクションとＰ−Ｎジャンクションの位置を一致させ
るのに役立っている。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例を製造する方法を工程順
に示した断面図である。
に示した断面図である。
【図３】図２の工程に続く工程を順に示した断面図であ
る。
る。
【図４】図３の工程に続く工程を順に示した断面図であ
る。
る。
【図５】本発明の第２の実施例を示す断面図である。
【図６】本発明の第３の実施例を示す断面図である。
【図７】本発明の第３の実施例を製造する方法を工程順
に示した断面図である。
に示した断面図である。
【図８】図７の工程に続く工程を順に示した断面図であ
る。
る。
【図９】本発明の第４の実施例を示す断面図である。
【図１０】本発明の第４の実施例の不純物プロファイル
を示す図である。
を示す図である。
【図１１】従来技術を示す断面図である。
【図１２】他の従来技術を示す断面図である。
１ Ｐ- 型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ- 型エピタキシャル層 ４ フィールド絶縁膜 ５ Ｎ+ 型コレクタ電極引き出し層 ６ 第１の絶縁膜 ７ Ｐ+ 型ベース電極用多結晶シリコン層 ８ 第２の絶縁膜 ９ 絶縁膜 １０ 第１のサイドウォール絶縁膜 １１ 第１の開口 １１′ 第２の開口 １１″ 第３の開口 １２ Ｐ型真性ベース層 １３ Ｐ型多結晶シリコン層 １４ 絶縁膜 １５ 第２のサイドウォール絶縁膜 １６ Ｎ+ 型エミッタ電極用多結晶シリコン層 １７ Ｎ+ 型エミッタ層 ２０ Ｐ+ 型外部ベース層 ２１，２２ サイドウォール絶縁膜 ３０ シリコン／シリコンゲルマニウムベース層 ３１ シリコンゲルマニウムベース層 ３２ シリコン層 ３３ ベース・コレクタ間スペーサ ３４ ベース−エミッタ間スペーサ
Claims (4)
- 【請求項１】 第１導電型のシリコンエピタキシャル層
からなるコレクタ領域表面に設けられた第１の絶縁膜に
選択的に第１の開口が形成され、前記第１の絶縁膜上に
高濃度の第２導電型の第１の多結晶シリコン層が設けら
れ、かつこの第１の多結晶シリコン層は前記第１の開口
の内側に一定の長さ突き出た第２の開口を有し、前記第
１の多結晶シリコン層上に第２の絶縁膜が設けられ、か
つこの第２の絶縁膜は前記第２の開口の内側に一定の長
さ突き出た第３の開口を有し、前記第１の開口内のコレ
クタ領域上に第２導電型のシリコンエピタキシャル薄膜
からなる真性ベース層が設けられ、前記第２の開口内の
前記第１の多結晶シリコン層が露出している側壁部及び
底面部には第２導電型の第２の多結晶シリコン層が設け
られ、前記シリコンエピタキシャル薄膜からなる真性ベ
ース層と前記第２の多結晶シリコン層が前記第１の絶縁
膜の前記第１の開口の開口段差の途中で互いに接続され
ており、前記第１の多結晶シリコン層の前記第２の開口
内側壁部に形成された前記第２の多結晶シリコン層内側
の大きさは前記第２の絶縁膜の前記第３の開口とほぼ同
じ大きさとなっており、前記第２の多結晶シリコン層の
内側と前記第３の開口との側壁に第３の絶縁膜が形成さ
れ、前記第３の絶縁膜で囲まれた第４の開口を有し、前
記第４の開口内に高濃度の第１導電型の第３の多結晶シ
リコン層を有し、この多結晶シリコン層からの不純物拡
散によって形成された高濃度の第１導電型のエミッタ層
が前記シリコンエピタキシャル薄膜からなる真性ベース
層表面に形成され、このエミッタ層と前記第２の開口に
対しエミッタ層が自己整合的な構造となっていることを
特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記第１の開口が素子分離によって決められることを特
徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、
前記シリコンエピタキシャル薄膜からなる真性ベース層
の外周部の第２導電型の前記第１の多結晶シリコン層が
前記シリコンエピタキシャル薄膜の表面に接しており、
この第１の多結晶シリコン層からの不純物拡散により形
成された第２導電型の外部ベース層を有することを特徴
とする半導体装置。 - 【請求項４】 請求項１，請求項２もしくは請求項３に
記載の半導体装置において、前記シリコンエピタキシャ
ル薄膜がＳｉＧｅ単結晶混晶とＳｉ単結晶からなる多層
構造を有し、エミッタ・ベース間及びベース・コレクタ
間がヘテロジャンクション構造を有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447192A JP2850669B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447192A JP2850669B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120235A JPH06120235A (ja) | 1994-04-28 |
| JP2850669B2 true JP2850669B2 (ja) | 1999-01-27 |
Family
ID=17403688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26447192A Expired - Fee Related JP2850669B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850669B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10326793A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-10-02 JP JP26447192A patent/JP2850669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120235A (ja) | 1994-04-28 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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