JP2663632B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2663632B2 JP2663632B2 JP1140450A JP14045089A JP2663632B2 JP 2663632 B2 JP2663632 B2 JP 2663632B2 JP 1140450 A JP1140450 A JP 1140450A JP 14045089 A JP14045089 A JP 14045089A JP 2663632 B2 JP2663632 B2 JP 2663632B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- conductivity type
- insulating film
- lead electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は高速・高密度、かつ低コストの半導体装置及
びその製造方法、特にバイポーラ型トランジスタの製造
方法に関するものである。
びその製造方法、特にバイポーラ型トランジスタの製造
方法に関するものである。
従来の技術 従来、高速・高密度の半導体装置としては、例えば昭
和58年電子通信学会半導体材料部門全国大会（P.247）
で提案されている自己整合技術を用いた第２図のごとき
構造のものがある。このバイポーラ型トランジスタは、
エミッタ30とベース31が自己整合的に形成され、エミッ
タ30の微細化、及びエミッタ電極32とベース電極33の距
離を短くすることによって、エミッタ・ベース間容量、
ベース・コレクタ間容量、ベース抵抗等を低減してトラ
ンジスタの高速化を図っている。
和58年電子通信学会半導体材料部門全国大会（P.247）
で提案されている自己整合技術を用いた第２図のごとき
構造のものがある。このバイポーラ型トランジスタは、
エミッタ30とベース31が自己整合的に形成され、エミッ
タ30の微細化、及びエミッタ電極32とベース電極33の距
離を短くすることによって、エミッタ・ベース間容量、
ベース・コレクタ間容量、ベース抵抗等を低減してトラ
ンジスタの高速化を図っている。
発明が解決しようとする課題 このような従来の方法においては、自己整合技術によ
りエミッタ、ベースを微細化しているが、コレクタ電極
34が、エミッタ30、ベース31領域から分離酸化膜35を介
して離れたところに形成されているため、エミッタ、ベ
ースの微細化に比べて、コレクタ領域の微細化があまり
行なわれておらず、コレクタ面積、コレクタ・基板間容
量、コレクタ抵抗が大きいという問題点があった。
りエミッタ、ベースを微細化しているが、コレクタ電極
34が、エミッタ30、ベース31領域から分離酸化膜35を介
して離れたところに形成されているため、エミッタ、ベ
ースの微細化に比べて、コレクタ領域の微細化があまり
行なわれておらず、コレクタ面積、コレクタ・基板間容
量、コレクタ抵抗が大きいという問題点があった。
本発明はかかる点に鑑みてなされたもので、半導体装
置を微細化することを可能にし、素子面積、寄生容量、
寄生抵抗を低減した高速・高密度の半導体装置を低コス
トで提供することを目的とする。
置を微細化することを可能にし、素子面積、寄生容量、
寄生抵抗を低減した高速・高密度の半導体装置を低コス
トで提供することを目的とする。
課題を解決するための手段 本発明は、上述の課題を解決するため、半導体基板内
に溝を形成し、その溝内にコレクタ引き出し電極部を形
成し、これと絶縁膜を隔てて選択的にエピタキシャル層
を形成し、このエピタキシャル層内にエミッタ、ベース
領域を導電膜と絶縁膜を用いて自己整合的に形成するも
のである。
に溝を形成し、その溝内にコレクタ引き出し電極部を形
成し、これと絶縁膜を隔てて選択的にエピタキシャル層
を形成し、このエピタキシャル層内にエミッタ、ベース
領域を導電膜と絶縁膜を用いて自己整合的に形成するも
のである。
作用 本発明は上述の構成により、半導体基板内に形成した
溝内に、コレクタ引出し電極を形成し、これに対して絶
縁膜を隔ててエピタキシャル層を形成し、この絶縁膜と
エピタキシャル層によってできる溝内に、絶縁膜によっ
て分離されたベース引き出し電極とエミッタ引き出し電
極を埋め込むことで、溝形成後、フォトマスクを使用す
ることなく、自己整合的にコレクタ引き出し電極、ベー
ス拡散層、エミッタ拡散層を形成し、さらに表面が平坦
な構造を形成することが可能となり、素子面積、寄生容
量、寄生抵抗を大幅に低減することができ、高速、高密
度、高歩留り、低コストの半導体装置を実現することが
できる。
溝内に、コレクタ引出し電極を形成し、これに対して絶
縁膜を隔ててエピタキシャル層を形成し、この絶縁膜と
エピタキシャル層によってできる溝内に、絶縁膜によっ
て分離されたベース引き出し電極とエミッタ引き出し電
極を埋め込むことで、溝形成後、フォトマスクを使用す
ることなく、自己整合的にコレクタ引き出し電極、ベー
ス拡散層、エミッタ拡散層を形成し、さらに表面が平坦
な構造を形成することが可能となり、素子面積、寄生容
量、寄生抵抗を大幅に低減することができ、高速、高密
度、高歩留り、低コストの半導体装置を実現することが
できる。
実施例 第１図は本発明の一実施例における半導体装置の製造
方法を示す工程断面図である。以下、第１図を用いて半
導体装置の製造方法を説明する。
方法を示す工程断面図である。以下、第１図を用いて半
導体装置の製造方法を説明する。
Ｐ型半導体基板１に約50nmの熱酸化膜２を形成し、シ
リコン窒化膜３を120nmを堆積したのち、フォトマスク
を用いて熱酸化膜２、シリコン窒化膜３、半導体基板１
をドライエッチして溝４を形成する。次にＰあるいはAs
をイオン注入してＮ型埋込み層５を形成する。（第１図
（ａ）） 次に、溝内を約100nm熱酸化した後、溝底部の熱酸化
膜を除去し、基板表面のシリコン窒化膜３をウエットエ
ッチによって除去し、溝側壁に熱酸化膜６を残す。（第
２図（ｂ）） 次に、Ｎ型の多結晶シリコン膜を基板上の一面に堆積
し、異方性のドライエッチを行い、側壁のみにＮ型の多
結晶シリコン膜７を残す。（第１図（ｃ）） 次に、溝内に約50nmの熱酸化膜８を形成し、約50nmの
シリコン窒化膜９を堆積してから、溝底部のみに多結晶
シリコン膜10を形成する。（第１図（ｄ）） この後、シリコン窒化膜９、多結晶シリコン膜10を順
次ウエットエッチして溝底部にのみシリコン窒化膜を残
す。そして、溝底部以外に厚い熱酸化膜11を形成する。
（第１図（ｅ）） 次に、シリコン窒化膜９、熱酸化膜11を順次ウエット
エッチによって除去し、溝底部のみに半導体基板表面を
露出させる。（第１図（ｆ）） 次に、シリコン基板面からＮ型エピタキシャル層13を
選択成長した後、P+型の多結晶シリコン膜14を溝の側壁
のみに形成する。（第１図（ｇ）） この後、前の工程と同様に熱酸化膜15の形成、シリコ
ン窒化膜16の堆積を行い、溝底部のみに多結晶シリコン
膜17を残す。（第１図（ｈ）） 次に、シリコン窒化膜16、多結晶シリコン膜17を順次
ウエットエッチによって除去し、溝底部のみにシリコン
窒化膜16を残す。そして、溝底部以外に厚い熱酸化膜18
を形成する。（第１図（ｉ）） 次に、シリコン窒化膜16をドライエッチし、熱酸化膜
18をウェットエッチしてＮ型エピタキシャル層を露出さ
せる。（第１図（ｊ）） 次に多結晶シリコン膜19を溝内に埋め込み、この多結
晶シリコン膜に砒素、ボロン等のエミッタ、ベース形成
のための不純物をイオン注入する。この場合、不純物イ
オンを含む多結晶シリコン膜を溝内に堆積してもよい。
（第１図（ｋ）） この後、基板表面の酸化膜を除去してから、CVD酸化
膜20を約300nm堆積させて、例えば950℃60分程度の熱処
理を行い、多結晶シリコン膜から不純物イオンを拡散さ
せて、ベース拡散層22、エミッタ拡散層23を形成する。
また同時にコレクタコンタクト拡散層が形成される。な
お、ベース拡散層22、エミッタ拡散層23の形成方法とし
て、まず、多結晶シリコン膜19にボロンを注入、熱処理
して、次に砒素を注入、熱処理してもよい。（第１図
（ｌ）） 最後にSiO2膜20を開口してコンタクト窓を形成し、AL
等により電極配線24、25、26を形成してこの半導体装置
は完成する。（第１図（ｍ）） 以上のように、半導体基板に溝を形成し、コレクタ引
き出し電極、エピタキシャル層、ベース、エミッタ引出
し電極を自己整合的に形成することにより、微細な半導
体装置を溝内に形成でき、素子面積を低減することがで
き、コレクタ・基板間容量、エミッタ・ベース間容量、
コレクタ・ベース間容量、コレクタ抵抗の小さい高速、
高密度の半導体装置を実用することができる。
リコン窒化膜３を120nmを堆積したのち、フォトマスク
を用いて熱酸化膜２、シリコン窒化膜３、半導体基板１
をドライエッチして溝４を形成する。次にＰあるいはAs
をイオン注入してＮ型埋込み層５を形成する。（第１図
（ａ）） 次に、溝内を約100nm熱酸化した後、溝底部の熱酸化
膜を除去し、基板表面のシリコン窒化膜３をウエットエ
ッチによって除去し、溝側壁に熱酸化膜６を残す。（第
２図（ｂ）） 次に、Ｎ型の多結晶シリコン膜を基板上の一面に堆積
し、異方性のドライエッチを行い、側壁のみにＮ型の多
結晶シリコン膜７を残す。（第１図（ｃ）） 次に、溝内に約50nmの熱酸化膜８を形成し、約50nmの
シリコン窒化膜９を堆積してから、溝底部のみに多結晶
シリコン膜10を形成する。（第１図（ｄ）） この後、シリコン窒化膜９、多結晶シリコン膜10を順
次ウエットエッチして溝底部にのみシリコン窒化膜を残
す。そして、溝底部以外に厚い熱酸化膜11を形成する。
（第１図（ｅ）） 次に、シリコン窒化膜９、熱酸化膜11を順次ウエット
エッチによって除去し、溝底部のみに半導体基板表面を
露出させる。（第１図（ｆ）） 次に、シリコン基板面からＮ型エピタキシャル層13を
選択成長した後、P+型の多結晶シリコン膜14を溝の側壁
のみに形成する。（第１図（ｇ）） この後、前の工程と同様に熱酸化膜15の形成、シリコ
ン窒化膜16の堆積を行い、溝底部のみに多結晶シリコン
膜17を残す。（第１図（ｈ）） 次に、シリコン窒化膜16、多結晶シリコン膜17を順次
ウエットエッチによって除去し、溝底部のみにシリコン
窒化膜16を残す。そして、溝底部以外に厚い熱酸化膜18
を形成する。（第１図（ｉ）） 次に、シリコン窒化膜16をドライエッチし、熱酸化膜
18をウェットエッチしてＮ型エピタキシャル層を露出さ
せる。（第１図（ｊ）） 次に多結晶シリコン膜19を溝内に埋め込み、この多結
晶シリコン膜に砒素、ボロン等のエミッタ、ベース形成
のための不純物をイオン注入する。この場合、不純物イ
オンを含む多結晶シリコン膜を溝内に堆積してもよい。
（第１図（ｋ）） この後、基板表面の酸化膜を除去してから、CVD酸化
膜20を約300nm堆積させて、例えば950℃60分程度の熱処
理を行い、多結晶シリコン膜から不純物イオンを拡散さ
せて、ベース拡散層22、エミッタ拡散層23を形成する。
また同時にコレクタコンタクト拡散層が形成される。な
お、ベース拡散層22、エミッタ拡散層23の形成方法とし
て、まず、多結晶シリコン膜19にボロンを注入、熱処理
して、次に砒素を注入、熱処理してもよい。（第１図
（ｌ）） 最後にSiO2膜20を開口してコンタクト窓を形成し、AL
等により電極配線24、25、26を形成してこの半導体装置
は完成する。（第１図（ｍ）） 以上のように、半導体基板に溝を形成し、コレクタ引
き出し電極、エピタキシャル層、ベース、エミッタ引出
し電極を自己整合的に形成することにより、微細な半導
体装置を溝内に形成でき、素子面積を低減することがで
き、コレクタ・基板間容量、エミッタ・ベース間容量、
コレクタ・ベース間容量、コレクタ抵抗の小さい高速、
高密度の半導体装置を実用することができる。
また、多結晶シリコン膜によるエミッタ、ベース、コ
レクタの引き出し電極が溝内に平坦に埋め込まれた構造
であるので、表面の段差が非常に少なくAl配線の短絡、
断線が起こりにくく、高歩留りを得ることができる。
レクタの引き出し電極が溝内に平坦に埋め込まれた構造
であるので、表面の段差が非常に少なくAl配線の短絡、
断線が起こりにくく、高歩留りを得ることができる。
さらに、この半導体装置は、半導体基板上に溝を形成
した後、マスクを使わずに製造されるので、非常に低コ
ストで製造できる。
した後、マスクを使わずに製造されるので、非常に低コ
ストで製造できる。
発明の効果 以上のように、本発明は、高速、高密度、高歩留りの
半導体装置を低コストで製造できる方法であって実用的
にきわめて有用である。
半導体装置を低コストで製造できる方法であって実用的
にきわめて有用である。
第１図は本発明の一実例例にかかる半導体装置の製造方
法を示す工程断面図、第２図は従来の半導体装置の構造
断面図である。 6,12,18……熱酸化膜、７……Ｎ型多結晶シリコン膜、1
4……Ｐ型多結晶シリコン膜、19……多結晶シリコン
膜、22……ベース拡散層、23……エミッタ拡散層。
法を示す工程断面図、第２図は従来の半導体装置の構造
断面図である。 6,12,18……熱酸化膜、７……Ｎ型多結晶シリコン膜、1
4……Ｐ型多結晶シリコン膜、19……多結晶シリコン
膜、22……ベース拡散層、23……エミッタ拡散層。
フロントページの続き (72)発明者 神田 彰弘 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭60−117664（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一方導電型半導体基板と、この半導体基板
に形成された溝と、前記溝の底部に形成された他方導電
型埋め込み層と、前記溝の側壁に形成された第１の絶縁
膜と、前記第１の絶縁膜と前記溝底部の埋め込み層に接
し、前記溝の周囲に形成された他方導電型の不純物を含
む導電膜からなり、前記溝の上端まで形成されたコレク
タ引き出し電極と、前記コレクタ引き出し電極の内側に
形成された第２の絶縁膜によって囲まれた領域に前記埋
め込み層から前記溝の途中の深さまで形成された他方導
電型のエピタキシャル層と、このエピタキシャル層と前
記第２の絶縁膜に接し、周囲を取り囲むように形成され
た一方導電型の不純物を含む導電膜からなり、前記溝の
上端まで形成されたベース引き出し電極と、前記ベース
引き出し電極の内壁に形成された第３の絶縁膜に囲まれ
た領域に形成された他方導電型の不純物を含む導電膜か
らなり、前記溝の上端まで形成されたエミッタ引き出し
電極と、前記エミッタ引き出し電極及びベース引き出し
電極の下方に形成された一方導電型のベース拡散層と他
方導電型のエミッタ拡散層とを具備し、前記コレクタ引
き出し電極、前記ベース引き出し電極及び前記エミッタ
引き出し電極が、各電極間に存在する前記第２、第３の
絶縁膜によって、それぞれ分離されており、前記コレク
タ引き出し電極、前記ベース引き出し電極及び前記エミ
ッタ引き出し電極が前記溝内に埋め込まれていることを
特徴とする半導体装置。 - 【請求項２】一方導電型半導体基板に溝を形成した後、
前記溝内の側壁に第１の絶縁膜を残して他方導電型の埋
め込み層を形成し、前記溝内の側壁に前記第１の絶縁膜
を介して他方導電型の不純物を含む第１の導電膜を形成
する工程と、前記第１の導電膜及び溝内の埋め込み層の
上に第２の絶縁膜を形成し、さらに前記第２の絶縁膜の
上に酸化防止膜を堆積する工程と、エッチング選択比が
前記酸化防止膜と異なる膜を前記溝底部の前記酸化防止
膜上に残す工程と、前記酸化防止膜を等方性エッチして
前記溝の底部を除いて除去する工程と、前記酸化防止膜
上のエッチング選択比の異なる膜を除去後、酸化して前
記溝底部を除く第２の絶縁膜を厚くする工程と、その
後、前記溝底部の酸化防止膜と第２の絶縁膜を除去する
工程と、前記溝底部から溝の途中の深さまで他方導電型
のエピタキシャル層を形成した後に、一方導電型の不純
物を含む第２の導電膜を溝の側壁に残す工程と、前記の
方法と同様に溝の底部以外に第３の絶縁膜を残し、他方
導電型の不純物を含む第３の導電膜を溝内に埋め込む工
程とを備え、前記第１、第２、第３の導電膜をコレクタ
引き出し電極、ベース引き出し電極、エミッタ引き出し
電極とする事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140450A JP2663632B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140450A JP2663632B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH034539A JPH034539A (ja) | 1991-01-10 |
| JP2663632B2 true JP2663632B2 (ja) | 1997-10-15 |
Family
ID=15268904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140450A Expired - Lifetime JP2663632B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663632B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2654607B2 (ja) * | 1994-09-22 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP5206104B2 (ja) * | 2008-05-13 | 2013-06-12 | 株式会社デンソー | ツェナーダイオードの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117664A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | バイポ−ラ半導体装置 |
-
1989
- 1989-06-01 JP JP1140450A patent/JP2663632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034539A (ja) | 1991-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4892837A (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP2503460B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| JPH0812865B2 (ja) | バイポーラトランジスタとその製造方法 | |
| JPH0241170B2 (ja) | ||
| JP3176758B2 (ja) | 半導体装置の製造方法 | |
| JP2654607B2 (ja) | 半導体装置の製造方法 | |
| JP2663632B2 (ja) | 半導体装置及びその製造方法 | |
| JP2515055B2 (ja) | 半導体デバイス | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JP2690740B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP2842075B2 (ja) | 半導体装置の製造方法 | |
| JPS5984469A (ja) | 半導体装置の製造方法 | |
| JP2575204B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JP2764988B2 (ja) | 半導体装置 | |
| JPH02312242A (ja) | 半導体装置及びその製造方法 | |
| JPS62141768A (ja) | 半導体装置およびその製造方法 | |
| JPH04287329A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JPS60753A (ja) | 半導体装置の製造方法 | |
| JPS62141767A (ja) | 半導体装置およびその製造方法 | |
| JPS59217363A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPH0682675B2 (ja) | 半導体装置の製造方法 | |
| JPH0824130B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04137733A (ja) | バイポーラトランジスタおよびその製造方法 |