JPH034539A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH034539A JPH034539A JP14045089A JP14045089A JPH034539A JP H034539 A JPH034539 A JP H034539A JP 14045089 A JP14045089 A JP 14045089A JP 14045089 A JP14045089 A JP 14045089A JP H034539 A JPH034539 A JP H034539A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速・高密度 かつ低コストの半導体装置及び
その製造方法 特にバイポーラ型トランジスタの製造方
法に関するものである。
その製造方法 特にバイポーラ型トランジスタの製造方
法に関するものである。
従来の技術
従来 高速・高密度の半導体装置としてよ 例えば昭和
５８年電子通信学会半導体材料部門全国大会（Ｐ 、
２４７）で提案されている自己整合技術を用いた第２図
のごとき構造のものがある。このバイポーラ型トランジ
スタ沫 エミッタ３０とベース３１が自己整合的に形成
され エミッタ３０の微細（Ｌ及びエミッタ電極３２と
ベース電極３３の距離を短くすることによって、エミッ
タ・ベース間容量、ベース・コレクタ間容量、ベース抵
抗等を低減してトランジスタの高速化を図っていも 発明が解決しようとする課題 このような従来の方法において（よ 自己整合技術によ
りエミッ久 ベースを微細化しているが、コレクタ電極
３４力丈 エミッタ３０．ベース３１領域から分離酸化
膜３５を介して離れたところに形成されているた八 エ
ミッ久 ベースの微細化に比べて、コレクタ領域の微細
化があまり行なわれておらず、コレクタ面積 コレクタ
・基板間容量、コレクタ抵抗が大きいという問題点かあ
っ九 本発明はかかる点に鑑みてなされたもので、半導体装置
を微細化することを可能にし 素子面積寄生容量、寄生
抵抗を低減した高速・高密度の半導体装置を低コストで
提供することを目的とすも課題を解決するための手段 本発明（友 上述の課題を解決するた八 半導体基板内
に溝を形成し その溝内にコレクタ引き出し電極部を形
成し これと絶縁膜を隔てて選択的にエピタキシャル層
を形成し このエピタキシャル層内にエミッ久 ベース
領域を導電膜と絶縁膜を用いて自己整合的に形成するも
のであ４作用 本発明は上述の構成により、半導体基板内に形成した溝
内随 コレクタ引出し電極を形成し これに対して絶縁
膜を隔ててエピタキシャル層を形成上 この絶縁膜とエ
ピタキシャル層によってできる溝内く 絶縁膜によって
分離されたベース引き出し電極とエミッタ引き出し電極
を埋め込むことで、溝形成後、フォトマスクを使用する
ことなく、自己整合的にコレクタ引き出し電極 ベース
拡散層 エミッタ拡散層を形成し さらに表面が平坦な
構造を形成することが可能となり、素子面積 寄生容重
寄生抵抗を大幅に低減することができ、高速 高密度
高歩留り、低コストの半導体装置を実現することがで
きも 実施例 第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図であム 以下、第１図を用いて半導
体装置の製造方法を説明する。
５８年電子通信学会半導体材料部門全国大会（Ｐ 、
２４７）で提案されている自己整合技術を用いた第２図
のごとき構造のものがある。このバイポーラ型トランジ
スタ沫 エミッタ３０とベース３１が自己整合的に形成
され エミッタ３０の微細（Ｌ及びエミッタ電極３２と
ベース電極３３の距離を短くすることによって、エミッ
タ・ベース間容量、ベース・コレクタ間容量、ベース抵
抗等を低減してトランジスタの高速化を図っていも 発明が解決しようとする課題 このような従来の方法において（よ 自己整合技術によ
りエミッ久 ベースを微細化しているが、コレクタ電極
３４力丈 エミッタ３０．ベース３１領域から分離酸化
膜３５を介して離れたところに形成されているた八 エ
ミッ久 ベースの微細化に比べて、コレクタ領域の微細
化があまり行なわれておらず、コレクタ面積 コレクタ
・基板間容量、コレクタ抵抗が大きいという問題点かあ
っ九 本発明はかかる点に鑑みてなされたもので、半導体装置
を微細化することを可能にし 素子面積寄生容量、寄生
抵抗を低減した高速・高密度の半導体装置を低コストで
提供することを目的とすも課題を解決するための手段 本発明（友 上述の課題を解決するた八 半導体基板内
に溝を形成し その溝内にコレクタ引き出し電極部を形
成し これと絶縁膜を隔てて選択的にエピタキシャル層
を形成し このエピタキシャル層内にエミッ久 ベース
領域を導電膜と絶縁膜を用いて自己整合的に形成するも
のであ４作用 本発明は上述の構成により、半導体基板内に形成した溝
内随 コレクタ引出し電極を形成し これに対して絶縁
膜を隔ててエピタキシャル層を形成上 この絶縁膜とエ
ピタキシャル層によってできる溝内く 絶縁膜によって
分離されたベース引き出し電極とエミッタ引き出し電極
を埋め込むことで、溝形成後、フォトマスクを使用する
ことなく、自己整合的にコレクタ引き出し電極 ベース
拡散層 エミッタ拡散層を形成し さらに表面が平坦な
構造を形成することが可能となり、素子面積 寄生容重
寄生抵抗を大幅に低減することができ、高速 高密度
高歩留り、低コストの半導体装置を実現することがで
きも 実施例 第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図であム 以下、第１図を用いて半導
体装置の製造方法を説明する。
Ｐ型半導体基板１に約５０ｎｍの熱酸化膜２を形成し
シリコン窒化膜３を１２０ｎ ｍを堆積したの板フォト
マスクを用いて熱酸化膜２、シリコン窒化膜３、半導体
基板１をドライエッチして溝４を形成す４ 次にＰある
いはＡｓをイオン注入してＮ型埋込み層５を形成する。
シリコン窒化膜３を１２０ｎ ｍを堆積したの板フォト
マスクを用いて熱酸化膜２、シリコン窒化膜３、半導体
基板１をドライエッチして溝４を形成す４ 次にＰある
いはＡｓをイオン注入してＮ型埋込み層５を形成する。
（第１図（ａ））次く 溝内を約１１００ｎ熱酸化し
た後、溝底部の熱酸化膜を除去し 基板表面のシリコン
窒化膜３をウェットエッチによって除去し 溝側壁に熱
酸化膜６を残す。 （第２図（ｂ）） 次ｔ’ｗ Ｎ型の多結晶シリコン膜を基板上の一面に
堆積し 異方性のドライエッチを行匹 側壁のみにＮ型
の多結晶シリコン膜７を残す。 （第１図（Ｃ）） 欠番へ 溝内に約５０ｎｍの熱酸化膜８を形成し約５
０ｎｍのシリコン窒化膜９を堆積してか収 溝底部のみ
に多結晶シリコン膜１０を形成すも （第１図（ｄ）） この徽 シリコン窒化Ｍ９、多結晶シリコン膜１０を順
次ウェットエッチして溝底部にのみシリコン窒化膜を残
す。そして、溝底部以外に厚い熱酸化膜１１を形成すも
（第１図（ｅ））次＆へ シリコン窒化膜９、熱酸化
膜１１を順次ウェットエッチによって除去し 溝底部の
みに半導体基板表面を露出させも （第１図（ｆ））欠
番へ シリコン基板面からＮ型エピタキシャル層１３を
選択成長した後、Ｐ０型の多結晶シリコン膜１４を溝の
側壁のみに形成すも （第１図（ｇ））この後、前の工
程と同様に熱酸化膜１５の形成シリコン窒化膜１６の堆
積を行へ 溝底部のみに多結晶シリコン膜１７を残す。
た後、溝底部の熱酸化膜を除去し 基板表面のシリコン
窒化膜３をウェットエッチによって除去し 溝側壁に熱
酸化膜６を残す。 （第２図（ｂ）） 次ｔ’ｗ Ｎ型の多結晶シリコン膜を基板上の一面に
堆積し 異方性のドライエッチを行匹 側壁のみにＮ型
の多結晶シリコン膜７を残す。 （第１図（Ｃ）） 欠番へ 溝内に約５０ｎｍの熱酸化膜８を形成し約５
０ｎｍのシリコン窒化膜９を堆積してか収 溝底部のみ
に多結晶シリコン膜１０を形成すも （第１図（ｄ）） この徽 シリコン窒化Ｍ９、多結晶シリコン膜１０を順
次ウェットエッチして溝底部にのみシリコン窒化膜を残
す。そして、溝底部以外に厚い熱酸化膜１１を形成すも
（第１図（ｅ））次＆へ シリコン窒化膜９、熱酸化
膜１１を順次ウェットエッチによって除去し 溝底部の
みに半導体基板表面を露出させも （第１図（ｆ））欠
番へ シリコン基板面からＮ型エピタキシャル層１３を
選択成長した後、Ｐ０型の多結晶シリコン膜１４を溝の
側壁のみに形成すも （第１図（ｇ））この後、前の工
程と同様に熱酸化膜１５の形成シリコン窒化膜１６の堆
積を行へ 溝底部のみに多結晶シリコン膜１７を残す。
（第１図（ｈ））次く シリコン窒化膜１６Ｓ 多
結晶シリコンＭ１７を順次ウェットエッチによって除去
し 溝底部のみにシリコン窒化膜１６を残す。そして、
溝底部以外に厚い熱酸化膜１８を形成す２１ｃ、（第１
図（ｉ））次に シリコン窒化膜１６をドライエッチＬ
熱酸化膜１８をウェットエッチしてＮ型エピタキシャ
ル層を露出させも （第１図（Ｊ）） 次に多結晶シリコン膜１９を溝内に埋め込へ この多結
晶シリコン膜に砒素 ボロン等のエミッ久ベース形成の
ための不純物をイオン注入すム この場合、不純物イオ
ンを含む多結晶シリコン膜を溝内に堆積してもよ（〜
（第１図（ｋ））この衡 基板表面の酸化膜を除去して
か収ＣＶＤ酸化膜２０を約３００ｎｍ堆積させて、例え
ば９５０℃６０分程度の熱処理を行−＼ 多結晶シリコ
ン膜から不純物イオンを拡散させて、・ベース拡散層２
２゜エミッタ拡散層２３を形成すも また同時にコレク
タコンタクト拡散層が形成されも な耘 ベース拡散層
２λ エミッタ拡散層２３の形成方法として、ま哄 多
結晶シリコン膜１９にボロンを注入 熱処理して、次に
砒素を注入 熱処理してもよＬ％ （第１図（１）） 最後に５ｉＯａ膜２０を開口してコンタクト窓を形成り
、、ＡＬ等により電極配線２４． ２５． ２６を形成
してこの半導体装置は完成すも （第１図（ｍ））以上
のようへ 半導体基板に溝を形成し コレクタ引き出し
電極 エピタキシャル恩 べ一人エミッタ引出し電極を
自己整合的に形成することにより、微細な半導体装置を
溝内に形成でき、素子面積を低減することができ、コレ
クタ・基板間容量、エミッタ・ベース間容１ コレクタ
・ベース間容１ コレクタ抵抗の小さい高速 高密度の
半導体装置を実現することができも また 多結晶シリコン膜によるエミッ久 べ一人 コレ
クタの引き出し電極が溝内に平坦に埋め込まれた構造で
あるので、表面の段差が非常に少なくＡＩ配線の短縁
断線が起こりにくく、高歩留りを得ることができも さらく この半導体装置（上 半導体基板上に溝を形成
した後、マスクを使わずに製造されるので、非常に低コ
ストで製造できも 発明の効果 以上のようへ 本発明Ｃヨ 高速 高密度 高歩留り
の半導体装置を低コストで製造できる方法であって実用
的にきわめて有用であム
結晶シリコンＭ１７を順次ウェットエッチによって除去
し 溝底部のみにシリコン窒化膜１６を残す。そして、
溝底部以外に厚い熱酸化膜１８を形成す２１ｃ、（第１
図（ｉ））次に シリコン窒化膜１６をドライエッチＬ
熱酸化膜１８をウェットエッチしてＮ型エピタキシャ
ル層を露出させも （第１図（Ｊ）） 次に多結晶シリコン膜１９を溝内に埋め込へ この多結
晶シリコン膜に砒素 ボロン等のエミッ久ベース形成の
ための不純物をイオン注入すム この場合、不純物イオ
ンを含む多結晶シリコン膜を溝内に堆積してもよ（〜
（第１図（ｋ））この衡 基板表面の酸化膜を除去して
か収ＣＶＤ酸化膜２０を約３００ｎｍ堆積させて、例え
ば９５０℃６０分程度の熱処理を行−＼ 多結晶シリコ
ン膜から不純物イオンを拡散させて、・ベース拡散層２
２゜エミッタ拡散層２３を形成すも また同時にコレク
タコンタクト拡散層が形成されも な耘 ベース拡散層
２λ エミッタ拡散層２３の形成方法として、ま哄 多
結晶シリコン膜１９にボロンを注入 熱処理して、次に
砒素を注入 熱処理してもよＬ％ （第１図（１）） 最後に５ｉＯａ膜２０を開口してコンタクト窓を形成り
、、ＡＬ等により電極配線２４． ２５． ２６を形成
してこの半導体装置は完成すも （第１図（ｍ））以上
のようへ 半導体基板に溝を形成し コレクタ引き出し
電極 エピタキシャル恩 べ一人エミッタ引出し電極を
自己整合的に形成することにより、微細な半導体装置を
溝内に形成でき、素子面積を低減することができ、コレ
クタ・基板間容量、エミッタ・ベース間容１ コレクタ
・ベース間容１ コレクタ抵抗の小さい高速 高密度の
半導体装置を実現することができも また 多結晶シリコン膜によるエミッ久 べ一人 コレ
クタの引き出し電極が溝内に平坦に埋め込まれた構造で
あるので、表面の段差が非常に少なくＡＩ配線の短縁
断線が起こりにくく、高歩留りを得ることができも さらく この半導体装置（上 半導体基板上に溝を形成
した後、マスクを使わずに製造されるので、非常に低コ
ストで製造できも 発明の効果 以上のようへ 本発明Ｃヨ 高速 高密度 高歩留り
の半導体装置を低コストで製造できる方法であって実用
的にきわめて有用であム
第１図は本発明の一実施例にかかる半導体装置の製造方
法を示す工程断面図 第２図は従来の半導体装置の構造
断面図であも
法を示す工程断面図 第２図は従来の半導体装置の構造
断面図であも
Claims (2)
- （１）一方導電型半導体基板と、この半導体基板に形成
された溝と、前記溝の底部に形成された他方導電型埋込
み層と、前記溝の側壁に形成された第１の絶縁膜と、前
記第１の絶縁膜と前記溝底部の埋め込み層に接し、前記
溝の周囲に形成された他方導電型の不純物を含む導電膜
からなり、前記溝の上端まで形成されたコレクタ引き出
し電極と、前記コレクタ引き出し電極の内側に形成され
た第２の絶縁膜によって囲まれた領域に前記埋め込み層
から前記溝の途中の深さまで形成された他方導電型のエ
ピタキシャル層と、このエピタキシャル層と前記第２の
絶縁膜に接し、周囲を取り囲むように形成された一方導
電型の不純物を含む導電膜からなり、前記溝の上端まで
形成されたベース引き出し電極と、前記ベース引き出し
電極の内壁に形成された第３の絶縁膜に囲まれた領域に
形成された他方導電型の不純物を含む導電膜からなり、
前記溝の上端まで形成されたエミッタ引出し電極と、前
記エミッタ引出し電極及びベース引き出し電極の下方に
形成さた一方導電型のベース拡散層と他方導電型のエミ
ッタ拡散層とを具備し、前記コレクタ引出し電極、前記
ベース引出し電極及び前記エミッタ引出し電極が、各電
極間に存在する前記第２、第３の絶縁膜によって、それ
ぞれ分離されていることを特徴とする半導体装置。 - （２）一方導電型半導体基板に溝を形成した後、前記溝
内の側壁に第１の絶縁膜を残して他方導電型の埋込み層
を形成し、前記溝内の側壁に前記第１の絶縁膜を介して
他方導電形の不純物を含む第１の導電膜を形成する工程
と、前記第１の導電膜及び溝内の埋め込み層の上に第２
の絶縁膜を形成し、さらに前記第２の絶縁膜の上に酸化
防止膜を堆積する工程と、エッチング選択比が前記酸化
防止膜と異なる膜を前記溝底部の前記酸化防止膜上に残
す工程と、前記酸化防止膜を等方性エッチして前記溝の
底部を除いて除去する工程と、前記酸化防止膜上のエッ
チング選択比の異なる膜を除去後、酸化して前記溝底部
を除く第２の絶縁膜を厚くする工程と、その後、前記溝
底部の酸化防止膜と第２の絶縁膜を除去する工程と、前
記溝底部から溝の途中の深さまで他方導電形のエピタキ
シャル層を形成した後に、一方導電形の不純物を含む第
２の導電膜を溝の側壁に残す工程と、前記の方法と同様
に溝の底部以外に第３の絶縁膜を残し、他方導電形の不
純物を含む第３の導電膜を溝内に埋め込む工程とを備え
、前記第１、第２、第３の導電膜をコレクタ引き出し電
極ベース引き出し電極、エミッタ引き出し電極とする事
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140450A JP2663632B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140450A JP2663632B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH034539A true JPH034539A (ja) | 1991-01-10 |
| JP2663632B2 JP2663632B2 (ja) | 1997-10-15 |
Family
ID=15268904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140450A Expired - Lifetime JP2663632B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663632B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763931A (en) * | 1994-09-22 | 1998-06-09 | Nec Corporation | Semiconductor device with SOI structure and fabrication method thereof |
| JP2009277756A (ja) * | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117664A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | バイポ−ラ半導体装置 |
-
1989
- 1989-06-01 JP JP1140450A patent/JP2663632B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117664A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | バイポ−ラ半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763931A (en) * | 1994-09-22 | 1998-06-09 | Nec Corporation | Semiconductor device with SOI structure and fabrication method thereof |
| JP2009277756A (ja) * | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663632B2 (ja) | 1997-10-15 |
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