JP2500427B2 - バイポ―ラ型半導体装置の製造方法 - Google Patents
バイポ―ラ型半導体装置の製造方法Info
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- JP2500427B2 JP2500427B2 JP7770093A JP7770093A JP2500427B2 JP 2500427 B2 JP2500427 B2 JP 2500427B2 JP 7770093 A JP7770093 A JP 7770093A JP 7770093 A JP7770093 A JP 7770093A JP 2500427 B2 JP2500427 B2 JP 2500427B2
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Description
【０００１】
【産業上の利用分野】本発明は、素子分離領域に対し自
己整合された埋込み拡散層を有するバイポーラトランジ
スタを含む半導体装置の製造方法に関し、特に耐圧の改
善されたバイポーラトランジスタを含む半導体装置の製
造方法に関する。
己整合された埋込み拡散層を有するバイポーラトランジ
スタを含む半導体装置の製造方法に関し、特に耐圧の改
善されたバイポーラトランジスタを含む半導体装置の製
造方法に関する。
【０００２】
【従来の技術】高耐圧の素子を含む半導体装置の製造方
法として、ＭＯＳ型トランジスタに関するものである
が、図３乃至図４に示すものが知られている（特開昭６
３−２６１７２８号公報）。以下、図３、図４を参照し
て従来技術について説明する。まず、図３の（ａ）に示
すように、ｐ型半導体基板２０１上に薄いパッド酸化膜
２０２およびシリコン窒化膜２０３を積層し、さらに全
面にフォトレジスト膜２０４をスピンコートにより形成
した後、フォトリソグラフィ技術を用いてこれを所望の
形状にパターニングする。
法として、ＭＯＳ型トランジスタに関するものである
が、図３乃至図４に示すものが知られている（特開昭６
３−２６１７２８号公報）。以下、図３、図４を参照し
て従来技術について説明する。まず、図３の（ａ）に示
すように、ｐ型半導体基板２０１上に薄いパッド酸化膜
２０２およびシリコン窒化膜２０３を積層し、さらに全
面にフォトレジスト膜２０４をスピンコートにより形成
した後、フォトリソグラフィ技術を用いてこれを所望の
形状にパターニングする。
【０００３】次に、図３の（ｂ）に示すように、前記フ
ォトレジスト膜２０４をマスクとしてエッチングを行い
凸領域２０５を形成する。ここで、凸領域２０５の側壁
は異方性エッチングによっておおむね垂直になされてい
る。次に、図３の（ｃ）に示すように、凸領域２０５を
形成するためのマスクとして用いたフォトレジスト膜２
０４を除去し、シリコン窒化膜２０３がその上に形成さ
れてなる凸領域２０５を含む全面にＣＶＤ酸化膜２０６
ａを形成する。
ォトレジスト膜２０４をマスクとしてエッチングを行い
凸領域２０５を形成する。ここで、凸領域２０５の側壁
は異方性エッチングによっておおむね垂直になされてい
る。次に、図３の（ｃ）に示すように、凸領域２０５を
形成するためのマスクとして用いたフォトレジスト膜２
０４を除去し、シリコン窒化膜２０３がその上に形成さ
れてなる凸領域２０５を含む全面にＣＶＤ酸化膜２０６
ａを形成する。
【０００４】次に、図４の（ａ）に示すように、全面に
形成されたＣＶＤ酸化膜２０６ａをＲＩＥ（反応性イオ
ンエッチング）法等の異方性エッチングによってエッチ
バックして、前記凸領域２０５の側壁にサイドウォール
２０６を形成し、シリコン窒化膜２０３およびサイドウ
ォール２０６をマスクとしてボロン（Ｂ）をイオン注入
する。このときのサイドウォール幅がチャネルストッパ
領域となるｐ+ 型拡散層のオフセット幅となる。
形成されたＣＶＤ酸化膜２０６ａをＲＩＥ（反応性イオ
ンエッチング）法等の異方性エッチングによってエッチ
バックして、前記凸領域２０５の側壁にサイドウォール
２０６を形成し、シリコン窒化膜２０３およびサイドウ
ォール２０６をマスクとしてボロン（Ｂ）をイオン注入
する。このときのサイドウォール幅がチャネルストッパ
領域となるｐ+ 型拡散層のオフセット幅となる。
【０００５】イオン注入後、図４の（ｂ）に示すよう
に、アニールを行ってチャネルストッパ領域となるｐ+
型拡散層２０７を形成し、シリコン窒化膜２０３をマス
クとして熱酸化を行ってフィールド酸化膜２０８を形成
する。次に、図４の（ｃ）に示すように、シリコン窒化
膜２０３を除去し、さらにパッド酸化膜２０２を除去し
て、ゲート酸化膜、ゲート電極等（いずれも図示なし）
を形成した後、凸領域２０５の表面部にＭＯＳトランジ
スタのソース・ドレイン領域となるｎ+ 型拡散層２０９
を形成する。
に、アニールを行ってチャネルストッパ領域となるｐ+
型拡散層２０７を形成し、シリコン窒化膜２０３をマス
クとして熱酸化を行ってフィールド酸化膜２０８を形成
する。次に、図４の（ｃ）に示すように、シリコン窒化
膜２０３を除去し、さらにパッド酸化膜２０２を除去し
て、ゲート酸化膜、ゲート電極等（いずれも図示なし）
を形成した後、凸領域２０５の表面部にＭＯＳトランジ
スタのソース・ドレイン領域となるｎ+ 型拡散層２０９
を形成する。
【０００６】この方法により形成された半導体装置で
は、素子を構成するｎ+ 型拡散層２０９とチャネルスト
ッパ領域となるｐ+ 型拡散層２０７とが横方向にも縦方
向にも隔離されるため、高不純物濃度領域同士の接触が
回避され、半導体素子の耐圧が向上する。
は、素子を構成するｎ+ 型拡散層２０９とチャネルスト
ッパ領域となるｐ+ 型拡散層２０７とが横方向にも縦方
向にも隔離されるため、高不純物濃度領域同士の接触が
回避され、半導体素子の耐圧が向上する。
【０００７】
【発明が解決しようとする課題】上述した従来技術は、
ＭＯＳトランジスタを形成することを前提とするもので
あるため、この技術をそのままバイポーラ型半導体装置
に適用することはできない。上記製法ではバイポーラト
ランジスタに必要なコレクタ埋込み層が形成できないた
め、要求される特性を満たす素子を形成することができ
ないからである。
ＭＯＳトランジスタを形成することを前提とするもので
あるため、この技術をそのままバイポーラ型半導体装置
に適用することはできない。上記製法ではバイポーラト
ランジスタに必要なコレクタ埋込み層が形成できないた
め、要求される特性を満たす素子を形成することができ
ないからである。
【０００８】また、従来技術は、ＭＯＳ型半導体装置の
耐圧向上を目的とするものであるため、ｐ+ 型拡散層２
０７およびｎ+ 型拡散層２０９を形成した後には高温
（１０００℃以上）の熱処理を行わないことを前提とし
ている。そのため、最大でもサブミクロンオーダーのオ
フセット幅しか得られないサイドウォールでも十分なマ
ージンが得られる。しかし、バイポーラ型半導体素子で
は埋込み層形成後にも数回の１０００℃以上の熱処理が
必要となるため、サイドウォールによってオフセット幅
を得ている従来法では、マージンが不足して高不純物濃
度領域同士が接触する可能性があり、耐圧低下の虞が生
じる。したがって、本発明の目的とするところは、素子
分離のための埋込み層とバイポーラトランジスタのため
の埋込み層との距離を十分に離すことのできる製造方法
を提供し、もってブレークダウン耐圧が高くかつ特性の
優れたバイポーラトランジスタを有する半導体装置を製
造しうるようにすることである。
耐圧向上を目的とするものであるため、ｐ+ 型拡散層２
０７およびｎ+ 型拡散層２０９を形成した後には高温
（１０００℃以上）の熱処理を行わないことを前提とし
ている。そのため、最大でもサブミクロンオーダーのオ
フセット幅しか得られないサイドウォールでも十分なマ
ージンが得られる。しかし、バイポーラ型半導体素子で
は埋込み層形成後にも数回の１０００℃以上の熱処理が
必要となるため、サイドウォールによってオフセット幅
を得ている従来法では、マージンが不足して高不純物濃
度領域同士が接触する可能性があり、耐圧低下の虞が生
じる。したがって、本発明の目的とするところは、素子
分離のための埋込み層とバイポーラトランジスタのため
の埋込み層との距離を十分に離すことのできる製造方法
を提供し、もってブレークダウン耐圧が高くかつ特性の
優れたバイポーラトランジスタを有する半導体装置を製
造しうるようにすることである。
【０００９】
【課題を解決するための手段】本発明のバイポーラ型半
導体装置の製造方法は、第１導電型半導体基板（１０
１）上に耐酸化膜（１０３）を形成しバイポーラトラン
ジスタ形成領域上に選択的にフォトレジスト膜（１０
４）を形成する工程と、前記フォトレジスト膜をマスク
として前記耐酸化膜および前記半導体基板にエッチング
を施して半導体基板に選択的に凹所を形成する工程と、
前記凹所に第１導電型不純物を導入した後前記耐酸化膜
（１０３）をマスクとして熱酸化を行い前記凹所にマス
ク酸化膜（１０６）を形成する工程と、前記耐酸化膜
（１０３）を除去した後前記マスク酸化膜をマスクとし
て第２導電型不純物を導入して前記バイポーラトランジ
スタ形成領域に高濃度不純物領域（１０７）を形成する
工程と、前記マスク酸化膜（１０６）を除去した後全面
に第２導電型半導体層（１０８）をエピタキシャル成長
させる工程と、前記高濃度不純物領域（１０７）を埋込
み拡散層とするバイポーラトランジスタを前記第２導電
型半導体層（１０８）内に形成する工程と、を備えるも
のである。
導体装置の製造方法は、第１導電型半導体基板（１０
１）上に耐酸化膜（１０３）を形成しバイポーラトラン
ジスタ形成領域上に選択的にフォトレジスト膜（１０
４）を形成する工程と、前記フォトレジスト膜をマスク
として前記耐酸化膜および前記半導体基板にエッチング
を施して半導体基板に選択的に凹所を形成する工程と、
前記凹所に第１導電型不純物を導入した後前記耐酸化膜
（１０３）をマスクとして熱酸化を行い前記凹所にマス
ク酸化膜（１０６）を形成する工程と、前記耐酸化膜
（１０３）を除去した後前記マスク酸化膜をマスクとし
て第２導電型不純物を導入して前記バイポーラトランジ
スタ形成領域に高濃度不純物領域（１０７）を形成する
工程と、前記マスク酸化膜（１０６）を除去した後全面
に第２導電型半導体層（１０８）をエピタキシャル成長
させる工程と、前記高濃度不純物領域（１０７）を埋込
み拡散層とするバイポーラトランジスタを前記第２導電
型半導体層（１０８）内に形成する工程と、を備えるも
のである。
【００１０】また、前記フォトレジスト膜（１０４）を
マスクとした耐酸化膜（１０３）および半導体基板（１
０１）のエッチング工程において、前記耐酸化膜（１０
３）には異方性のエッチングを施し、そして前記半導体
基板（１０１）には等方性のエッチングを施すようにす
ることができる。
マスクとした耐酸化膜（１０３）および半導体基板（１
０１）のエッチング工程において、前記耐酸化膜（１０
３）には異方性のエッチングを施し、そして前記半導体
基板（１０１）には等方性のエッチングを施すようにす
ることができる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｄ）乃至図２（ａ）〜
（ｃ）は、本発明の一実施例の製造工程を示す工程断面
図である。まず、図１の（ａ）に示すように、単結晶シ
リコンからなるｐ型半導体基板１０１上にパッド酸化膜
１０２とシリコン窒化膜１０３を順次堆積し、さらに全
面にフォトレジスト膜１０４を塗布した後、トランジス
タ形成予定領域上に残すようにこれをパターニングす
る。
て説明する。図１（ａ）〜（ｄ）乃至図２（ａ）〜
（ｃ）は、本発明の一実施例の製造工程を示す工程断面
図である。まず、図１の（ａ）に示すように、単結晶シ
リコンからなるｐ型半導体基板１０１上にパッド酸化膜
１０２とシリコン窒化膜１０３を順次堆積し、さらに全
面にフォトレジスト膜１０４を塗布した後、トランジス
タ形成予定領域上に残すようにこれをパターニングす
る。
【００１２】次に、図１の（ｂ）に示すように、フォト
レジスト膜１０４をマスクとしてシリコン窒化膜１０
３、パッド酸化膜１０２およびｐ型半導体基板１０１を
ＲＩＥ（反応性イオンエッチ）法等によりエッチングす
る。このときシリコン窒化膜１０３、パッド酸化膜１０
２は異方性の高いＲＩＥ法にてエッチングし、ｐ型半導
体基板１０１は等方性のＲＩＥ法によりあるいはプラズ
マエッチング法によりエッチングをし、さらに、シリコ
ン窒化膜１０３下部のパッド酸化膜１０２をフッ酸を用
いてエッチング除去する。このように等方性エッチング
で半導体基板をエッチングすることにより、シリコン窒
化膜１０３を半導体基板１０１から庇状に突出させるこ
とができる（この庇状突出部の長さは１〜１．５μｍ程
度とすることができ、これが後に形成される、ｐ+ 型埋
込み層１０５とｎ+ 型埋込み層１０７との間の横方向の
マージンとなる）。
レジスト膜１０４をマスクとしてシリコン窒化膜１０
３、パッド酸化膜１０２およびｐ型半導体基板１０１を
ＲＩＥ（反応性イオンエッチ）法等によりエッチングす
る。このときシリコン窒化膜１０３、パッド酸化膜１０
２は異方性の高いＲＩＥ法にてエッチングし、ｐ型半導
体基板１０１は等方性のＲＩＥ法によりあるいはプラズ
マエッチング法によりエッチングをし、さらに、シリコ
ン窒化膜１０３下部のパッド酸化膜１０２をフッ酸を用
いてエッチング除去する。このように等方性エッチング
で半導体基板をエッチングすることにより、シリコン窒
化膜１０３を半導体基板１０１から庇状に突出させるこ
とができる（この庇状突出部の長さは１〜１．５μｍ程
度とすることができ、これが後に形成される、ｐ+ 型埋
込み層１０５とｎ+ 型埋込み層１０７との間の横方向の
マージンとなる）。
【００１３】次に、図１の（ｃ）に示すように、フォト
レジスト膜１０４をマスクとしてボロン（Ｂ）をイオン
注入する。さらに、図１の（ｄ）に示すように、フォト
レジスト膜１０４を除去した後、９５０℃で３０分程度
アニールを行ってｐ+ 型埋込み層１０５を形成し、さら
に９５０℃程度でスチーム熱酸化を行って膜厚８０００
Å程度のマスク酸化膜１０６を形成する。このときマス
ク酸化膜１０６に形成されるバーズビークはｐ+ 型埋込
み層１０５と、この後形成されるｎ+ 型埋込み層１０７
との間の追加のマージンを与える。
レジスト膜１０４をマスクとしてボロン（Ｂ）をイオン
注入する。さらに、図１の（ｄ）に示すように、フォト
レジスト膜１０４を除去した後、９５０℃で３０分程度
アニールを行ってｐ+ 型埋込み層１０５を形成し、さら
に９５０℃程度でスチーム熱酸化を行って膜厚８０００
Å程度のマスク酸化膜１０６を形成する。このときマス
ク酸化膜１０６に形成されるバーズビークはｐ+ 型埋込
み層１０５と、この後形成されるｎ+ 型埋込み層１０７
との間の追加のマージンを与える。
【００１４】次に、図２の（ａ）に示すように、シリコ
ン窒化膜１０３を除去した後、マスク酸化膜１０６をマ
スクとしてヒ素（Ａｓ）を高濃度にイオン注入する。次
に、図２の（ｂ）に示すように、９５０℃で３０分程度
アニールを行ってｎ+ 型埋込み層１０７を形成し、続い
てマスク酸化膜１０６をエッチング除去する。ここに、
ｐ+ 型埋込み層１０５に自己整合されたｎ+ 型埋込み層
１０７が形成されたことになる。
ン窒化膜１０３を除去した後、マスク酸化膜１０６をマ
スクとしてヒ素（Ａｓ）を高濃度にイオン注入する。次
に、図２の（ｂ）に示すように、９５０℃で３０分程度
アニールを行ってｎ+ 型埋込み層１０７を形成し、続い
てマスク酸化膜１０６をエッチング除去する。ここに、
ｐ+ 型埋込み層１０５に自己整合されたｎ+ 型埋込み層
１０７が形成されたことになる。
【００１５】次に、リンドープされたシリコンをエピタ
キシャル成長させて、ｎ- 型エピタキシャル層１０８を
形成し、このｎ- 型エピタキシャル層１０８中のｎ+ 型
埋込み層１０７上にベース領域１０９、エミッタ領域１
１０、コレクタ取り出し領域１１１を形成してｎｐｎト
ランジスタを形成し、またボロンのイオン注入によりエ
ピタキシャル層１０８中のｐ+ 型埋込み層１０５上にｐ
+ 型絶縁分離領域１１２を形成する［図２の（ｃ）］。
キシャル成長させて、ｎ- 型エピタキシャル層１０８を
形成し、このｎ- 型エピタキシャル層１０８中のｎ+ 型
埋込み層１０７上にベース領域１０９、エミッタ領域１
１０、コレクタ取り出し領域１１１を形成してｎｐｎト
ランジスタを形成し、またボロンのイオン注入によりエ
ピタキシャル層１０８中のｐ+ 型埋込み層１０５上にｐ
+ 型絶縁分離領域１１２を形成する［図２の（ｃ）］。
【００１６】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく各種変更
が可能である。例えば、半導体基板に対する等方性エッ
チングを湿式で行うことができ、また熱処理や熱酸化時
の温度等は適宜変更しうる。さらに、実施例における導
電型をすべて逆にすることができる。また、本発明はバ
イポーラ素子のみを搭載した半導体装置だけでなく、Ｂ
ｉＣＭＯＳを含むＭＯＳトランジスタとの混在型半導体
装置にも適用しうるものである。
本発明は上記実施例に限定されるものではなく各種変更
が可能である。例えば、半導体基板に対する等方性エッ
チングを湿式で行うことができ、また熱処理や熱酸化時
の温度等は適宜変更しうる。さらに、実施例における導
電型をすべて逆にすることができる。また、本発明はバ
イポーラ素子のみを搭載した半導体装置だけでなく、Ｂ
ｉＣＭＯＳを含むＭＯＳトランジスタとの混在型半導体
装置にも適用しうるものである。
【００１７】
【発明の効果】以上説明したように、本発明のバイポー
ラ型半導体装置の製造方法は、バイポーラトランジスタ
のｎ+ 型埋込み層１０７を絶縁分離のためのｐ+ 型埋込
み層に対して自己整合的に形成するものにおいて、ｐ+
型埋込み層１０５を半導体基板の凹所に形成し、ｎ+ 型
埋込み層１０７を熱酸化によって形成された酸化膜１０
６をマスクとして基板凸部に形成するようにしたので、
ｎ+ 型埋込み層１０７とｐ+ 型埋込み層１０５とを横方
向および深さ方向において隔離することが可能になる。
さらに、基板凹所を等方性エッチングにて形成すること
により横方向のマージンを十分に確保するようにするこ
とができる。よって、本発明によれば、バイポーラ型半
導体装置の降状電圧を高くすることが可能となり、高耐
圧化が実現できる。
ラ型半導体装置の製造方法は、バイポーラトランジスタ
のｎ+ 型埋込み層１０７を絶縁分離のためのｐ+ 型埋込
み層に対して自己整合的に形成するものにおいて、ｐ+
型埋込み層１０５を半導体基板の凹所に形成し、ｎ+ 型
埋込み層１０７を熱酸化によって形成された酸化膜１０
６をマスクとして基板凸部に形成するようにしたので、
ｎ+ 型埋込み層１０７とｐ+ 型埋込み層１０５とを横方
向および深さ方向において隔離することが可能になる。
さらに、基板凹所を等方性エッチングにて形成すること
により横方向のマージンを十分に確保するようにするこ
とができる。よって、本発明によれば、バイポーラ型半
導体装置の降状電圧を高くすることが可能となり、高耐
圧化が実現できる。
【図１】 本発明の一実施例を示す工程断面図の一部。
【図２】 本発明の一実施例を示す工程断面図の一部。
【図３】 従来例の工程断面図の一部。
【図４】 従来例の工程断面図の一部。
１０１、２０１・・・ｐ型半導体基板 １０２、２０２・・・パッド酸化膜 １０３、２０３・・・シリコン窒化膜 １０４、２０４・・・フォトレジスト膜 １０５・・・ｐ+ 型埋込み層 １０６・・・マスク酸化膜 １０７・・・ｎ+ 型埋込み層 １０８・・・ｎ- 型エピタキシャル層 １０９・・・ベース領域 １１０・・・エミッタ領域 １１１・・・コレクタ取り出し領域 １１２・・・ｐ+ 型絶縁分離領域 ２０６・・・サイドウォール ２０６ａ・・・ＣＶＤ酸化膜 ２０７・・・ｐ+ 型拡散層 ２０８・・・フィールド酸化膜 ２０９・・・ｎ+ 型拡散層
Claims (2)
- 【請求項１】 第１導電型半導体基板上に耐酸化膜を形
成しバイポーラトランジスタ形成予定領域上に選択的に
フォトレジスト膜を形成する工程と、 前記フォトレジスト膜をマスクとして前記耐酸化膜に異
方性のエッチングを、続いて前記半導体基板に等方性の
エッチングを施して半導体基板に選択的に凹所を形成す
る工程と、 前記凹所に第１導電型不純物を導入した後前記耐酸化膜
をマスクとして熱酸化を行い前記凹所にマスク酸化膜を
形成する工程と、 前記耐酸化膜を除去した後前記マスク酸化膜をマスクと
して第２導電型不純物を導入して前記バイポーラトラン
ジスタ形成予定領域に高濃度不純物領域を形成する工程
と、 前記マスク酸化膜を除去した後全面に第２導電型半導体
層をエピタキシャル成長させる工程と、 前記高濃度不純物領域を埋込み拡散層とするバイポーラ
トランジスタを前記第２導電型半導体層内に形成する工
程と、 を備えるバイポーラ型半導体装置の製造方法。 - 【請求項２】 前記第１導電型半導体基板上に前記耐酸
化膜を形成するに先立って、前記第１導電型半導体基板
上にパッド酸化膜を形成することを特徴とする請求項１
記載のバイポーラ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7770093A JP2500427B2 (ja) | 1993-03-11 | 1993-03-11 | バイポ―ラ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7770093A JP2500427B2 (ja) | 1993-03-11 | 1993-03-11 | バイポ―ラ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318601A JPH06318601A (ja) | 1994-11-15 |
| JP2500427B2 true JP2500427B2 (ja) | 1996-05-29 |
Family
ID=13641178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7770093A Expired - Lifetime JP2500427B2 (ja) | 1993-03-11 | 1993-03-11 | バイポ―ラ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500427B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707017B1 (ko) * | 2001-05-31 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치의 제조방법 |
-
1993
- 1993-03-11 JP JP7770093A patent/JP2500427B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06318601A (ja) | 1994-11-15 |
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