JP3707978B2 - 半導体集積回路とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特にＩＩＬ素子を有するバイポーラ型の集積回路とその製造方法に関する。
【０００２】
【従来の技術】
ＩＩＬはバイポーラプロセス技術を使って形成できるため、同一チップ上にデジタル回路とアナログ回路とを容易に集積できる特長があり、集積回路に広く用いられている。
【０００３】
ＩＩＬを高速に動作させるには、逆方向構造の縦型トランジスタのエミッタおよびベース領域に蓄積される少数電荷を低減することが重要である。例えば、バイポーラプロセスの素子分離に用いる厚い酸化膜でＩＩＬ素子を取り囲むことにより、ベース領域に蓄積される少数電荷を大幅に低減でき、ＩＩＬを高速化できる。
【０００４】
図９（ａ）〜図９（ｄ）は従来のＩＩＬの構造を示す図である。図９（ｄ）は平面図、図９（ａ）は図９（ｄ）のＡ−Ａ’に沿った断面図、図９（ｂ）は図９（ｄ）のＢ−Ｂ’に沿った断面図、図９（ｃ）は図９（ｄ）のＣ−Ｃ’に沿った断面図を示す。
【０００５】
Ｎ型シリコン基板１上にＮ型エピタキシャル層２が形成され、Ｎ型エピタキシャル層２中にＰ型拡散層８およびＰ型拡散層９が形成され、Ｐ型拡散層９中にＮ型拡散層１２が形成されている。そして、Ｎ型拡散層１２をコレクタとし、Ｐ型拡散層９をベースとし、Ｎ型エピタキシャル層２をエミッタとする逆方向構造の縦型ＮＰＮトランジスタを構成している。更にＰ型半導体膜４ａは、縦型ＮＰＮトランジスタのベース蓄積電荷を低減する等の目的で、ＬＯＣＯＳ膜３を跨いで形成され、縦型ＮＰＮトランジスタのベース電極および横型ＰＮＰトランジスタのコレクタ電極を兼ねている。Ｐ型半導体膜４ｂが横型ＰＮＰトランジスタのコレクタ電極４ａから離れた所定の位置に、横型ＰＮＰトランジスタのエミッタ電極として形成されている。横型ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ電極４ｂは、素子分離ＬＯＣＯＳ膜３の周辺部を横切って同一素子領域上に形成されている。素子分離ＬＯＣＯＳ膜３で素子間を取り囲むことにより、縦型ＮＰＮトランジスタのエミッタおよぴベースの蓄積電荷等の低減を図っている。
【０００６】
【発明が解決しようとする課題】
上記のとおり従来の技術では、図９（ｃ）および図９（ｄ）に示す様に、横型ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ電極４ｂとして用いる半導体膜が、素子分離ＬＯＣＯＳ膜３の周辺部を横切って同一素子領域上に形成されている。横型ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ電極４ｂとして用いる半導体膜をエッチングした時のエッチング残渣４ｃは、シリコンとの段差があるＬＯＣＯＳ膜３の周辺部において残りやすく、このエッチング残渣を介して横型ＰＮＰトランジスタのコレクタとエミッタとの間にリーク電流が流れるという課題があった。
【０００７】
また図９（ｄ）に示すように、横型ＰＮＰトランジスタのコレクタ電極４ａとエミッタ電極４ｂが対向する部分の素子領域の幅は、コレクタ電極４ａおよびエミッタ電極４ｂが対向する幅と同一にしているため、横型ＰＮＰトランジスタのエミッタ（Ｐ型拡散層６）とコレクタ（Ｐ型拡散層７）が対向しているベース領域が幅広くなり、Ｐ型拡散層６から供給されるインジェクタ電流は横型ＰＮＰトランジスタのベース電流として多く流れ、ＩＩＬのβｅｆｆが低くなるという課題があった。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体集積回路は、第１導電型の半導体基板上に形成された第１導電型の半導体層と、前記半導体層表面の第１の素子領域を取り囲む素子分離領域に形成された絶縁膜と、前記第１の素子領域内に前記絶縁膜上を横切って形成された第２導電型の第１の半導体膜と、前記第１の素子領域内に形成され、且つ前記絶縁膜の周辺部を横切らずに形成された第２導電型の第２の半導体膜とを備える。前記第１の半導体膜がＩＩＬの横型トランジスタのコレクタ電極を構成し、前記第２の半導体膜が前記横型トランジスタのエミッタ電極を構成する。
【０００９】
上記構成の半導体集積回路において、前記第１の半導体膜と前記第２の半導体膜が対向する部分における前記第１の素子領域の幅が、前記第１の素子領域の他の部分の幅より狭く形成されることが好ましい。
【００１０】
上記課題を解決するために本発明の半導体集積回路の製造方法は、第１導電型の半導体基板上に第１導電型の半導体層を形成する工程と、前記半導体層表面の素子領域を取り囲む素子分離領域に素子分離酸化膜を形成する工程と、前記半導体基板上全面に半導体膜を形成する工程と、前記半導体膜に第２導電型の第１の不純物を導入して第２導電型の半導体膜とする工程と、前記第２導電型の半導体膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜および前記第２導電型の半導体膜を選択的にエッチングして、前記第２導電型の半導体膜から、前記素子分離酸化膜を横切って第１の素子領域と第２の素子領域にまたがる第１の半導体膜を形成すると同時に、前記第１の素子領域内に前記素子分離酸化膜の周辺部を横切らずに配置された第２の半導体膜を形成する工程と、前記第１の不純物を前記半導体層に導入し第２導電型の第１の拡散層を形成する工程と、前記第２の素子領域に第２導電型の第２の不純物を導入し、第２導電型の第２の拡散層を形成する工程と、前記第２導電型の第２の拡散層に第１導電型の第１の不純物を導入し、第１導電型の第１の拡散層を形成する工程とを備え、前記第１の半導体膜をＩＩＬの横型トランジスタのコレクタ電極とし、前記第２の半導体膜を前記横型トランジスタのエミッタ電極とすることを特徴とする。
【００１１】
上記構成の半導体集積回路、およびその製造方法によれば、同一素子領域上に形成する横型ＰＮＰトランジスタのコレクタ電極とエミッタ電極のうちのエミッタ電極が、素子分離ＬＯＣＯＳ膜の周辺部を横切っていない。したがって、横型ＰＮＰトランジスタのコレクタ電極およびエミッタ電極として用いる半導体膜をエッチングした時のエッチング残渣が、ＬＯＣＯＳ膜の周辺部に残っても、そのエッチング残渣を介して前記横型ＰＮＰトランジスタのコレクタとエミッタが電気的に繋がることがないので、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００１２】
また、横型ＰＮＰトランジスタのコレクタ電極とエミッタ電極が対向する部分における素子領域の幅が、同じ素子領域の他の部分より狭く形成されているため、横型ＰＮＰトランジスタのエミッタとコレクタが対向しているベース領域が狭くなり、ベース電流を減らすことができ、ＩＩＬのβｅｆｆを向上させることができる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。本発明の半導体集積回路の一例を図１に示す。図１（ｄ）は平面図、図１（ａ）は図１（ｄ）のＡ−Ａ’に沿った断面図、図１（ｂ）は図１（ｄ）のＢ−Ｂ’に沿った断面図、図１（ｃ）は図１（ｄ）のＣ−Ｃ’に沿った断面図である。
【００１４】
Ｎ型シリコン基板１０１は、アンチモンまたは砒素が、不純物濃度１×１０18〜５×１０19ｃｍ-3程度にドーピングされている。このＮ型シリコン基板１０１は縦型ＮＰＮトランジスタのエミッタとなる。Ｎ型シリコン基板１０１上に、リンまたは砒素を５×１０15〜１×１０16ｃｍ-3程度ドーピングして膜厚０．７〜１．２μｍ程度のＮ型エピタキシャル層１０２が形成されている。このＮ型エピタキシャル層１０２は、縦型ＮＰＮトランジスタのエミッタおよび横型ＰＮＰトランジスタのベースとなる。
【００１５】
Ｎ型エピタキシャル層１０２の第１の素子領域（横型ＰＮＰトランジスタの形成領域）に、Ｐ型拡散層１０６および１０７が表面濃度約１×１０20ｃｍ-3、接合深さ０．２〜０．４μｍで形成されている。Ｎ型エピタキシャル層１０２の第２の素子領域（縦型ＮＰＮトランジスタの形成領域）に、Ｐ型拡散層１０８が表面濃度約１×１０20ｃｍ-3、接合深さ０．２〜０．４μｍで形成されている。前記第２の素子領域中には更に、Ｐ型拡散層１０９が表面濃度約１×１０17ｃｍ-3、接合深さ０．２〜０．４μｍで形成され、そのＰ型拡散層１０９中に、Ｎ型拡散層１１２が表面濃度約２×１０20ｃｍ-3、接合深さ０．０５〜０．２μｍで形成されている。
【００１６】
Ｐ型拡散層１０６は横型ＰＮＰトランジスタのエミッタ層となり、Ｐ型拡散層１０７は前記横型ＰＮＰトランジスタのコレクタ層となる。Ｐ型拡散層１０８は前記縦型ＮＰＮトランジスタの外部ベース層となり、Ｐ型拡散層１０９は縦型ＮＰＮトランジスタの活性ベース層となり、Ｎ型拡散層１１２は縦型ＮＰＮトランジスタのコレクタ層となる。
【００１７】
またＰ型半導体膜が、縦型ＮＰＮトランジスタのベース電極と横型ＰＮＰトランジスタのコレクタ電極を兼ねたコレクタ電極１０４ａとして形成されている。ＰＮＰトランジスタのコレクタ電極１０４ａから離れてかつ素子分離ＬＯＣＯＳ膜１０３の周辺部を横切らない所定の位置に、Ｐ型半導体膜がインジェクタとなる横型ＰＮＰトランジスタのエミッタ電極１０４ｂとして形成されている。酸化膜１０５は、コレクタ電極１０４ａおよびエミッタ電極１０４ｂの上とＮ型半導体膜１１１の上に絶縁膜として形成されている。Ｎ型半導体膜１１１は縦型ＮＰＮトランジスタのコレクタ電極となる。また１１０はサイドウォール膜、１１３はフィールド絶縁膜、１１４はアルミ電極である。素子分離ＬＯＣＯＳ膜１０３は、膜厚が０．８〜１．３μｍ程度で、素子間を取り囲むように形成されており、主に縦型ＮＰＮトランジスタのエミッタおよぴベースの蓄積電荷等の低減を図っている。
【００１８】
ここで、図１（ａ）〜（ｄ）に示されるように、横型ＰＮＰトランジスタのエミッタ電極１０４ｂは、横型ＰＮＰトランジスタのコレクタ電極１０４ａと同一の素子領域内に形成されるが、横型ＰＮＰトランジスタのエミッタ電極１０４ｂはＬＯＣＯＳ酸化膜１０３の周辺部を横切っていない。そのため、横型ＰＮＰトランジスタのコレクタ電極およびエミッタ電極として用いる半導体膜をエッチングした時のエッチング残渣１０４ｃが、ＬＯＣＯＳ膜の周辺部に残っても、エッチング残渣を介して横型ＰＮＰトランジスタのコレクタとエミッタは電気的に繋がらないため、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００１９】
また、横型ＰＮＰトランジスタのコレクタ電極１０４ａと、横型ＰＮＰトランジスタのエミッタ電極１０４ｂが対向する部分における素子領域の幅Ｗ１は、同じ素子領域の他の部分の幅Ｗ２より狭く形成されているため、横型ＰＮＰトランジスタのエミッタとコレクタが対向しているベース領域が狭くなり、横型ＰＮＰトランジスタのベース電流を減らすことができ、ＩＩＬのβｅｆｆを向上させることができる。
【００２０】
次に、本発明の半導体集積回路の製造方法の一例を図２〜図８に示す。各図において、（ａ）は図１（ｄ）のＡ−Ａ’断面図、（ｂ）は図１（ｄ）のＣ−Ｃ’断面図である。
【００２１】
まず、図２に示すように、アンチモンまたは砒素を１×１０18〜５×１０19ｃｍ-3程度ドーピングした結晶方位が（１１１）あるいは（１００）のＮ型シリコン基板２０１上に、１０８０℃、８０Ｔｏｒｒ程度の条件でジクロロシランとアルシンガスを用いてＮ型エピタキシャル層２０２を成長させる。Ｎ型エピタキシャル層２０２の厚さは０．７〜１．２μｍで、リンの不純物濃度が８×１０15ｃｍ-3程度である。Ｎ型シリコン基板２０１はＮＰＮトランジスタのエミッタ層、Ｎ型エピタキシャル層２０２はＮＰＮトランジスタのエミッタ層および横型ＰＮＰトランジスタのベース層となる。次に、エピタキシャル層２０２上に図面には表示されていない酸化膜を３５ｎｍ程度成長させ、シリコン窒化膜２０３を約１２０ｎｍ成長させる。シリコン窒化膜２０３は、ジクロロシランとアンモニアの混合ガスを用いて減圧ＣＶＤ法で成長させる。
【００２２】
次に図３に示すように、フォトリソグラフィーにより素子分離領域を開口したレジスト２０４をマスクにして、ドライエッチングによりシリコン窒化膜２０３とＮ型エピタキシャル層２０２を続けてエッチングし、素子分離領域にＮ型エピタキシャル層２０２の膜厚の半分よりも若干深い程度の深さ０．４〜０．７μｍのシリコン溝２０５を形成する。なおシリコン窒化膜２０３はＣＨＦ3ガスで、Ｎ型エピタキシャル層２０２はＳＦ6系ガスを用いてドライエッチングする。
【００２３】
続いて、酸素プラズマアッシングを用いて、レジスト２０４を除去した後、図４に示すように、図面には表示されていない酸化膜を３５ｎｍ程度成長させ、シリコン窒化膜２０６を約４０ｎｍ成長させる。シリコン窒化膜２０６は、ジクロロシランとアンモニアの混合ガスを用いて減圧ＣＶＤ法で成長させる。続いて、ＣＨＦ3ガスでウエハ全面を異方性ドライエッチングして、素子分離領域のシリコン窒化膜を除き、素子領域とシリコン溝２０５の側面にシリコン窒化膜２０６を残す。
【００２４】
次に図５に示すように、素子分離ＬＯＣＯＳ膜２０７を、シリコン窒化膜２０３およびシリコン窒化膜２０６をマスクにして選択的に０．８〜１．３μｍの厚さに形成する。ＬＯＣＯＳ膜２０７は、１０５０℃のパイロジェニック酸化により形成する。このように、シリコン溝２０５にＬＯＣＯＳ膜２０７を形成することによって、ＬＯＣＯＳ膜２０７はＮ型シリコン基板２０１まで到達するので、ＩＩＬのＮＰＮトランジスタのエミッタとして動作するＮ型エピタキシャル層２０２の領域が減り、ＮＰＮトランジスタのエミッタ蓄積電荷量を減らすことができ、ＩＩＬを高速化できる。
【００２５】
次にリン酸液によりシリコン窒化膜２０３およびシリコン窒化膜２０６を除去し、続いてパッド酸化膜をパッファードＨＦ液により除去した後、図６に示すように膜厚が３００ｎｍ程度のアモルファスシリコン膜２０８を減圧ＣＶＤ法により成長させる。次に、注入量が７×１０15ｃｍ-2程度のボロンを、２０ｋｅＶ程度でアモルファスシリコン膜２０８ヘイオン注入した後、膜厚が１５０ｎｍ程度の酸化膜２０９を減圧ＣＶＤ法により形成する。ここでアモルファスシリコン膜２０８のかわりにポリシリコン膜を用いてもよい。
【００２６】
次に図７に示すように、フォトリソグラフィーにより開口したレジスト２１０をマスクにして、酸化膜２０９およびアモルファスシリコン膜２０８を異方性エッチングし、横型ＰＮＰトランジスタのエミッタ電極２０８ｂ、横型ＰＮＰトランジスタのコレクタ電極と縦型ＮＰＮトランジスタのベース電極を兼ねたコレクタ電極２０８ａ、および縦型ＮＰＮトランジスタのコレクタ開口部２１１を形成する。なお、酸化膜２０９のエッチングはＣＨＦ3ガスを用い、アモルファスシリコン膜２０８のエッチングはＨＢｒと塩素系の混合ガスを用いる。
【００２７】
ここで、同一素子領域に形成する横型ＰＮＰトランジスタのエミッタ電極２０８ｂとコレクタ電極２０８ａのうち、エミッタ電極２０８ｂが素子分離ＬＯＣＯＳ膜２０７の周辺部を横切っていない。従って、横型ＰＮＰトランジスタのエミッタ電極２０８ｂおよびコレクタ電極２０８ａを形成するエッチング時のエッチング残渣２０８ｃがＬＯＣＯＳ膜２０７の周辺部に残っても、横型ＰＮＰトランジスタのコレクタ電極２０８ａとエミッタ電極２０８ｂは、エッチング残渣２０８ｃを介して繋がることはなく、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００２８】
更にこの製造方法によると、横型ＰＮＰトランジスタのエミッタ電極２０８ｂとコレクタ電極２０８ａは同一の半導体膜を使って同じ工程で形成できるうえに、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。従って、例えば横型ＰＮＰトランジスタのコレクタ電極を形成した後にエッチング残渣表面にシリコン窒化膜などの絶縁膜を形成し、次に縦型ＮＰＮトランジスタのエミッタ電極を形成するような製造方法に比べて、工程数を削減できる。
【００２９】
続いて、酸素プラズマアッシングを用いてレジスト２１０を除去する。次に図示されていない酸化膜を１０〜２０ｎｍ程度全面に形成する。この時、エミッタ電極２０８ｂとコレクタ電極２０８ａを構成するアモルファスシリコン膜からボロンが基板へ拡散し、図８に示すように、Ｐ型拡散層２１２が形成される。次に、縦型ＮＰＮトランジスタのコレクタ開口部２１１の領域を開口したレジストをマスクにして、注入量が３×１０12ｃｍ-2程度のボロンを、３０ｋｅＶ程度でイオン注入する。続いて、酸素プラズマアッシングを用いて、レジストを除去する。次に、膜厚が４０ｎｍ程度のシリコン窒化膜２１３を減圧ＣＶＤ法により堆積し、膜厚が１５０〜２５０ｎｍ程度のポリシリコン膜２１４を減圧ＣＶＤ法により堆積する。ここで、ポリシリコン膜２１４のかわりにアモルファスシリコン膜を用いても良い。続いてポリシリコン膜２１４を異方性エッチングし、次にコレクタ開口部２１１領域を開口したレジストをマスクにして、シリコン窒化膜２１３をエッチングした後、酸素プラズマアッシングを用いてレジストを除去する。
【００３０】
次に、バッファードＨＦを使ってコレクタ開口部２１１の酸化膜をエッチングし、膜厚が１５０〜２００ｎｍ程度のポリシリコン膜２１５を減圧ＣＶＤ法により堆積する。ここで、ポリシリコン膜２１５のかわりにアモルファスシリコン膜を用いてもよい。続いてポリシリコン膜２１５へ、注入量が１×１０16〜２×１０16ｃｍ-2程度の砒素を４０ｋｅＶ程度でイオン注入した後、例えば温度が１０５０℃程度、時間が３０秒程度の熱処理をして、ポリシリコン膜２１５中の砒素を活性化させ基板へ拡散させる。それにより、縦型ＮＰＮトランジスタのコレクタ層となるＮ型拡散層２１７を形成すると共に、縦型ＮＰＮトランジスタのコレクタ開口部２１１下のＮ型エピタキシャル層２０２中に注入されているボロンを活性化して、縦型ＮＰＮトランジスタのベース層となるＰ型拡散層２１６を形成する。次に、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして、ポリシリコン膜２１５を異方性エッチングした後、酸素プラズマアッシングを用いてレジストを除去して縦型ＮＰＮトランジスタのコレクタ電極を形成する。以上の様にして、図８に示すような横型ＰＮＰトランジスタと逆方向構造の縦型ＮＰＮトランジスタを形成する。
【００３１】
以上の様な製造方法によると、横型ＰＮＰトランジスタのエミッタ電極とコレクタ電極を同じ半導体膜をつかって一度に形成できるうえに、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００３２】
【発明の効果】
本発明の半導体集積回路とその製造方法によれば、横型ＰＮＰトランジスタのエミッタ電極が、素子分離ＬＯＣＯＳ膜の周辺部を横切っていないため、ＬＯＣＯＳ膜の周辺部に残った半導体膜のエッチング残渣を介して、横型ＰＮＰトランジスタのコレクタとエミッタが電気的に繋がるのを防ぐことができ、横型ＰＮＰトランジスタのコレクターエミッタ間に流れるリーク電流を阻止できる。
【００３３】
また、横型ＰＮＰトランジスタのコレクタ電極とエミッタ電極が対向する部分における素子領域の幅が、同じ素子領域の他の部分より狭く形成されているため、横型ＰＮＰトランジスタのベース電流を減らすことができ、ＩＩＬのβｅｆｆを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体集積回路の構成を示し、（ａ）〜（ｃ）は断面図、（ｄ）は平面図
【図２】 本発明の半導体集積回路の製造方法を示す工程断面図
【図３】 本発明の半導体集積回路の製造方法を示す工程断面図
【図４】 本発明の半導体集積回路の製造方法を示す工程断面図
【図５】 本発明の半導体集積回路の製造方法を示す工程断面図
【図６】 本発明の半導体集積回路の製造方法を示す工程断面図
【図７】 本発明の半導体集積回路の製造方法を示す工程断面図
【図８】 本発明の半導体集積回路の製造方法を示す工程断面図
【図９】 従来例の半導体集積回路の構成を示し、（ａ）〜（ｃ）は断面図、（ｄ）は平面図
【符号の説明】
１，１０１ Ｎ型シリコン基板
２，１０２ Ｎ型エピタキシャル層
３，１０３ 素子分離ＬＯＣＯＳ膜
４ａ，１０４ａ Ｐ型半導体膜（ＰＮＰトランジスタのコレクタ電極）
４ｂ，１０４ｂ Ｐ型半導体膜（ＰＮＰトランジスタのエミッタ電極）
４ｃ，１０４ｃ Ｐ型半導体膜のエッチング残渣
５，１０５ 酸化膜
６，１０６ Ｐ型拡散層
７，１０７ Ｐ型拡散層
８，１０８ Ｐ型拡散層
９，１０９ Ｐ型拡散層
１０，１１０ サイドウォール膜
１１，１１１ Ｎ型半導体膜
１２，１１２ Ｎ型拡散層
１３，１１３ フィールド膜
１４，１１４ アルミ電極
２０１ Ｎ型シリコン基板
２０２ Ｎ型エピタキシャル層
２０３ シリコン窒化膜
２０４ フォトレジスト
２０５ シリコン溝
２０６ シリコン窒化膜
２０７ 素子分離ＬＯＣＯＳ膜
２０８ アモルファスシリコン膜
２０８ａ アモルファスシリコン膜
２０８ｂ アモルファスシリコン膜
２０８ｃ アモルファスシリコン膜のエッチング残渣
２０９ 酸化膜
２１０ フォトレジスト
２１１ ＮＰＮトランジスタのコレクタ開口部
２１２ Ｐ型拡散層
２１３ シリコン窒化膜
２１４ ポリシリコン膜
２１５ ポリシリコン膜
２１６ Ｐ型拡散層
２１７ Ｎ型拡散層
【発明の属する技術分野】
本発明は、半導体集積回路、特にＩＩＬ素子を有するバイポーラ型の集積回路とその製造方法に関する。
【０００２】
【従来の技術】
ＩＩＬはバイポーラプロセス技術を使って形成できるため、同一チップ上にデジタル回路とアナログ回路とを容易に集積できる特長があり、集積回路に広く用いられている。
【０００３】
ＩＩＬを高速に動作させるには、逆方向構造の縦型トランジスタのエミッタおよびベース領域に蓄積される少数電荷を低減することが重要である。例えば、バイポーラプロセスの素子分離に用いる厚い酸化膜でＩＩＬ素子を取り囲むことにより、ベース領域に蓄積される少数電荷を大幅に低減でき、ＩＩＬを高速化できる。
【０００４】
図９（ａ）〜図９（ｄ）は従来のＩＩＬの構造を示す図である。図９（ｄ）は平面図、図９（ａ）は図９（ｄ）のＡ−Ａ’に沿った断面図、図９（ｂ）は図９（ｄ）のＢ−Ｂ’に沿った断面図、図９（ｃ）は図９（ｄ）のＣ−Ｃ’に沿った断面図を示す。
【０００５】
Ｎ型シリコン基板１上にＮ型エピタキシャル層２が形成され、Ｎ型エピタキシャル層２中にＰ型拡散層８およびＰ型拡散層９が形成され、Ｐ型拡散層９中にＮ型拡散層１２が形成されている。そして、Ｎ型拡散層１２をコレクタとし、Ｐ型拡散層９をベースとし、Ｎ型エピタキシャル層２をエミッタとする逆方向構造の縦型ＮＰＮトランジスタを構成している。更にＰ型半導体膜４ａは、縦型ＮＰＮトランジスタのベース蓄積電荷を低減する等の目的で、ＬＯＣＯＳ膜３を跨いで形成され、縦型ＮＰＮトランジスタのベース電極および横型ＰＮＰトランジスタのコレクタ電極を兼ねている。Ｐ型半導体膜４ｂが横型ＰＮＰトランジスタのコレクタ電極４ａから離れた所定の位置に、横型ＰＮＰトランジスタのエミッタ電極として形成されている。横型ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ電極４ｂは、素子分離ＬＯＣＯＳ膜３の周辺部を横切って同一素子領域上に形成されている。素子分離ＬＯＣＯＳ膜３で素子間を取り囲むことにより、縦型ＮＰＮトランジスタのエミッタおよぴベースの蓄積電荷等の低減を図っている。
【０００６】
【発明が解決しようとする課題】
上記のとおり従来の技術では、図９（ｃ）および図９（ｄ）に示す様に、横型ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ電極４ｂとして用いる半導体膜が、素子分離ＬＯＣＯＳ膜３の周辺部を横切って同一素子領域上に形成されている。横型ＰＮＰトランジスタのコレクタ電極４ａおよびエミッタ電極４ｂとして用いる半導体膜をエッチングした時のエッチング残渣４ｃは、シリコンとの段差があるＬＯＣＯＳ膜３の周辺部において残りやすく、このエッチング残渣を介して横型ＰＮＰトランジスタのコレクタとエミッタとの間にリーク電流が流れるという課題があった。
【０００７】
また図９（ｄ）に示すように、横型ＰＮＰトランジスタのコレクタ電極４ａとエミッタ電極４ｂが対向する部分の素子領域の幅は、コレクタ電極４ａおよびエミッタ電極４ｂが対向する幅と同一にしているため、横型ＰＮＰトランジスタのエミッタ（Ｐ型拡散層６）とコレクタ（Ｐ型拡散層７）が対向しているベース領域が幅広くなり、Ｐ型拡散層６から供給されるインジェクタ電流は横型ＰＮＰトランジスタのベース電流として多く流れ、ＩＩＬのβｅｆｆが低くなるという課題があった。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体集積回路は、第１導電型の半導体基板上に形成された第１導電型の半導体層と、前記半導体層表面の第１の素子領域を取り囲む素子分離領域に形成された絶縁膜と、前記第１の素子領域内に前記絶縁膜上を横切って形成された第２導電型の第１の半導体膜と、前記第１の素子領域内に形成され、且つ前記絶縁膜の周辺部を横切らずに形成された第２導電型の第２の半導体膜とを備える。前記第１の半導体膜がＩＩＬの横型トランジスタのコレクタ電極を構成し、前記第２の半導体膜が前記横型トランジスタのエミッタ電極を構成する。
【０００９】
上記構成の半導体集積回路において、前記第１の半導体膜と前記第２の半導体膜が対向する部分における前記第１の素子領域の幅が、前記第１の素子領域の他の部分の幅より狭く形成されることが好ましい。
【００１０】
上記課題を解決するために本発明の半導体集積回路の製造方法は、第１導電型の半導体基板上に第１導電型の半導体層を形成する工程と、前記半導体層表面の素子領域を取り囲む素子分離領域に素子分離酸化膜を形成する工程と、前記半導体基板上全面に半導体膜を形成する工程と、前記半導体膜に第２導電型の第１の不純物を導入して第２導電型の半導体膜とする工程と、前記第２導電型の半導体膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜および前記第２導電型の半導体膜を選択的にエッチングして、前記第２導電型の半導体膜から、前記素子分離酸化膜を横切って第１の素子領域と第２の素子領域にまたがる第１の半導体膜を形成すると同時に、前記第１の素子領域内に前記素子分離酸化膜の周辺部を横切らずに配置された第２の半導体膜を形成する工程と、前記第１の不純物を前記半導体層に導入し第２導電型の第１の拡散層を形成する工程と、前記第２の素子領域に第２導電型の第２の不純物を導入し、第２導電型の第２の拡散層を形成する工程と、前記第２導電型の第２の拡散層に第１導電型の第１の不純物を導入し、第１導電型の第１の拡散層を形成する工程とを備え、前記第１の半導体膜をＩＩＬの横型トランジスタのコレクタ電極とし、前記第２の半導体膜を前記横型トランジスタのエミッタ電極とすることを特徴とする。
【００１１】
上記構成の半導体集積回路、およびその製造方法によれば、同一素子領域上に形成する横型ＰＮＰトランジスタのコレクタ電極とエミッタ電極のうちのエミッタ電極が、素子分離ＬＯＣＯＳ膜の周辺部を横切っていない。したがって、横型ＰＮＰトランジスタのコレクタ電極およびエミッタ電極として用いる半導体膜をエッチングした時のエッチング残渣が、ＬＯＣＯＳ膜の周辺部に残っても、そのエッチング残渣を介して前記横型ＰＮＰトランジスタのコレクタとエミッタが電気的に繋がることがないので、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００１２】
また、横型ＰＮＰトランジスタのコレクタ電極とエミッタ電極が対向する部分における素子領域の幅が、同じ素子領域の他の部分より狭く形成されているため、横型ＰＮＰトランジスタのエミッタとコレクタが対向しているベース領域が狭くなり、ベース電流を減らすことができ、ＩＩＬのβｅｆｆを向上させることができる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。本発明の半導体集積回路の一例を図１に示す。図１（ｄ）は平面図、図１（ａ）は図１（ｄ）のＡ−Ａ’に沿った断面図、図１（ｂ）は図１（ｄ）のＢ−Ｂ’に沿った断面図、図１（ｃ）は図１（ｄ）のＣ−Ｃ’に沿った断面図である。
【００１４】
Ｎ型シリコン基板１０１は、アンチモンまたは砒素が、不純物濃度１×１０18〜５×１０19ｃｍ-3程度にドーピングされている。このＮ型シリコン基板１０１は縦型ＮＰＮトランジスタのエミッタとなる。Ｎ型シリコン基板１０１上に、リンまたは砒素を５×１０15〜１×１０16ｃｍ-3程度ドーピングして膜厚０．７〜１．２μｍ程度のＮ型エピタキシャル層１０２が形成されている。このＮ型エピタキシャル層１０２は、縦型ＮＰＮトランジスタのエミッタおよび横型ＰＮＰトランジスタのベースとなる。
【００１５】
Ｎ型エピタキシャル層１０２の第１の素子領域（横型ＰＮＰトランジスタの形成領域）に、Ｐ型拡散層１０６および１０７が表面濃度約１×１０20ｃｍ-3、接合深さ０．２〜０．４μｍで形成されている。Ｎ型エピタキシャル層１０２の第２の素子領域（縦型ＮＰＮトランジスタの形成領域）に、Ｐ型拡散層１０８が表面濃度約１×１０20ｃｍ-3、接合深さ０．２〜０．４μｍで形成されている。前記第２の素子領域中には更に、Ｐ型拡散層１０９が表面濃度約１×１０17ｃｍ-3、接合深さ０．２〜０．４μｍで形成され、そのＰ型拡散層１０９中に、Ｎ型拡散層１１２が表面濃度約２×１０20ｃｍ-3、接合深さ０．０５〜０．２μｍで形成されている。
【００１６】
Ｐ型拡散層１０６は横型ＰＮＰトランジスタのエミッタ層となり、Ｐ型拡散層１０７は前記横型ＰＮＰトランジスタのコレクタ層となる。Ｐ型拡散層１０８は前記縦型ＮＰＮトランジスタの外部ベース層となり、Ｐ型拡散層１０９は縦型ＮＰＮトランジスタの活性ベース層となり、Ｎ型拡散層１１２は縦型ＮＰＮトランジスタのコレクタ層となる。
【００１７】
またＰ型半導体膜が、縦型ＮＰＮトランジスタのベース電極と横型ＰＮＰトランジスタのコレクタ電極を兼ねたコレクタ電極１０４ａとして形成されている。ＰＮＰトランジスタのコレクタ電極１０４ａから離れてかつ素子分離ＬＯＣＯＳ膜１０３の周辺部を横切らない所定の位置に、Ｐ型半導体膜がインジェクタとなる横型ＰＮＰトランジスタのエミッタ電極１０４ｂとして形成されている。酸化膜１０５は、コレクタ電極１０４ａおよびエミッタ電極１０４ｂの上とＮ型半導体膜１１１の上に絶縁膜として形成されている。Ｎ型半導体膜１１１は縦型ＮＰＮトランジスタのコレクタ電極となる。また１１０はサイドウォール膜、１１３はフィールド絶縁膜、１１４はアルミ電極である。素子分離ＬＯＣＯＳ膜１０３は、膜厚が０．８〜１．３μｍ程度で、素子間を取り囲むように形成されており、主に縦型ＮＰＮトランジスタのエミッタおよぴベースの蓄積電荷等の低減を図っている。
【００１８】
ここで、図１（ａ）〜（ｄ）に示されるように、横型ＰＮＰトランジスタのエミッタ電極１０４ｂは、横型ＰＮＰトランジスタのコレクタ電極１０４ａと同一の素子領域内に形成されるが、横型ＰＮＰトランジスタのエミッタ電極１０４ｂはＬＯＣＯＳ酸化膜１０３の周辺部を横切っていない。そのため、横型ＰＮＰトランジスタのコレクタ電極およびエミッタ電極として用いる半導体膜をエッチングした時のエッチング残渣１０４ｃが、ＬＯＣＯＳ膜の周辺部に残っても、エッチング残渣を介して横型ＰＮＰトランジスタのコレクタとエミッタは電気的に繋がらないため、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００１９】
また、横型ＰＮＰトランジスタのコレクタ電極１０４ａと、横型ＰＮＰトランジスタのエミッタ電極１０４ｂが対向する部分における素子領域の幅Ｗ１は、同じ素子領域の他の部分の幅Ｗ２より狭く形成されているため、横型ＰＮＰトランジスタのエミッタとコレクタが対向しているベース領域が狭くなり、横型ＰＮＰトランジスタのベース電流を減らすことができ、ＩＩＬのβｅｆｆを向上させることができる。
【００２０】
次に、本発明の半導体集積回路の製造方法の一例を図２〜図８に示す。各図において、（ａ）は図１（ｄ）のＡ−Ａ’断面図、（ｂ）は図１（ｄ）のＣ−Ｃ’断面図である。
【００２１】
まず、図２に示すように、アンチモンまたは砒素を１×１０18〜５×１０19ｃｍ-3程度ドーピングした結晶方位が（１１１）あるいは（１００）のＮ型シリコン基板２０１上に、１０８０℃、８０Ｔｏｒｒ程度の条件でジクロロシランとアルシンガスを用いてＮ型エピタキシャル層２０２を成長させる。Ｎ型エピタキシャル層２０２の厚さは０．７〜１．２μｍで、リンの不純物濃度が８×１０15ｃｍ-3程度である。Ｎ型シリコン基板２０１はＮＰＮトランジスタのエミッタ層、Ｎ型エピタキシャル層２０２はＮＰＮトランジスタのエミッタ層および横型ＰＮＰトランジスタのベース層となる。次に、エピタキシャル層２０２上に図面には表示されていない酸化膜を３５ｎｍ程度成長させ、シリコン窒化膜２０３を約１２０ｎｍ成長させる。シリコン窒化膜２０３は、ジクロロシランとアンモニアの混合ガスを用いて減圧ＣＶＤ法で成長させる。
【００２２】
次に図３に示すように、フォトリソグラフィーにより素子分離領域を開口したレジスト２０４をマスクにして、ドライエッチングによりシリコン窒化膜２０３とＮ型エピタキシャル層２０２を続けてエッチングし、素子分離領域にＮ型エピタキシャル層２０２の膜厚の半分よりも若干深い程度の深さ０．４〜０．７μｍのシリコン溝２０５を形成する。なおシリコン窒化膜２０３はＣＨＦ3ガスで、Ｎ型エピタキシャル層２０２はＳＦ6系ガスを用いてドライエッチングする。
【００２３】
続いて、酸素プラズマアッシングを用いて、レジスト２０４を除去した後、図４に示すように、図面には表示されていない酸化膜を３５ｎｍ程度成長させ、シリコン窒化膜２０６を約４０ｎｍ成長させる。シリコン窒化膜２０６は、ジクロロシランとアンモニアの混合ガスを用いて減圧ＣＶＤ法で成長させる。続いて、ＣＨＦ3ガスでウエハ全面を異方性ドライエッチングして、素子分離領域のシリコン窒化膜を除き、素子領域とシリコン溝２０５の側面にシリコン窒化膜２０６を残す。
【００２４】
次に図５に示すように、素子分離ＬＯＣＯＳ膜２０７を、シリコン窒化膜２０３およびシリコン窒化膜２０６をマスクにして選択的に０．８〜１．３μｍの厚さに形成する。ＬＯＣＯＳ膜２０７は、１０５０℃のパイロジェニック酸化により形成する。このように、シリコン溝２０５にＬＯＣＯＳ膜２０７を形成することによって、ＬＯＣＯＳ膜２０７はＮ型シリコン基板２０１まで到達するので、ＩＩＬのＮＰＮトランジスタのエミッタとして動作するＮ型エピタキシャル層２０２の領域が減り、ＮＰＮトランジスタのエミッタ蓄積電荷量を減らすことができ、ＩＩＬを高速化できる。
【００２５】
次にリン酸液によりシリコン窒化膜２０３およびシリコン窒化膜２０６を除去し、続いてパッド酸化膜をパッファードＨＦ液により除去した後、図６に示すように膜厚が３００ｎｍ程度のアモルファスシリコン膜２０８を減圧ＣＶＤ法により成長させる。次に、注入量が７×１０15ｃｍ-2程度のボロンを、２０ｋｅＶ程度でアモルファスシリコン膜２０８ヘイオン注入した後、膜厚が１５０ｎｍ程度の酸化膜２０９を減圧ＣＶＤ法により形成する。ここでアモルファスシリコン膜２０８のかわりにポリシリコン膜を用いてもよい。
【００２６】
次に図７に示すように、フォトリソグラフィーにより開口したレジスト２１０をマスクにして、酸化膜２０９およびアモルファスシリコン膜２０８を異方性エッチングし、横型ＰＮＰトランジスタのエミッタ電極２０８ｂ、横型ＰＮＰトランジスタのコレクタ電極と縦型ＮＰＮトランジスタのベース電極を兼ねたコレクタ電極２０８ａ、および縦型ＮＰＮトランジスタのコレクタ開口部２１１を形成する。なお、酸化膜２０９のエッチングはＣＨＦ3ガスを用い、アモルファスシリコン膜２０８のエッチングはＨＢｒと塩素系の混合ガスを用いる。
【００２７】
ここで、同一素子領域に形成する横型ＰＮＰトランジスタのエミッタ電極２０８ｂとコレクタ電極２０８ａのうち、エミッタ電極２０８ｂが素子分離ＬＯＣＯＳ膜２０７の周辺部を横切っていない。従って、横型ＰＮＰトランジスタのエミッタ電極２０８ｂおよびコレクタ電極２０８ａを形成するエッチング時のエッチング残渣２０８ｃがＬＯＣＯＳ膜２０７の周辺部に残っても、横型ＰＮＰトランジスタのコレクタ電極２０８ａとエミッタ電極２０８ｂは、エッチング残渣２０８ｃを介して繋がることはなく、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００２８】
更にこの製造方法によると、横型ＰＮＰトランジスタのエミッタ電極２０８ｂとコレクタ電極２０８ａは同一の半導体膜を使って同じ工程で形成できるうえに、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。従って、例えば横型ＰＮＰトランジスタのコレクタ電極を形成した後にエッチング残渣表面にシリコン窒化膜などの絶縁膜を形成し、次に縦型ＮＰＮトランジスタのエミッタ電極を形成するような製造方法に比べて、工程数を削減できる。
【００２９】
続いて、酸素プラズマアッシングを用いてレジスト２１０を除去する。次に図示されていない酸化膜を１０〜２０ｎｍ程度全面に形成する。この時、エミッタ電極２０８ｂとコレクタ電極２０８ａを構成するアモルファスシリコン膜からボロンが基板へ拡散し、図８に示すように、Ｐ型拡散層２１２が形成される。次に、縦型ＮＰＮトランジスタのコレクタ開口部２１１の領域を開口したレジストをマスクにして、注入量が３×１０12ｃｍ-2程度のボロンを、３０ｋｅＶ程度でイオン注入する。続いて、酸素プラズマアッシングを用いて、レジストを除去する。次に、膜厚が４０ｎｍ程度のシリコン窒化膜２１３を減圧ＣＶＤ法により堆積し、膜厚が１５０〜２５０ｎｍ程度のポリシリコン膜２１４を減圧ＣＶＤ法により堆積する。ここで、ポリシリコン膜２１４のかわりにアモルファスシリコン膜を用いても良い。続いてポリシリコン膜２１４を異方性エッチングし、次にコレクタ開口部２１１領域を開口したレジストをマスクにして、シリコン窒化膜２１３をエッチングした後、酸素プラズマアッシングを用いてレジストを除去する。
【００３０】
次に、バッファードＨＦを使ってコレクタ開口部２１１の酸化膜をエッチングし、膜厚が１５０〜２００ｎｍ程度のポリシリコン膜２１５を減圧ＣＶＤ法により堆積する。ここで、ポリシリコン膜２１５のかわりにアモルファスシリコン膜を用いてもよい。続いてポリシリコン膜２１５へ、注入量が１×１０16〜２×１０16ｃｍ-2程度の砒素を４０ｋｅＶ程度でイオン注入した後、例えば温度が１０５０℃程度、時間が３０秒程度の熱処理をして、ポリシリコン膜２１５中の砒素を活性化させ基板へ拡散させる。それにより、縦型ＮＰＮトランジスタのコレクタ層となるＮ型拡散層２１７を形成すると共に、縦型ＮＰＮトランジスタのコレクタ開口部２１１下のＮ型エピタキシャル層２０２中に注入されているボロンを活性化して、縦型ＮＰＮトランジスタのベース層となるＰ型拡散層２１６を形成する。次に、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにして、ポリシリコン膜２１５を異方性エッチングした後、酸素プラズマアッシングを用いてレジストを除去して縦型ＮＰＮトランジスタのコレクタ電極を形成する。以上の様にして、図８に示すような横型ＰＮＰトランジスタと逆方向構造の縦型ＮＰＮトランジスタを形成する。
【００３１】
以上の様な製造方法によると、横型ＰＮＰトランジスタのエミッタ電極とコレクタ電極を同じ半導体膜をつかって一度に形成できるうえに、横型ＰＮＰトランジスタのコレクタとエミッタ間に流れるリーク電流を阻止できる。
【００３２】
【発明の効果】
本発明の半導体集積回路とその製造方法によれば、横型ＰＮＰトランジスタのエミッタ電極が、素子分離ＬＯＣＯＳ膜の周辺部を横切っていないため、ＬＯＣＯＳ膜の周辺部に残った半導体膜のエッチング残渣を介して、横型ＰＮＰトランジスタのコレクタとエミッタが電気的に繋がるのを防ぐことができ、横型ＰＮＰトランジスタのコレクターエミッタ間に流れるリーク電流を阻止できる。
【００３３】
また、横型ＰＮＰトランジスタのコレクタ電極とエミッタ電極が対向する部分における素子領域の幅が、同じ素子領域の他の部分より狭く形成されているため、横型ＰＮＰトランジスタのベース電流を減らすことができ、ＩＩＬのβｅｆｆを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体集積回路の構成を示し、（ａ）〜（ｃ）は断面図、（ｄ）は平面図
【図２】 本発明の半導体集積回路の製造方法を示す工程断面図
【図３】 本発明の半導体集積回路の製造方法を示す工程断面図
【図４】 本発明の半導体集積回路の製造方法を示す工程断面図
【図５】 本発明の半導体集積回路の製造方法を示す工程断面図
【図６】 本発明の半導体集積回路の製造方法を示す工程断面図
【図７】 本発明の半導体集積回路の製造方法を示す工程断面図
【図８】 本発明の半導体集積回路の製造方法を示す工程断面図
【図９】 従来例の半導体集積回路の構成を示し、（ａ）〜（ｃ）は断面図、（ｄ）は平面図
【符号の説明】
１，１０１ Ｎ型シリコン基板
２，１０２ Ｎ型エピタキシャル層
３，１０３ 素子分離ＬＯＣＯＳ膜
４ａ，１０４ａ Ｐ型半導体膜（ＰＮＰトランジスタのコレクタ電極）
４ｂ，１０４ｂ Ｐ型半導体膜（ＰＮＰトランジスタのエミッタ電極）
４ｃ，１０４ｃ Ｐ型半導体膜のエッチング残渣
５，１０５ 酸化膜
６，１０６ Ｐ型拡散層
７，１０７ Ｐ型拡散層
８，１０８ Ｐ型拡散層
９，１０９ Ｐ型拡散層
１０，１１０ サイドウォール膜
１１，１１１ Ｎ型半導体膜
１２，１１２ Ｎ型拡散層
１３，１１３ フィールド膜
１４，１１４ アルミ電極
２０１ Ｎ型シリコン基板
２０２ Ｎ型エピタキシャル層
２０３ シリコン窒化膜
２０４ フォトレジスト
２０５ シリコン溝
２０６ シリコン窒化膜
２０７ 素子分離ＬＯＣＯＳ膜
２０８ アモルファスシリコン膜
２０８ａ アモルファスシリコン膜
２０８ｂ アモルファスシリコン膜
２０８ｃ アモルファスシリコン膜のエッチング残渣
２０９ 酸化膜
２１０ フォトレジスト
２１１ ＮＰＮトランジスタのコレクタ開口部
２１２ Ｐ型拡散層
２１３ シリコン窒化膜
２１４ ポリシリコン膜
２１５ ポリシリコン膜
２１６ Ｐ型拡散層
２１７ Ｎ型拡散層
Claims (3)
- 第１導電型の半導体基板上に形成された第１導電型の半導体層と、
前記半導体層表面の第１の素子領域を取り囲む素子分離領域に形成された絶縁膜と、
前記第１の素子領域内に前記絶縁膜上を横切って形成された第２導電型の第１の半導体膜と、
前記第１の素子領域内に形成され、且つ前記絶縁膜の周辺部を横切らずに形成された第２導電型の第２の半導体膜とを備え、
前記第１の半導体膜がＩＩＬの横型トランジスタのコレクタ電極を構成し、
前記第２の半導体膜が前記横型トランジスタのエミッタ電極を構成する
ことを特徴とする半導体集積回路。 - 前記第１の半導体膜と前記第２の半導体膜が対向する部分における前記第１の素子領域の幅が、前記第１の素子領域の他の部分の幅より狭く形成される請求項１に記載の半導体集積回路。
- 第１導電型の半導体基板上に第１導電型の半導体層を形成する工程と、
前記半導体層表面の素子領域を取り囲む素子分離領域に素子分離酸化膜を形成する工程と、
前記半導体基板上全面に半導体膜を形成する工程と、
前記半導体膜に第２導電型の第１の不純物を導入して第２導電型の半導体膜とする工程と、
前記第２導電型の半導体膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および前記第２導電型の半導体膜を選択的にエッチングして、前記第２導電型の半導体膜から、前記素子分離酸化膜を横切って第１の素子領域と第２の素子領域にまたがる第１の半導体膜を形成すると同時に、前記第１の素子領域内に前記素子分離酸化膜の周辺部を横切らずに配置された第２の半導体膜を形成する工程と、
前記第１の不純物を前記半導体層に導入し第２導電型の第１の拡散層を形成する工程と、
前記第２の素子領域に第２導電型の第２の不純物を導入し、第２導電型の第２の拡散層を形成する工程と、
前記第２導電型の第２の拡散層に第１導電型の第１の不純物を導入し、第１導電型の第１の拡散層を形成する工程とを備え、
前記第１の半導体膜をＩＩＬの横型トランジスタのコレクタ電極とし、前記第２の半導体膜を前記横型トランジスタのエミッタ電極とすることを特徴とする半導体集積回路の製造方法。
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