JPH0644568B2 - 横型トランジスタの製造方法 - Google Patents
横型トランジスタの製造方法Info
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- JPH0644568B2 JPH0644568B2 JP59051299A JP5129984A JPH0644568B2 JP H0644568 B2 JPH0644568 B2 JP H0644568B2 JP 59051299 A JP59051299 A JP 59051299A JP 5129984 A JP5129984 A JP 5129984A JP H0644568 B2 JPH0644568 B2 JP H0644568B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Description
【発明の詳細な説明】 本発明は横軸双極性トランジスタ及びその製造法、さら
に具体的には縦型双極性トランジスタと組合わされる、
もしくは組合わされない横型双極性トランジスタ及びそ
の製造法に関する。
に具体的には縦型双極性トランジスタと組合わされる、
もしくは組合わされない横型双極性トランジスタ及びそ
の製造法に関する。
［従来技法の背景］ 例えばＰＮＰトランジスタ及びＮＰＮトランジスタを有
する相補型双極性回路はデイジタル論理装置に使用され
るに望ましい。しかしながら、集積回路中に相補型双極
性構造を製造する事はいくらか困難であり、製造時の問
題を克服する試みは縦型ＮＰＮトランジスタ及び横型Ｐ
ＮＰトランジスタの組合わせを同時に製造する事であっ
た。この型の相補型装置及び製造法は米国特許第３５２
４１１３号に見られる。この特許の一実施例では横型Ｐ
ＮＰ装置及び縦型ＰＮＰ装置が同じ単結晶ケイ素のポケ
ット内に形成され、縦型ＮＰＮトランジスタのコレクタ
及び横型ＰＮＰトランジスタのベースが共通になってい
る。この型の相補構造体の他の例は米国特許第３９７１
０５９号に見出だされ、横型の構造体中のＮ型エピタキ
シヤル層がベース領域をなし、エミツタ及びコレクタ領
域はベース領域内に互いに離れて位置付けられている。
横型ＰＮＰトランジスタのエミツタ及びコレクタ領域は
いずれも、２重拡散縦型ＮＰＮトランジスタのベース領
域を形成するのに使用される拡散段階中に、形成され
る。従って縦型ＮＰＮトランジスタを形成した後には高
温度処理段階は必要とされない。さらに他の例は例えば
米国特許第４１９６４４０号に見出される。ここでは横
型ＰＮＰ及び縦型ＮＰＮ装置が単結晶ケイ素ポケット中
に存在し２酸化ケイ素の絶縁体がポケットを取り巻き、
そしてこの絶縁体が、隔離された単結晶領域の下面を部
分的に囲むようになっている。
する相補型双極性回路はデイジタル論理装置に使用され
るに望ましい。しかしながら、集積回路中に相補型双極
性構造を製造する事はいくらか困難であり、製造時の問
題を克服する試みは縦型ＮＰＮトランジスタ及び横型Ｐ
ＮＰトランジスタの組合わせを同時に製造する事であっ
た。この型の相補型装置及び製造法は米国特許第３５２
４１１３号に見られる。この特許の一実施例では横型Ｐ
ＮＰ装置及び縦型ＰＮＰ装置が同じ単結晶ケイ素のポケ
ット内に形成され、縦型ＮＰＮトランジスタのコレクタ
及び横型ＰＮＰトランジスタのベースが共通になってい
る。この型の相補構造体の他の例は米国特許第３９７１
０５９号に見出だされ、横型の構造体中のＮ型エピタキ
シヤル層がベース領域をなし、エミツタ及びコレクタ領
域はベース領域内に互いに離れて位置付けられている。
横型ＰＮＰトランジスタのエミツタ及びコレクタ領域は
いずれも、２重拡散縦型ＮＰＮトランジスタのベース領
域を形成するのに使用される拡散段階中に、形成され
る。従って縦型ＮＰＮトランジスタを形成した後には高
温度処理段階は必要とされない。さらに他の例は例えば
米国特許第４１９６４４０号に見出される。ここでは横
型ＰＮＰ及び縦型ＮＰＮ装置が単結晶ケイ素ポケット中
に存在し２酸化ケイ素の絶縁体がポケットを取り巻き、
そしてこの絶縁体が、隔離された単結晶領域の下面を部
分的に囲むようになっている。
独立した横型のＰＮＰ装置も従来技法で周知である。例
えば米国特許第３６１５９３９号は横型トランジスタ装
置を説明しているが、装置は部分的にチヤンネル側方周
辺内に形成されている。拡散コレクタ領域及びベース領
域がエミツタ周辺領域を取り巻いている。ＩＢＭTechni
cal Disclosure Bulletin Vo１２１、No.７（１９７
８年１２月）第２７５３頁及び第２７５４頁には多結晶
ケイ素パターンから外方向へ不純物を拡散させてエミツ
タ及びベース領域を形成する横型ＰＮＰ装置を開示して
いる。この多結晶ケイ素パターンはこのようにして形成
された拡散領域に対するオーミツク・コンタクトとして
使用されている。
えば米国特許第３６１５９３９号は横型トランジスタ装
置を説明しているが、装置は部分的にチヤンネル側方周
辺内に形成されている。拡散コレクタ領域及びベース領
域がエミツタ周辺領域を取り巻いている。ＩＢＭTechni
cal Disclosure Bulletin Vo１２１、No.７（１９７
８年１２月）第２７５３頁及び第２７５４頁には多結晶
ケイ素パターンから外方向へ不純物を拡散させてエミツ
タ及びベース領域を形成する横型ＰＮＰ装置を開示して
いる。この多結晶ケイ素パターンはこのようにして形成
された拡散領域に対するオーミツク・コンタクトとして
使用されている。
上記の節中に説明されたこれ等の装置は従来使用された
ものであるがすべてのこの様な製造過程並びに結果とし
ての横型ＰＮＰ装置及びその相補型集積回路中における
縦型ＮＰＮ装置との組合せには基本的欠陥がある。何故
横方向ＰＮＰトランジスタが低利得装置であるかについ
ては基本的には２つの理由がある。先ず、電流利得及び
遮断周波数を決定する際の臨界パラメータであるベース
幅Ｗｂが写真食刻技法の精度によつて決定され、縦型Ｎ
ＰＮトランジスタのベース幅と比較して通常極めて大き
い。例えば通常横型ＰＮＰトランジスタのＷｂは１．０
ミクロンより大きい。第２に横型ＰＮＰトランジスタの
ベース及びエミツタ間の寄生ＰＮＰトランジスタによる
寄生ダイオードが存在し、これがトランジスタの電流を
大いに減少している。横型ＰＮＰトランジスタの電流が
この寄生トランジスタによつて減少される程度は寄生ト
ランジスタの寸法と共に増大し、この寸法は横型ＰＮＰ
トランジスタのエミツタ領域の底面の面積に比例する。
従って横型ＰＮＰの電流利得を増大するためには、トラ
ンジスタのベース幅及びエミツタ領域を小さくしなけれ
ばならない。
ものであるがすべてのこの様な製造過程並びに結果とし
ての横型ＰＮＰ装置及びその相補型集積回路中における
縦型ＮＰＮ装置との組合せには基本的欠陥がある。何故
横方向ＰＮＰトランジスタが低利得装置であるかについ
ては基本的には２つの理由がある。先ず、電流利得及び
遮断周波数を決定する際の臨界パラメータであるベース
幅Ｗｂが写真食刻技法の精度によつて決定され、縦型Ｎ
ＰＮトランジスタのベース幅と比較して通常極めて大き
い。例えば通常横型ＰＮＰトランジスタのＷｂは１．０
ミクロンより大きい。第２に横型ＰＮＰトランジスタの
ベース及びエミツタ間の寄生ＰＮＰトランジスタによる
寄生ダイオードが存在し、これがトランジスタの電流を
大いに減少している。横型ＰＮＰトランジスタの電流が
この寄生トランジスタによつて減少される程度は寄生ト
ランジスタの寸法と共に増大し、この寸法は横型ＰＮＰ
トランジスタのエミツタ領域の底面の面積に比例する。
従って横型ＰＮＰの電流利得を増大するためには、トラ
ンジスタのベース幅及びエミツタ領域を小さくしなけれ
ばならない。
本発明の目的は横型トランジスタのベース幅及びエミツ
タ領域の寸法が最小にされた構造体及び製造法を与える
事にある。本発明の一実施例に従えば横型トランジスタ
のエミツタ・コンタクトの下に埋設された２酸化ケイ素
絶縁体の使用によつて横型トランジスタの寄生トランジ
スタが殆ど全面的に除去される。
タ領域の寸法が最小にされた構造体及び製造法を与える
事にある。本発明の一実施例に従えば横型トランジスタ
のエミツタ・コンタクトの下に埋設された２酸化ケイ素
絶縁体の使用によつて横型トランジスタの寄生トランジ
スタが殆ど全面的に除去される。
［発明の要約］ 高パフオーマンス横型トランジスタは先ず主面を有する
単結晶半導体基体を与え、所望のトランジスタがＰＮＰ
トランジスタである場合には、埋没Ｎ＋領域及びこれと
上記主面を接続するＮ＋貫通体を与える事によつて製造
される。トランジスタのコレクタ領域は所望領域にＰ型
不純物を一様に拡散する事によつて表面中に形成され
る。絶縁体層が半導体基体の最上部上に形成される。溝
もしくはチヤンネル・エミツタ・コンタクトが望まれて
いる個所に対応する絶縁体層中に開孔が形成される。パ
ターン化された絶縁体層を食刻マスクとして使用して単
結晶半導体基板中に略垂直な壁の溝が食刻される。Ｎ型
ベース拡散が遂行されて、基板の周辺のまわりにＮ領域
が形成される。次に酸素が溝の底部にイオン・イオンプ
ラントされ溝の底に２酸化ケイ素領域が形成される。Ｐ
＋多結晶ケイ素層が次に表面に形成され、この材料によ
り溝が充填される。この様にして形成された構造が加熱
され、Ｐ＋結晶ケイ素が溝が充満された溝のまわりにＰ
＋エミツタ領域が形成される。Ｐ＋結晶層はエミツタ・
コンタクトとなり、埋設Ｎ＋領域に達するＮ＋貫通体が
ベース・コンタクトとなり、上記Ｐ型領域がコレクタ・
コンタクトになる。
単結晶半導体基体を与え、所望のトランジスタがＰＮＰ
トランジスタである場合には、埋没Ｎ＋領域及びこれと
上記主面を接続するＮ＋貫通体を与える事によつて製造
される。トランジスタのコレクタ領域は所望領域にＰ型
不純物を一様に拡散する事によつて表面中に形成され
る。絶縁体層が半導体基体の最上部上に形成される。溝
もしくはチヤンネル・エミツタ・コンタクトが望まれて
いる個所に対応する絶縁体層中に開孔が形成される。パ
ターン化された絶縁体層を食刻マスクとして使用して単
結晶半導体基板中に略垂直な壁の溝が食刻される。Ｎ型
ベース拡散が遂行されて、基板の周辺のまわりにＮ領域
が形成される。次に酸素が溝の底部にイオン・イオンプ
ラントされ溝の底に２酸化ケイ素領域が形成される。Ｐ
＋多結晶ケイ素層が次に表面に形成され、この材料によ
り溝が充填される。この様にして形成された構造が加熱
され、Ｐ＋結晶ケイ素が溝が充満された溝のまわりにＰ
＋エミツタ領域が形成される。Ｐ＋結晶層はエミツタ・
コンタクトとなり、埋設Ｎ＋領域に達するＮ＋貫通体が
ベース・コンタクトとなり、上記Ｐ型領域がコレクタ・
コンタクトになる。
同一半導体中に縦型ＮＰＮ及び横型ＰＮＰトランジスタ
を製造する方法はＰ単結晶半導体基板、基板中のＮ＋領
域のパターンを与えＮ＋領域を有する基板の表面上にＮ
エピタキシヤル層を成長させる事にある。Ｎ＋領域はエ
ピタキシヤル層の成長中に基板からエピタキシヤル層中
に成長させられ埋没Ｎ＋領域が形成される。単結晶半導
体の隔離領域がその上にエピタキシヤル層を有する基板
中に形成され、上記Ｎ＋領域のパターンの少なくとも一
つがその中にＮＰＮ及びＰＮＰ装置が形成される様に指
定された領域内に存在する。指定された横型ＰＮＰ表面
領域はＮＰＮ表面領域のベース・エミツタ領域から絶縁
体によつて隔離され、指定された共通Ｎ＋貫通体はＮ＋
埋没層に達している。次いでＰＮＰ及びＮＰＮ装置が同
一単結晶半導体離隔領域内に形成される。横型トランジ
スタは上に説明された如く形成されている。コンタクト
がＰＮＰ及びＮＰＮトランジスタに対して形成される。
ここで第１のＰ＋多結晶ケイ素の一部は横型ＰＮＰトラ
ンジスタのエミツタ・コンタクトになり、第１のＰ＋多
結晶ケイ素層の第２の部分は縦型ＮＰＮトランジスタの
エクストリンシツク・ベース・コンタクトとなる。主面
から下方に向かうＮ＋貫通体はＮ＋埋没層を介してＰＮ
Ｐトランジスタのベース領域及びＮＰＮトランジスタの
コレクタ領域となる。横型ＰＮＰコレクタのコンタクト
がＰ型領域に形成される。
を製造する方法はＰ単結晶半導体基板、基板中のＮ＋領
域のパターンを与えＮ＋領域を有する基板の表面上にＮ
エピタキシヤル層を成長させる事にある。Ｎ＋領域はエ
ピタキシヤル層の成長中に基板からエピタキシヤル層中
に成長させられ埋没Ｎ＋領域が形成される。単結晶半導
体の隔離領域がその上にエピタキシヤル層を有する基板
中に形成され、上記Ｎ＋領域のパターンの少なくとも一
つがその中にＮＰＮ及びＰＮＰ装置が形成される様に指
定された領域内に存在する。指定された横型ＰＮＰ表面
領域はＮＰＮ表面領域のベース・エミツタ領域から絶縁
体によつて隔離され、指定された共通Ｎ＋貫通体はＮ＋
埋没層に達している。次いでＰＮＰ及びＮＰＮ装置が同
一単結晶半導体離隔領域内に形成される。横型トランジ
スタは上に説明された如く形成されている。コンタクト
がＰＮＰ及びＮＰＮトランジスタに対して形成される。
ここで第１のＰ＋多結晶ケイ素の一部は横型ＰＮＰトラ
ンジスタのエミツタ・コンタクトになり、第１のＰ＋多
結晶ケイ素層の第２の部分は縦型ＮＰＮトランジスタの
エクストリンシツク・ベース・コンタクトとなる。主面
から下方に向かうＮ＋貫通体はＮ＋埋没層を介してＰＮ
Ｐトランジスタのベース領域及びＮＰＮトランジスタの
コレクタ領域となる。横型ＰＮＰコレクタのコンタクト
がＰ型領域に形成される。
［本発明の開示］ 第１図乃至第７図をさらに具体的に参照するに、本発明
の方法を使用した、相補型双極性トランジスタの製造段
階が説明されている。第１図は極めて緻密な双極性集積
回路を形成するために使用されるケイ素基体の一つの小
さな、極めて拡大された部分の図である。単結晶ケイ素
２０のＰ−基板はその中に平坦なサブコレクタＮ＋拡散
部２１が形成されている。エピタキシヤルＮ−層２２が
次に基板の最上部に成長されている。これ等の過程は例
えばＮＰＮ双極性トランジスタの形成の標準の過程であ
る。基板は１０乃至２０オーム−cmの程度の抵抗を有す
る、代表的には〈１００〉結晶学的配向を有するケイ素
ウエハである。サブコレクタ拡散部は代表的には約1020
原子／cm3の表面濃度を有する様にヒ素を形成して形成
される。層２２を形成するためのエピタキシヤル成長過
程は約１０００℃乃至１２００℃の温度でSicl4／H2も
しくはSiH4混合体を使用するといつた通常の技法であり
得る。このエピタキシヤル層にＮ＋層中の添加物はエピ
タキシヤル層中に移動する。高密度集積回路に対するエ
ピタキシヤル層の厚さは３ミクロンもしくはこれ以下の
程度である。
の方法を使用した、相補型双極性トランジスタの製造段
階が説明されている。第１図は極めて緻密な双極性集積
回路を形成するために使用されるケイ素基体の一つの小
さな、極めて拡大された部分の図である。単結晶ケイ素
２０のＰ−基板はその中に平坦なサブコレクタＮ＋拡散
部２１が形成されている。エピタキシヤルＮ−層２２が
次に基板の最上部に成長されている。これ等の過程は例
えばＮＰＮ双極性トランジスタの形成の標準の過程であ
る。基板は１０乃至２０オーム−cmの程度の抵抗を有す
る、代表的には〈１００〉結晶学的配向を有するケイ素
ウエハである。サブコレクタ拡散部は代表的には約1020
原子／cm3の表面濃度を有する様にヒ素を形成して形成
される。層２２を形成するためのエピタキシヤル成長過
程は約１０００℃乃至１２００℃の温度でSicl4／H2も
しくはSiH4混合体を使用するといつた通常の技法であり
得る。このエピタキシヤル層にＮ＋層中の添加物はエピ
タキシヤル層中に移動する。高密度集積回路に対するエ
ピタキシヤル層の厚さは３ミクロンもしくはこれ以下の
程度である。
次の製造段階は単結晶ケイ素の一つの領域から単結晶ケ
イ素の他の領域を隔離するための隔離手段を形成する事
を含む。隔離は逆バイアスされたＰＮ接合、部分的な絶
縁体隔離もしくは完全な絶縁体隔離である。使用される
絶縁体材料は２酸化ケイ素、ガラス等である。高密度集
積回路のための好ましい隔離は絶縁体隔離である。第１
図は互にケイ素基体の単結晶ケイ素領域を隔離する絶縁
前領域２５及びコレクタ貫通領域からベース−エミツタ
領域を隔離する領域２６による部分的絶縁体隔離を示し
ている。この型の絶縁体領域を形成する方法は多数存在
する。一つのこの様な過程は米国特許第４１０４０８６
号に開示されている。この特許には、領域２５及び２６
に体する部分的絶縁体離隔を形成する過程が詳細に説明
されている。同様にエピタキシヤル層２２、サブコレク
タ層２１を介して基板２０へ延びている延長された隔離
領域を含む事が好ましい。これ等の領域２７は上記種々
の層を通して基板に達する反応性イオン食刻によつて形
成される。次にこの開孔は２酸化ケイ素、窒素ケイ素、
多結晶ケイ素等の材料の任意の一つもしくは組み合わせ
による熱的酸化及び／もしくは化学的蒸着の組み合わせ
によつて充満される。Ｎ＋貫通領域２４はこの時２酸化
ケイ素もしくはフオトレジスト・マスクを使用する事に
よつて形成され得る。これに代わって領域２４は過程の
後の段階でも形成され得る。
イ素の他の領域を隔離するための隔離手段を形成する事
を含む。隔離は逆バイアスされたＰＮ接合、部分的な絶
縁体隔離もしくは完全な絶縁体隔離である。使用される
絶縁体材料は２酸化ケイ素、ガラス等である。高密度集
積回路のための好ましい隔離は絶縁体隔離である。第１
図は互にケイ素基体の単結晶ケイ素領域を隔離する絶縁
前領域２５及びコレクタ貫通領域からベース−エミツタ
領域を隔離する領域２６による部分的絶縁体隔離を示し
ている。この型の絶縁体領域を形成する方法は多数存在
する。一つのこの様な過程は米国特許第４１０４０８６
号に開示されている。この特許には、領域２５及び２６
に体する部分的絶縁体離隔を形成する過程が詳細に説明
されている。同様にエピタキシヤル層２２、サブコレク
タ層２１を介して基板２０へ延びている延長された隔離
領域を含む事が好ましい。これ等の領域２７は上記種々
の層を通して基板に達する反応性イオン食刻によつて形
成される。次にこの開孔は２酸化ケイ素、窒素ケイ素、
多結晶ケイ素等の材料の任意の一つもしくは組み合わせ
による熱的酸化及び／もしくは化学的蒸着の組み合わせ
によつて充満される。Ｎ＋貫通領域２４はこの時２酸化
ケイ素もしくはフオトレジスト・マスクを使用する事に
よつて形成され得る。これに代わって領域２４は過程の
後の段階でも形成され得る。
横型ＰＮＰトランジスタに対して適切な添加レベル／エ
ネルギでホウ素の拡散もしくは好ましくはイオン・イオ
ンプランテーシヨンが形成される。Ｐ型領域が領域３２
の如き全装置領域にインプラントされる。イオンが非横
型ＰＮＰトランジスタ領域に導入する事を防止するため
に遮蔽レジスト・マスク（図示されず）が使用され得
る。
ネルギでホウ素の拡散もしくは好ましくはイオン・イオ
ンプランテーシヨンが形成される。Ｐ型領域が領域３２
の如き全装置領域にインプラントされる。イオンが非横
型ＰＮＰトランジスタ領域に導入する事を防止するため
に遮蔽レジスト・マスク（図示されず）が使用され得
る。
写真食刻技法によつて代表的には熱的に成長された２酸
化ケイ素である絶縁体層３４中にベース−エミツタ開孔
が形成される。横型ＰＮＰトランジスタの露出されたＰ
領域３２は構造体を適切なケイ素食刻雰囲気中に置く事
によつて、異方性反応性イオン食刻され得る。ケイ素の
反応性イオン食刻のためには、例えばCl2、SF6、CF4、C
Cl2、F2及び酸素等の通常の気体もしくは気体混合物が
使用され得る。食刻されたエミツタの溝の深さは時間測
定もしくは通常のレーザ干渉検出技法によつてモニタさ
れる。食刻された溝の深さは約０．５乃至２．０ミクロ
ン間にある。最も深い深さは横型ＰＮＰトランジスタの
垂直エミツタ表面領域を最大にするためにＰ領域３２の
深さと略同一である。構造体の残りの表面は反応性イオ
ン食刻過程によつて悪影響を受けない絶縁体層によつて
保護される。
化ケイ素である絶縁体層３４中にベース−エミツタ開孔
が形成される。横型ＰＮＰトランジスタの露出されたＰ
領域３２は構造体を適切なケイ素食刻雰囲気中に置く事
によつて、異方性反応性イオン食刻され得る。ケイ素の
反応性イオン食刻のためには、例えばCl2、SF6、CF4、C
Cl2、F2及び酸素等の通常の気体もしくは気体混合物が
使用され得る。食刻されたエミツタの溝の深さは時間測
定もしくは通常のレーザ干渉検出技法によつてモニタさ
れる。食刻された溝の深さは約０．５乃至２．０ミクロ
ン間にある。最も深い深さは横型ＰＮＰトランジスタの
垂直エミツタ表面領域を最大にするためにＰ領域３２の
深さと略同一である。構造体の残りの表面は反応性イオ
ン食刻過程によつて悪影響を受けない絶縁体層によつて
保護される。
Ｎ型初期ベース拡散が遂行され第３図に見られた如く開
孔の全周辺のまわりにＮ領域３６が形成される。６５０
℃で付着のためにPOCl3を使用し、続いて９００乃至１
０００℃で駆逐拡散を使用する通常のリン拡散過程が使
用され得る。
孔の全周辺のまわりにＮ領域３６が形成される。６５０
℃で付着のためにPOCl3を使用し、続いて９００乃至１
０００℃で駆逐拡散を使用する通常のリン拡散過程が使
用され得る。
埋没２酸化ケイ素隔離領域３８がエミツタ溝の底部上に
酸素イオン・インプランテーシヨン法によつて形成され
る。この過程中、ベース領域３６はさらにＰ領域３２迄
拡散し、第４図で見られた如く、溝の底部で酸化され
る。２酸化ケイ素層３８の厚さは約０．５乃至１．５ミ
クロン間にある。これは１×１０１３乃至１×１０１６
原子／cm2の添加濃度、約５０乃至２００Kev間のエネル
ギの酸素インプランテーシヨンによつて行われ、続いて
約２０乃至４０分にわたり、窒素の雰囲気中で約６００
乃至１０００℃の温度で熱的に焼きなましされる。この
酸素イオン・インプランテーシヨン過程の詳細なＩＢＭ
ＴＤＢ第２２巻、第４５２３頁乃至第４５２５頁に開
示されている。
酸素イオン・インプランテーシヨン法によつて形成され
る。この過程中、ベース領域３６はさらにＰ領域３２迄
拡散し、第４図で見られた如く、溝の底部で酸化され
る。２酸化ケイ素層３８の厚さは約０．５乃至１．５ミ
クロン間にある。これは１×１０１３乃至１×１０１６
原子／cm2の添加濃度、約５０乃至２００Kev間のエネル
ギの酸素インプランテーシヨンによつて行われ、続いて
約２０乃至４０分にわたり、窒素の雰囲気中で約６００
乃至１０００℃の温度で熱的に焼きなましされる。この
酸素イオン・インプランテーシヨン過程の詳細なＩＢＭ
ＴＤＢ第２２巻、第４５２３頁乃至第４５２５頁に開
示されている。
次に通常の写真食刻技法によつて縦型ＮＰＮトランジス
タのエミツタ−ベース領域に指定された絶縁体層３４中
に開孔が形成される。
タのエミツタ−ベース領域に指定された絶縁体層３４中
に開孔が形成される。
ここで第５図に示された如く、表面隔離パターン２５、
２６並びに単結晶ケイ素の縦型及び横型トランジスタ領
域に対する開孔を有する全表面上に第１の多結晶ケイ素
層４０が付着される。第１の多結晶ケイ素層４０は種々
の技法の任意のものによつて付着され得るが、その一つ
は例えば約５００乃至１０００℃の温度範囲で、好まし
くは約６００℃の温度でシランを使用するものである。
多結晶ケイ素層の厚さは約５０乃至３００ナノメータ
で、約５０乃至１００ナノメータが好ましい。この実施
例において多結晶ケイ素層は縦型ＮＰＮトランジスタの
エミツタ・ベース領域に指定された領域及びＰＮＰトラ
ンジスタのエミツタ領域に指定された領域と直接接触し
ている。多結晶ケイ素層４０は付着時に添加され得る
か、もしくは実質上未添加のまま付着され、その後イオ
ン・インプランテーシヨン及び加熱過程によつて添加さ
れ得る。この過程のイオン・インプランテーシヨン添加
は５０乃至８０Kevエネルギ約１×１０１４乃至１×１
０１５イオン／／cm2間の濃度で行なわれる。
２６並びに単結晶ケイ素の縦型及び横型トランジスタ領
域に対する開孔を有する全表面上に第１の多結晶ケイ素
層４０が付着される。第１の多結晶ケイ素層４０は種々
の技法の任意のものによつて付着され得るが、その一つ
は例えば約５００乃至１０００℃の温度範囲で、好まし
くは約６００℃の温度でシランを使用するものである。
多結晶ケイ素層の厚さは約５０乃至３００ナノメータ
で、約５０乃至１００ナノメータが好ましい。この実施
例において多結晶ケイ素層は縦型ＮＰＮトランジスタの
エミツタ・ベース領域に指定された領域及びＰＮＰトラ
ンジスタのエミツタ領域に指定された領域と直接接触し
ている。多結晶ケイ素層４０は付着時に添加され得る
か、もしくは実質上未添加のまま付着され、その後イオ
ン・インプランテーシヨン及び加熱過程によつて添加さ
れ得る。この過程のイオン・インプランテーシヨン添加
は５０乃至８０Kevエネルギ約１×１０１４乃至１×１
０１５イオン／／cm2間の濃度で行なわれる。
次に絶縁体層４２が第１の多結晶ケイ素層４０上に付着
される。層４２が２酸化ケイ素より成る場合には、これ
は大気圧もしくはより低い圧力条件の下で、約８００℃
もしくはそれ以下の温度で、 ＳｉＨ４ＣＬ２及びＮ２Ｏを使用して化学的に蒸着され
得る。。２酸化ケイ素層４２の厚さは約５０乃至５００
ナノメータ間にあり、好ましい厚さは１５０乃至３００
ナノメータである。層４２は窒化ケイ素もしくは２酸化
ケイ素層及び窒化ケイ素層の組み合わせでよい。窒化ケ
イ素層の付着は米国特許第４０８９９９２号に示された
如く、通常大気圧もしくは低気圧の条件下で、約８００
℃以上の温度で、シラン、アンモニア及び窒素のキヤリ
ア気体を使用して化学的蒸着によつて行なわれる。窒化
ケイ素層の厚さは約１０乃至２００ナノメータ間にあ
り、５０ナノメータが好ましい。層状構造体４０、４２
は通常の写真食刻技法によつてパターン化される。しか
しながら、パターン化された構造体４０、４２の端は実
質的に垂直である事が重要である。従って、異方性の反
応性イオン食刻が好ましい食刻過程である。
される。層４２が２酸化ケイ素より成る場合には、これ
は大気圧もしくはより低い圧力条件の下で、約８００℃
もしくはそれ以下の温度で、 ＳｉＨ４ＣＬ２及びＮ２Ｏを使用して化学的に蒸着され
得る。。２酸化ケイ素層４２の厚さは約５０乃至５００
ナノメータ間にあり、好ましい厚さは１５０乃至３００
ナノメータである。層４２は窒化ケイ素もしくは２酸化
ケイ素層及び窒化ケイ素層の組み合わせでよい。窒化ケ
イ素層の付着は米国特許第４０８９９９２号に示された
如く、通常大気圧もしくは低気圧の条件下で、約８００
℃以上の温度で、シラン、アンモニア及び窒素のキヤリ
ア気体を使用して化学的蒸着によつて行なわれる。窒化
ケイ素層の厚さは約１０乃至２００ナノメータ間にあ
り、５０ナノメータが好ましい。層状構造体４０、４２
は通常の写真食刻技法によつてパターン化される。しか
しながら、パターン化された構造体４０、４２の端は実
質的に垂直である事が重要である。従って、異方性の反
応性イオン食刻が好ましい食刻過程である。
層状構造体４２及び４０に対して使用される食刻段階は
Plasma Process Proceedings Symposium on Plasm
a Etching and Deposition中のＪ．Ｓ．Lechaton及
びＪ．Ｌ．Mauer著の論文“Model for Etching、of
Silicon in Cl2／Ar Plasma”及び１９８１年刊the
Electrochemical Society第７５−８５頁のFrieser
等の論文に説明された如き四弗化炭素もしくは塩素化炭
化水素気体を使用する異方性食刻過程である事が好まし
い。窒化ケイ素には四弗化炭素ＣＦ４、２酸化ケイ素に
はＣＦ４−Ｈ２、多結晶ケイ素にはＣＦ４と言って如く
層の各々には異なる食刻剤を使用する事が好ましい。
Plasma Process Proceedings Symposium on Plasm
a Etching and Deposition中のＪ．Ｓ．Lechaton及
びＪ．Ｌ．Mauer著の論文“Model for Etching、of
Silicon in Cl2／Ar Plasma”及び１９８１年刊the
Electrochemical Society第７５−８５頁のFrieser
等の論文に説明された如き四弗化炭素もしくは塩素化炭
化水素気体を使用する異方性食刻過程である事が好まし
い。窒化ケイ素には四弗化炭素ＣＦ４、２酸化ケイ素に
はＣＦ４−Ｈ２、多結晶ケイ素にはＣＦ４と言って如く
層の各々には異なる食刻剤を使用する事が好ましい。
縦型ＮＰＮトランジスタ固有のベース領域の添加レベル
は第５図に示された如くＮ−エピタキシヤル領域２２中
にホウ素イオンを拡散もしくはイオン・インプランテー
シヨンしてＰ＋領域４４が形成される様にセットされ
る。領域４４の表面濃度は１×１０１８乃至１×１０
１９原子／cm3程度である。
は第５図に示された如くＮ−エピタキシヤル領域２２中
にホウ素イオンを拡散もしくはイオン・インプランテー
シヨンしてＰ＋領域４４が形成される様にセットされ
る。領域４４の表面濃度は１×１０１８乃至１×１０
１９原子／cm3程度である。
層状構造体４２及び４０の垂直側壁上には側壁絶縁体層
４６が形成される。この層４６は２酸化ケイ素である事
が好ましい。しかしながら、層４６は窒素ケイ素等もし
くは２酸化ケイ素とこれ等の絶縁体の組み合わせであつ
ても良い。２酸化ケイ素層は大気圧もしくはそれ以下の
圧力条件の下で、４５０℃の温度でシラン及び酸素が使
用されるか、約８００℃の温度でＳｉＨ２Ｃｌ２及びＮ
２Ｏが使用され得る蒸着過程によつて形成され得る。こ
の層４６は層４２、４０の水平及び垂直表面の両面上に
正確な厚さに一様に付着される。次にこの層４６は異方
性食刻雰囲気中で水平表面から優先的に除去され、他方
略垂直側壁上の層が残される。この食刻は例えば１９７
１年刊Ｊ．Electrochem．Society、第１２４巻第２８４
Ｃ頁のＬ．Ｍ．Ephrath著の論文に説明された如く、Ｃ
Ｆ４及びＨ２気体を使用した反応性イオン食刻システム
中で行なわれる。側壁形成の結果は第６図の示されてい
る。側壁４６の厚さは約３０乃至５００ナノメータ間に
ある事が好ましい。
４６が形成される。この層４６は２酸化ケイ素である事
が好ましい。しかしながら、層４６は窒素ケイ素等もし
くは２酸化ケイ素とこれ等の絶縁体の組み合わせであつ
ても良い。２酸化ケイ素層は大気圧もしくはそれ以下の
圧力条件の下で、４５０℃の温度でシラン及び酸素が使
用されるか、約８００℃の温度でＳｉＨ２Ｃｌ２及びＮ
２Ｏが使用され得る蒸着過程によつて形成され得る。こ
の層４６は層４２、４０の水平及び垂直表面の両面上に
正確な厚さに一様に付着される。次にこの層４６は異方
性食刻雰囲気中で水平表面から優先的に除去され、他方
略垂直側壁上の層が残される。この食刻は例えば１９７
１年刊Ｊ．Electrochem．Society、第１２４巻第２８４
Ｃ頁のＬ．Ｍ．Ephrath著の論文に説明された如く、Ｃ
Ｆ４及びＨ２気体を使用した反応性イオン食刻システム
中で行なわれる。側壁形成の結果は第６図の示されてい
る。側壁４６の厚さは約３０乃至５００ナノメータ間に
ある事が好ましい。
次に第６図の構造体の全体表面上に第２の多結晶ケイ素
層５０が付着される。第２多結晶ケイ素層５０は第１の
多結晶ケイ素層のために上述された如く付着され得、同
様に導電型決定不純物がインプラントされている。しか
しながら第２の多結晶ケイ素層はヒ素もしくはリンの如
きＮ＋不純物が添加される。構造体５０は通常の写真食
刻技法を使用してパターン化されるる。写真食刻技法を
使用する事により、縦型ＮＰＮトランジスタのためのエ
ミツタに指定された領域上みのＮ＋多結晶ケイ素層５０
が残される。第６図の構造上によつて示された如く多結
晶ケイ素層はこの点では単結晶ケイ素表面上に直接形成
されている。
層５０が付着される。第２多結晶ケイ素層５０は第１の
多結晶ケイ素層のために上述された如く付着され得、同
様に導電型決定不純物がインプラントされている。しか
しながら第２の多結晶ケイ素層はヒ素もしくはリンの如
きＮ＋不純物が添加される。構造体５０は通常の写真食
刻技法を使用してパターン化されるる。写真食刻技法を
使用する事により、縦型ＮＰＮトランジスタのためのエ
ミツタに指定された領域上みのＮ＋多結晶ケイ素層５０
が残される。第６図の構造上によつて示された如く多結
晶ケイ素層はこの点では単結晶ケイ素表面上に直接形成
されている。
添加剤の駆逐が約１０乃至６０分にわたり、約８００乃
至１０００℃の温度で窒素もしくはアルゴン雰囲気中で
逐行され、縦型ＮＰＮトランジスタの外来ベース領域５
４、縦型ＮＰＮトランジスタのＮ＋エミツタ領域５６並
びに横型ＰＮＰトランジスタエミツタ５８及びベース５
９が形成される。さらに、横型ＮＰＮトランジスタのベ
ース拡散領域４４は同様にエミツタ層２２の方へさらに
駆動される。結果の構造体は第６図に示されている。エ
ミツタ・ベース接合深さは約５０乃至５００ナノメータ
である。ベース幅は約１００乃至５００ナノメータの程
度である。
至１０００℃の温度で窒素もしくはアルゴン雰囲気中で
逐行され、縦型ＮＰＮトランジスタの外来ベース領域５
４、縦型ＮＰＮトランジスタのＮ＋エミツタ領域５６並
びに横型ＰＮＰトランジスタエミツタ５８及びベース５
９が形成される。さらに、横型ＮＰＮトランジスタのベ
ース拡散領域４４は同様にエミツタ層２２の方へさらに
駆動される。結果の構造体は第６図に示されている。エ
ミツタ・ベース接合深さは約５０乃至５００ナノメータ
である。ベース幅は約１００乃至５００ナノメータの程
度である。
層３４を介して横型ＰＮＰトランジスタのコレクタ３２
へ、層４２及びＰ＋多結晶ケイ素層４０を介して横型Ｐ
ＮＰトランジスタのエミツタ５８に、層４２及びＰ＋多
結晶ケイ素層４０を介して縦型ＮＰＮトランジスタのベ
ース５４に並びに層３４及び共通のＮ＋コンタクト領域
２４を介してＮＰＮトランジスタのコレクタ２２及びＰ
ＮＰトランジスタのベース５９に達するコレクタ開孔が
形成される。アルミニウム、アルミニウム−銅、タンタ
ル等の如き適切な次レベルの金属化層６０が一様に付着
され、第７図に示された如く所望の次のレベルの電気的
接続のために写真食刻によつてパターン化される。第８
図は第７図の構造体を上から見た平面図である。
へ、層４２及びＰ＋多結晶ケイ素層４０を介して横型Ｐ
ＮＰトランジスタのエミツタ５８に、層４２及びＰ＋多
結晶ケイ素層４０を介して縦型ＮＰＮトランジスタのベ
ース５４に並びに層３４及び共通のＮ＋コンタクト領域
２４を介してＮＰＮトランジスタのコレクタ２２及びＰ
ＮＰトランジスタのベース５９に達するコレクタ開孔が
形成される。アルミニウム、アルミニウム−銅、タンタ
ル等の如き適切な次レベルの金属化層６０が一様に付着
され、第７図に示された如く所望の次のレベルの電気的
接続のために写真食刻によつてパターン化される。第８
図は第７図の構造体を上から見た平面図である。
この様にして形成された構造体は絶縁体層３８の存在に
より寄生横型ＰＮＰトランジスタ効果がなくなる。ベー
ス幅は極めて狭く形成され得、エミツタ−ベース勾配も
高くされ得る。これ等の特性は高パフオーマンスのスイ
ツチングを与える。
より寄生横型ＰＮＰトランジスタ効果がなくなる。ベー
ス幅は極めて狭く形成され得、エミツタ−ベース勾配も
高くされ得る。これ等の特性は高パフオーマンスのスイ
ツチングを与える。
上述の如き共通のベース・コレクタ構造体は所望の回路
の応用に使用され得る。例えば、ＰＮＰトランジスタは
メモリ・セル中の能動的負荷として使用され得る。この
応用については１９８３年ＩＥＥＥ International S
olid−State Circuits Conference、“ＳＥＳＳＩＯ
Ｎ ＩＸ：ＦＡＳＴＲＡＭ′Ｓ”の第１０８乃至第１０
９頁を参照されたい。さらにＩ２Ｌ（集積注入論理）も
しくはＭＴＬ（混合トランジスタ論理）は共通のＮＰＮ
コレクタ及びＰＮＰベース・コンタクトを有する。本発
明はその好ましい実施例を参照して詳細に説明された
が、本発明の精神を離れる事なく種々の変更がなされ得
る事は明らかであろう。例えば縦型ＮＰＮトランジスタ
と共に相補型双極性構造体の一部として説明された実施
例中の横型ＰＮＰトランジスタは明らかにどの縦型ＮＰ
Ｎトランジスタとも一緒でなく別個に使用され得る。さ
らに縦型ＮＰＮトランジスタでなく縦型ＰＮＰ双極性ト
ランジスタが説明された領域の各々に対して反対の導電
型を使用する事によつて形成され得る。同様に横型ＰＮ
Ｐトランジスタはその領域の各々のための導電型を反転
する事によつて横型ＮＰＮトランジスタが形成され得
る。さらにケイ化金属コンタクトがこれ等の素子に高レ
ベルのコンタクトを与えるために多結晶ケイ素層の表面
上に形成され得る。
の応用に使用され得る。例えば、ＰＮＰトランジスタは
メモリ・セル中の能動的負荷として使用され得る。この
応用については１９８３年ＩＥＥＥ International S
olid−State Circuits Conference、“ＳＥＳＳＩＯ
Ｎ ＩＸ：ＦＡＳＴＲＡＭ′Ｓ”の第１０８乃至第１０
９頁を参照されたい。さらにＩ２Ｌ（集積注入論理）も
しくはＭＴＬ（混合トランジスタ論理）は共通のＮＰＮ
コレクタ及びＰＮＰベース・コンタクトを有する。本発
明はその好ましい実施例を参照して詳細に説明された
が、本発明の精神を離れる事なく種々の変更がなされ得
る事は明らかであろう。例えば縦型ＮＰＮトランジスタ
と共に相補型双極性構造体の一部として説明された実施
例中の横型ＰＮＰトランジスタは明らかにどの縦型ＮＰ
Ｎトランジスタとも一緒でなく別個に使用され得る。さ
らに縦型ＮＰＮトランジスタでなく縦型ＰＮＰ双極性ト
ランジスタが説明された領域の各々に対して反対の導電
型を使用する事によつて形成され得る。同様に横型ＰＮ
Ｐトランジスタはその領域の各々のための導電型を反転
する事によつて横型ＮＰＮトランジスタが形成され得
る。さらにケイ化金属コンタクトがこれ等の素子に高レ
ベルのコンタクトを与えるために多結晶ケイ素層の表面
上に形成され得る。
第１図乃至第７図は高パフオーマンスの相補型双極性ト
ランジスタ構造体を製造する実施例を示した図である。
第８図は第７図の構造体を上から見た平面図である。 ２０……Ｐ−単結晶ケイ素基板、２１……Ｎ＋サブコレ
クタ拡散部、２２……Ｎエピタキシヤル層、２４……Ｎ
＋貫通体、２５、２６、２７、３４……絶縁体層、３２
……Ｐ領域、３６……Ｎベース領域、３８……埋没２酸
化ケイ素領域、４０……第１の多結晶ケイ素層、４２…
…絶縁体層、４４……Ｐ領域、４６……側壁絶縁体層、
５０……第２の多結晶ケイ素層、５８……Ｐ＋エミツタ
領域、５９……Ｎベース領域、６０……コンタクト。
ランジスタ構造体を製造する実施例を示した図である。
第８図は第７図の構造体を上から見た平面図である。 ２０……Ｐ−単結晶ケイ素基板、２１……Ｎ＋サブコレ
クタ拡散部、２２……Ｎエピタキシヤル層、２４……Ｎ
＋貫通体、２５、２６、２７、３４……絶縁体層、３２
……Ｐ領域、３６……Ｎベース領域、３８……埋没２酸
化ケイ素領域、４０……第１の多結晶ケイ素層、４２…
…絶縁体層、４４……Ｐ領域、４６……側壁絶縁体層、
５０……第２の多結晶ケイ素層、５８……Ｐ＋エミツタ
領域、５９……Ｎベース領域、６０……コンタクト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/08 １０１ Ｖ (72)発明者 タツク・ハング・ニング アメリカ合衆国ニユーヨーク州ヨークタウ ン・ハイツ、マツクスウエル・ドライブ 1720番地 (72)発明者 ポール・ジヤミン・ツアング アメリカ合衆国ニユーヨーク州ポーキプシ ー、サドルロツク・ドライブ50番地 (56)参考文献 特開 昭51−147182（ＪＰ，Ａ) 特公 昭52−8227（ＪＰ，Ｂ１) 特公 昭43−25386（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】第１導電型の主面、高不純物濃度の第１導
電型埋没領域、該埋没領域を上記主面に接続する高不純
物濃度の第１導電型貫通体を有する単結晶半導体基体を
構成する段階と、 上記基体の所望の領域に第２導電型不純物を拡散する事
によって上記主面中にコレクタ領域を形成する段階と、 上記基体のエミツタ・コンタクトになるべき領域を食刻
して略垂直な壁面を有する溝を形成する段階と、 上記溝の側面にベース領域となるべき第１導電型不純物
を熱的に拡散する段階と、 上記溝の底部に酸素をイオン・インプランテーシヨンす
る事によって上記溝の底部に２酸化ケイ素領域を形成す
る段階と、 高不純物濃度の第２導電型の多結晶ケイ素層を上記主面
に、該多結晶ケイ素層の一部が上記溝と直接接触する様
に形成する段階と、 上記多結晶ケイ素層の上部表面上に絶縁体層を形成する
段階と、 上記多結晶ケイ素層及び絶縁体層を、これらの層が少な
くともエミツタ対応領域に残るように、パターニングす
る段階と、 加熱によって上記溝を充填している上記多結晶ケイ素の
側端のまわりに高不純物濃度の第２導電型のエミツタ領
域を形成する段階と、 上記コレクタ領域の電気的コンタクト、上記多結晶ケイ
素層を介しての上記エミツタ領域の電気的コンタクト並
びに上記貫通体及び上記埋没領域を介しての上記ベース
領域の電気的コンタクトを実現する段階とより成る横型
トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/520,366 US4492008A (en) | 1983-08-04 | 1983-08-04 | Methods for making high performance lateral bipolar transistors |
| US520366 | 1995-08-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045064A JPS6045064A (ja) | 1985-03-11 |
| JPH0644568B2 true JPH0644568B2 (ja) | 1994-06-08 |
Family
ID=24072291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59051299A Expired - Lifetime JPH0644568B2 (ja) | 1983-08-04 | 1984-03-19 | 横型トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4492008A (ja) |
| EP (1) | EP0137905B1 (ja) |
| JP (1) | JPH0644568B2 (ja) |
| DE (1) | DE3466138D1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3330895A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| US4641170A (en) * | 1983-12-12 | 1987-02-03 | International Business Machines Corporation | Self-aligned lateral bipolar transistors |
| JPS60223165A (ja) * | 1984-04-19 | 1985-11-07 | Toshiba Corp | 半導体装置の製造方法 |
| US4640721A (en) * | 1984-06-06 | 1987-02-03 | Hitachi, Ltd. | Method of forming bipolar transistors with graft base regions |
| US4954455A (en) * | 1984-12-18 | 1990-09-04 | Advanced Micro Devices | Semiconductor memory device having protection against alpha strike induced errors |
| US6372596B1 (en) * | 1985-01-30 | 2002-04-16 | Texas Instruments Incorporated | Method of making horizontal bipolar transistor with insulated base structure |
| US5114530A (en) * | 1985-10-31 | 1992-05-19 | Texas Instruments Incorporated | Interlevel dielectric process |
| GB8621534D0 (en) * | 1986-09-08 | 1986-10-15 | British Telecomm | Bipolar fabrication process |
| US4962053A (en) * | 1987-01-30 | 1990-10-09 | Texas Instruments Incorporated | Bipolar transistor fabrication utilizing CMOS techniques |
| EP0281235B1 (en) * | 1987-01-30 | 1993-07-14 | Texas Instruments Incorporated | Bipolar transistor fabrication utilizing cmos techniques |
| US5214302A (en) * | 1987-05-13 | 1993-05-25 | Hitachi, Ltd. | Semiconductor integrated circuit device forming on a common substrate MISFETs isolated by a field oxide and bipolar transistors isolated by a groove |
| JPS6473766A (en) * | 1987-09-16 | 1989-03-20 | Oki Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
| JPH06101473B2 (ja) * | 1988-12-05 | 1994-12-12 | 日本電気株式会社 | 半導体装置 |
| JP2619040B2 (ja) * | 1989-01-18 | 1997-06-11 | パイオニア株式会社 | 半導体装置の製造方法 |
| EP0399286A1 (de) * | 1989-05-23 | 1990-11-28 | Siemens Aktiengesellschaft | Herstellverfahren für die aktive Basis eines Bipolartransistors |
| US5289024A (en) * | 1990-08-07 | 1994-02-22 | National Semiconductor Corporation | Bipolar transistor with diffusion compensation |
| US5258317A (en) * | 1992-02-13 | 1993-11-02 | Integrated Device Technology, Inc. | Method for using a field implant mask to correct low doping levels at the outside edges of the base in a walled-emitter transistor structure |
| US5345102A (en) * | 1992-02-28 | 1994-09-06 | Nec Corporation | Bipolar transistor having collector electrode penetrating emitter and base regions |
| US5198376A (en) * | 1992-07-07 | 1993-03-30 | International Business Machines Corporation | Method of forming high performance lateral PNP transistor with buried base contact |
| US5242859A (en) * | 1992-07-14 | 1993-09-07 | International Business Machines Corporation | Highly doped semiconductor material and method of fabrication thereof |
| JP2570148B2 (ja) * | 1993-10-28 | 1997-01-08 | 日本電気株式会社 | 半導体装置 |
| KR100236097B1 (ko) * | 1996-10-30 | 1999-12-15 | 김영환 | 반도체 장치의 격리막 형성방법 |
| JPH1126472A (ja) * | 1997-07-04 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| GB2338828A (en) * | 1998-06-26 | 1999-12-29 | Mitel Semiconductor Ltd | Integrated circuit with multiple base width bipolar transistors |
| JP4056218B2 (ja) * | 2000-12-27 | 2008-03-05 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| KR100657472B1 (ko) * | 2004-08-17 | 2006-12-13 | 엘지전자 주식회사 | 코제너레이션 시스템 |
| CN103000676B (zh) * | 2012-12-12 | 2015-05-27 | 清华大学 | 侧向双极晶体管及其制备方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4089992A (en) * | 1965-10-11 | 1978-05-16 | International Business Machines Corporation | Method for depositing continuous pinhole free silicon nitride films and products produced thereby |
| US3524113A (en) * | 1967-06-15 | 1970-08-11 | Ibm | Complementary pnp-npn transistors and fabrication method therefor |
| US3615939A (en) * | 1969-01-15 | 1971-10-26 | Sprague Electric Co | Method of making a lateral transistor |
| US3919006A (en) * | 1969-09-18 | 1975-11-11 | Yasuo Tarui | Method of manufacturing a lateral transistor |
| US3971059A (en) * | 1974-09-23 | 1976-07-20 | National Semiconductor Corporation | Complementary bipolar transistors having collector diffused isolation |
| JPS528227A (en) * | 1976-07-12 | 1977-01-21 | Honda Motor Co Ltd | Throttle valve controlling device of engine |
| US4104086A (en) * | 1977-08-15 | 1978-08-01 | International Business Machines Corporation | Method for forming isolated regions of silicon utilizing reactive ion etching |
| US4180827A (en) * | 1977-08-31 | 1979-12-25 | International Business Machines Corporation | NPN/PNP Fabrication process with improved alignment |
| US4159915A (en) * | 1977-10-25 | 1979-07-03 | International Business Machines Corporation | Method for fabrication vertical NPN and PNP structures utilizing ion-implantation |
| US4196440A (en) * | 1978-05-25 | 1980-04-01 | International Business Machines Corporation | Lateral PNP or NPN with a high gain |
| US4339767A (en) * | 1980-05-05 | 1982-07-13 | International Business Machines Corporation | High performance PNP and NPN transistor structure |
| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
-
1983
- 1983-08-04 US US06/520,366 patent/US4492008A/en not_active Expired - Lifetime
-
1984
- 1984-03-19 JP JP59051299A patent/JPH0644568B2/ja not_active Expired - Lifetime
- 1984-06-08 DE DE8484106531T patent/DE3466138D1/de not_active Expired
- 1984-06-08 EP EP84106531A patent/EP0137905B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045064A (ja) | 1985-03-11 |
| EP0137905B1 (en) | 1987-09-09 |
| EP0137905A1 (en) | 1985-04-24 |
| US4492008A (en) | 1985-01-08 |
| DE3466138D1 (en) | 1987-10-15 |
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