KR100236097B1 - 반도체 장치의 격리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 격리막 형성방법에 관한 것으로, 특히 고집적화 격리특성을 향상시키는데 적당하도록 한 반도체 장치의 격리막 형성방법에 관한 것이다.
이와같은 본 발명은 상대적으로 좁은 폭을 갖는 제1격리영역과 상대적으로 넓은 폭을 갖는 제2격리영역을 형성하는 반도체 장치의 격리막 헝성방법에 있어서, 기판상에 제1절연층을 형성하는 공정과; 상기 제1절연층을 한번의 감광막 공정으로 제1격리영역에 하나의 제1함몰부와 제2격리영역에 복수개의 제2함몰부를 형성하는 공정과; 상기 제1격리영역의 상기 제1함몰부 중앙에 제1함몰부보다 더 깊은 제3함몰부를 형성하는 공정과; 상기 제1, 제2, 제3함몰부에 절연성 물질 또는 열산화막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 장치의 격리막 형성방법
본 발명은 반도체장치의 격리막 형성방법에 관한 것으로 특히, 고집적화 소자의 격리 특성을 향상시키는데 적당하도록 한 반도체장치의 격리막 형성방법에 관한 것이다.
이하 종래 반도체장치의 격리막 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체장치의 격리막 형성방법에 따른 공정단면도이다.
먼저, 도1a에 도시한 바와같이 반도체기판(1)상에 화학기상증착(CVD)법을 이용하여 제1절연층(2)을 형성한다.
이때 제1절연층(2)은 1μm의 두께로 형성한다.
이어 반응성 이온식각(Reactive ion etching : RIE)법을 이용하여 기판(1)표면이 소정부분 노출되도록 제1절연층(2)을 패터닝하여 접속홀을 형성한다.
그리고 상기 기판(1)을 포함한 전면에 화학기상증착법을 이용하여 0.1μm의 두께를 갖는 제2절연층(3)을 형성한다.
이어 도1b에 도시한 바와같이 제2절연층(3)을 에치백(etch back)하여 접속홀의 양측에 측벽(sidewall spacer)(3a)을 형성한 후 제1절연층(2) 및 측벽(3a)을 마스크로 이용하여 기판(1)을 소정깊이로 식각한다.
이때 식각되는 기판(1)의 폭은 0.1μm이고 식각깊이는 0.5μm이다.
다음, 도1c에 도시한 바와같이 제1절연층(2)과 측벽(3a)을 제거하여 기판(1)의 표면을 노출시킨다.
그리고 기판(1)의 식각 및 제1절연층(2)과 측벽(3a) 제거에 따른 기판(1)의 손상(damage)를 회복하기 위해 기판(1)을 표면처리 하고 기판(1)전면에 200Å의 두께를 갖는 산화막(4)을 열성장시킨다.
이어 상기 열성장된 산화막(4)상에 화학기상증착법을 이용하여 3000Å의 두께를 갖는 제3절연층(5)을 형성한 후 제3절연층(5)상에 포토레지스트를 도포한다.
그리고 노광 및 현상공정을 통해 포토레지스트를 패터닝하여 포토레지스트 패턴(6)을 형성한다.
이어서, 도1d에 도시한 바와같이 상기 포토레지스트패턴(6)을 마스크로 이용하여 기판(1)의 표면이 노출되도록 제3절연층(5)을 반응성 이온식각법을 이용하여 선택적으로 제거한다.
그리고 기판(1)내에 각각 이온주입 에너지를 달리한 삼중 보론 이온주입을 실시하여 소자 격리영역을 형성한다.
이때 보론이온의 주입양은 3×E12 ions/cm2이고 이온주입 에너지는 각각 130, 180 그리고 260 KeV이다.
상기와 같은 종래의 반도체 장치의 격리막 형성방법은 다음과 같은 문제점이 있었다.
첫째, 격리영역의 기판을 식각하므로 기판이 손상될 염려가 있고, 모서리가 급격하여 전계집중에 의한 누설전류가 발생할 수 있다.
둘째, 격리영역이 큰 패턴을 형성할 경우 식각되는 기판의 폭이 커지므로 격리영역 표면의 평탄성이 불량해진다.
본 발명은 이와같은 문제점을 해결하기 위해 안출한 것으로서 소자 격리영역의 폭에 관계없이 평탄성이 우수한 반도체 장치의 격리막 형성방법을 제공하는데 그 목적이 있다.
또다른 목적으로는 폭이 다른 제1, 제2격리영역을 한번의 포토레지스트공정으로 형성하여 공정을 간략화 하는데에 있다.
도1a 내지 도1d는 종래의 반도체 장치의 격리막 형성방법을 나타낸 공정 단면도
도2는 본 발명의 제1실시예 따른 반도체 장치의 레이아웃도
도3은 도2의 A-A' 선상에 따른 구조 단면도
도4는 도2의 B-B' 선상에 따른 구조 단면도
도5a 내지 도5g는 도2의 A-A' 와 B-B'에 따른 본 발명의 반도체 장치의 격리막 형성방법을 나타낸 공정 단면도
도6는 본 발명의 제2실시예 따른 반도체 장치의 레이아웃도
도7은 도6의 A-A'선상에 따른 구조 단면도
도8는 도6의 B-B'선상에 따른 구조 단면도
도9a 내지 도9f는 도6의 A-A'와 B-B'에 따른 본 발명의 반도체 장치의 격리막 형성방법을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
30,50 : 반도체 기판 31,51 : 제1절연층
32,53 : 제1격리영역 32a,53a : 제1함몰부
33,54 : 제2격리영역 33a,54a : 제2함몰부
34,55 : 보호막 34a,55a : 측벽
35,56 : 제3함몰부 36,52 : 제2절연층
57 : 제3절연층
본 발명의 상대적으로 좁은 폭을 갖는 제1격리영역과 상대적으로 넓은 폭을 갖는 제2격리영역을 형성하는 반도체 장치의 격리막 형성방법에 있어서, 기판상에 제1절연층을 형성하는 공경과; 상기 제1절연층을 한번의 감광막 공정으로 제1격리영역에 하나의 제1함몰부와 제2격리영역에 복수개의 제2함몰부를 형성하는 공정과; 상기 제1격리영역의 상기 제1함몰부 중앙에 제1함몰부보다 더 깊은 제3함몰부를 형성하는 공정과; 상기 제1, 제2, 제3 함몰부에 절연성 물질 또는 열산화막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하고, 서로 다른 폭의 격리영역을 갖는 반도체 장치에 있어서, 상대적으로 좁은 폭을 갖는 제1격리영역은 상대적으로 넓은 폭을 갖는 제2격리영역보다 깊은 함몰부를 갖도록 형성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 격리막 형성방법을 보다 상세히 설명하면 다음과 갈다.
도2는 본 발명에 따른 제1실시예의 반도체 장치의 레이아웃도이고, 도3은 도2의 A-A'선상에 따른 구조 단면도이며, 도4는 도2의 B-B'선상에 따른 구조 단면도 이다.
그리고 도5a내지 도5f는 도2의 A-A'와 B-B'에 따른 본 발명의 반도체장치의 격리막 형성방법을 나타낸 공정 단면도이다.
여기서, 격리영역의 폭이 크고 작음은 소자의 특성 및 설계에 따라 서로 차이가 있다.
먼저, 도2는 소자간의 격리를 위한 격리영역의 폭이 서로 다를 경우에 있어서 소자 격리막을 나타낸 도면이다.
도3과 도4에 도시한 바와같이 상대적으로 폭이 좁은 격리영역(32)과 상대적으로 폭이 넓은 격리영역(33)의 기판이 소정깊이로 식각되어 격리영역에 절연막(36)이 기판 표면과 평탄하도록 형성된다.
그러나 상대적으로 폭이 좁은 격리영역(32)에서는 종래와 같은 방법으로 반도체 기판에 깊게 식각되는 함몰부를 갖고 상대적으로 폭이 넓은 격리영역(33)에서는 부분적으로 식각되어 반도체 기판에 섬모양을 갖도록 형성된다.
그리고 도5a내지 도5f는 소자간의 격리를 위한 격리영역의 폭에 따른 격리막 형성방법을 나타낸 것으로서, 도2의 A-A'와 B-B'에 따른 본 발명의 반도체 장치의 격리막 형성방법을 나타낸 공정 단면도이다.
도5a에 도시한 바와같이 상대적으로 폭이 좁은 제1격리영역(32)과 상대적으로 폭이 넓은 제2격리영역(33)을 갖는 반도체 장치를 형성하기 위해 반도체기판(30)상에 제1절연층(31)을 형성하고, 상기 제1절연층(31)상에 포토레지스트(도면에 도시하지 않았음)을 도포한다.
그리고 노광 및 현상공정을 통해 상기 포토레지스트를 패터닝하여 포토레지스트패턴(도면에 도시하지 않았음)을 형성한다.
이어서, 상기 포토레지스트패턴을 마스크로 이용하여 기판(30)의 표면이 노출되도록 제1절연층(31)을 선택적으로 제거하여 상대적으로 폭이 좁은 제1격리영역(32)과 상대적으로 폭이 넒은 제2격리영역(33)을 형성한다.
이때, 상대적으로 폭이 좁은 제1격리영역(32)에는 기판(30)이 모두 노출되도록 격리영역 폭으로 제1절연층(31)을 제거하고, 상대적으로 폭이 넓은 제2격리영역(33)에서는 일정한 간격을 갖고 섬모양으로 남도록 제1절연층(31)을 부분적으로 제거한다.
여기서 상대적으로 폭이 넓은 제2격리영역(33)에서 제1절연층(31)이 제거되는 폭은 최소한 상대적으로 폭이 좁은 제1격리영역(32)의 폭보다 좁도록 한다.
이어, 도5b에 도시한 바와같이 상기 포토레지스트패턴을 제거하고, 상기 제1절연층(31)을 마스크로 이용하여 제1, 제2격리영역(32)(33)의 노출된 반도체 기판(30)을 일정 깊이로 식각하여 제1, 제2함몰부(32a)(33a)를 형성한다.
즉, 단면상으로 제1격리영역(32)에는 하나의 제1함몰부(32a)만 형성되지만 제2격리영역(33)에서는 복수개의 제2함몰부(33aa)가 형성된다.
이때, 제1절연층(31)은 실리콘 질화물과 실리콘 산화물중 하나이며, 제1, 제2격리영역(32)(33)은 동시에 패터닝된다.
한편, 제1, 제2함몰부(32a)(33a)를 형성하기 위해 기판(30)을 반응성 이온식각(Reactive Ion Etching : RIE) 또는 화학적 건식식각(Chemical Dry Etching : CDE)법을 이용하여 식각한다.
그리고 제2함몰부(33a)는 제1함몰부(32a)보다 상대적으로 좁은 폭을 갖도록 형성하고, 이 후 제1절연층(31)과 포토레지스트을 마스크로 이용하여 채널 스톱(Channel Stop) 이온주입을 실시할 수 있다.
이어서, 도5c에 도시한 바와같이 상기 제1절연층(31)을 포함한 기판(30)상에 화학기상증착(Chemical Vapor Deposition : CVP)법을 이용하여 보호막(34)을 형성한다.
이때, 보호막(34)의 물질로서는 실리콘 질화물과 실리콘 산화물중 어느 하나이며 보호막(34)의 두께는 제2함몰부(33a) 및 제1절연층(31) 사이사이에 매립될 수 있는 두께로 형성한다.
이어, 도5d에 도시한 바와같이 상기 보호막(34) 두께 이상으로 상기 보호막(34)을 에치백(Etchback)하여 제1함몰부(32a)에 보호막 측벽(34a)을 형성하고, 제2함몰부(33a)에 매립 되도록 형성한다.
여기서 상기와 같은 공정은 제2함몰부(33a)가 제1함몰부(32a)의 폭보다 상대적으로 좁은 폭을 갖도록 형성되어 있으므로 제1함몰부(32a)에 형성된 보호막 측벽(34a)에 의해 기판(30)표면이 소정부분 노출되어 있고, 반면에 제2함몰부(33a)는 보호막(34)에 의해 매립 되어있다.
이어서, 도5e에 도시한 바와같이 보호막 측벽(34a)을 마스크로 하여 제1함몰부(32a)의 노출된 기판(30)을 소정 깊이로 식각하여 제3함몰부(35)를 형성한다.
이때, 상기 제1절연층(31)과 보호막(34)을 마스크로 이용하여 채널스톱 이온주입을 실시할 수 있고, 제1함몰부(32a)의 보호막 측벽(34a) 및 제2함몰부(33a)의 보호막(34)을 제거한다.
이어, 도5f에 도시한 바와같이 화학 기계적 연마법(Chemical Mechanical Polishing : CMP)을 이용하여 제2함몰부(33a)가 형성된 제2격리영역(33)의 제1절연층(31) 및 섬모양의 기판(30)을 소정깊이로 디싱(Dishing)한다.
그리고 상기 제1절연층(31)을 마스크로 하여 채널스톱 이온 주입을 실시할 수 있다.
이어서, 도5g에 도시한 바와같이 제1, 제2, 제3 함몰부(32a) (33a) (35)을 포함한 기판(30) 전면에 제2절연층(36)을 형성한 후, 에치백하여 제1, 제2, 제3함몰부(32a)(33a)(35)가 매립되도록 하고, 상기 제1절연층(31)을 제거하므로써 소자간의 격리를 위한 격리막을 형성한다.
이때, 제2절연층(36)의 형성 두께는 제1, 제2, 제3함몰부(32a) (33a)(35)의 반지름에 해당하는 두께 이상으로 증착한후, 에치백하며, 제2절연층(36)은 산화막을 사용한다.
여기서, 에치백하는 방법으로 화학 기계적 연마법이 적용하여 제2절연층(36)을 에치백하여 평탄화하는 공정을 포함한다.
또한, CMP법은 알루미나, 실리카 등의 연마입자와 플루오르화 암모늄, 또는 암모니아수 등의 연마액을 사용한다.
도6는 본 발명에 따른 제2실시예의 반도체 장치의 레이아웃도이고, 도7은 도6의 A-A' 선상에 따른 구조 단면도이며, 도8은 도6의 B-B'선상에 따른 구조 단면도이다.
그리고 도9a내지 도9e는 도6의 A-A'와 B-B'에 따른 본 발명의 반도체장치의 격리막 형성방법을 나타낸 공정 단면도이다.
여기서 격리영역의 폭이 크고 작음은 소자의 특성 및 설계에 따라 서로 차이가 있다.
먼저, 도6는 소자간의 격리를 위한 격리영역의 폭이 서로 다를 경우에 있어서 소자 격리막을 나타낸 도면이다.
그리고 도7와 도8는 상대적으로 폭이 좁은 격리영역(53)과 상대적으로 폭이 넓은 격리영역(54)의 기판이 소정깊이로 식각되어 격리영역에 절연막(57)이 기판 표면과 둥글게 형성된다.
그러나 상대적으로 폭이 좁은 격리영역(53)에서는 반도체 기판 표면에 대해서 둥글며, 깊게 식각되는 함몰부를 갖고, 상대적으로 넓은 폭을 갖는 격리영역(54)에서는 기판 표면에 아령모양으로 서로 연결되어 형성된다.
이어, 도9a내지 도9e는 소자간의 격리를 위한 격리영역의 폭에 따른 격리막 형성방법을 나타낸 것으로서 도6의 A-A'와 B-B'에 따른 공정을 동시에 설명하기로 한다.
도6a에 도시한 바와같이 상대적으로 좁은 폭을 갖는 제1격리영역(53)과 상대적으로 넓은 폭을 갖는 격리영역(54)을 갖는 반도체 장치를 형성하기 위해 반도체 기판(50)상에 제1절연층(51)과 제2절연층(52)을 차례로 형성하여 산화방지 마스크층을 형성하고, 제2절연층(52)상에 포토레지스트(도면에 도시하지 않았음)을 형성한다.
그리고 노광 및 현상공정으로 포토레지스트를 패터닝하여 포토레지스트패턴(도면에 도시하지 않았음)을 형성하고 상대적으로 좁은 폭을 갖는 제1격리영역(53)과 상대적으로 넓은 폭을 갖는 제2격리영역(54)의 제1, 제2절연층(51) (52)을 선택적으로 제거한다.
이때, 상대적으로 좁은 폭을 갖는 제1격리영역(53)에는 기판(50)이 모두 노출되도록 격리영역 폭으로 제1, 제2절연층(51)(52)을 제거하고, 상대적으로 넓은 폭을 갖는 제2격리영역(54)에서는 일정한 간격으로 갖고 섬모양으로 남도록 제1, 제2절연층(51)(52)을 부분적으로 제거한다.
여기서 상대적으로 넓은 폭을 갖는 제2격리영역(54)에서 제1, 제2절연층(51)(52)이 제거되는 폭은 최소한 상대적으로 좁은 폭을 갖는 제1격리영역(53)의 폭보다 좁도록 한다.
한편, 제1절연층(51)은 패드 산화막을 사용하고, 제2절연층(52)은 실리콘 질화막을 사용한다. 그리고 제1, 제2절연층(51)(52)을 산화방지 마스크층이라 하며, 패드 산화막과 실리콘 질화막의 적층막 대신에 실리콘 질화막과 실리콘 산화막의 적층막을 적용할 수 있다.
이어, 제9b에 도시한 바와같이 제1절연층(51)과 제2절연층(52)을 마스크로 이용하여 제1, 제2격리영역(53)(54)의 노출된 기판(50)을 일정깊이로 식각하여 제1, 제2함몰부(53a)(54a)을 형성한다.
즉, 단면상으로 제1격리영역(53)에는 하나의 제1함몰부(53a)가 형성되지만, 제2격리영역(54)에서는 복수개의 제2함몰부(54a)가 형성된다.
여기서 제1, 제2함몰부(53a)(54a)는 형성하지 않아도 된다.
한편, 제1, 제2함몰부(53a)(54a)를 형성하기 위해 기판(50)을 반응성 이온식각(RIE) 또는 화학적 건식식각(CDE)법을 이용하여 식각한다.
그리고 제2함몰부(54a)는 제1함몰부(53a)보다 상대적으로 좁은 폭을 갖도록 형성하고, 이후 포토레지스트와 제1, 제2절연층(51) (52)을 마스크로 이용하여 채널스톱 이온주입을 실시할 수 있다.
이어서, 도9c에 도시한 바와같이 포토레지스트을 제거하고 제2절연층(52)을 포함한 기판(50)상에 화학 기상 증착(CVD)법을 이용하여 보호막(55)을 형성한다. 이때, 보호막(55)의 물질로서는 실리콘 산화물을 사용하며, 보호막(55)의 두께는 제2함몰부(54a) 및 제1, 제2절연층(51)(52) 사이사이에 매립될 수 있는 두께로 형성한다.
이어, 도9d에 도시한 바와같이 상기 보호막(55) 두께 이상으로 상기 보호막(55)을 에치백(Etch back)하여 제1함몰부(53a)에 보호막 측벽(55a)을 형성하고, 제2함몰부(54a)에 매립 되도록 형성한다.
즉, 상기와 같은 공정을 제2함몰부(54a)가 제1함몰부(53a)보다 상대적을 좁은 폭을 갖고 형성되므로 제1함몰부(53a)에 형성된 보호막 측벽(55a)에 의해 기판(50)표면이 소정부분 노출되어 있고, 반면에 제2함몰부(54a)는 보호막(55)에 의해 매립 되어있다.
이어서, 도9e에 도시한 바와같이 보호막 측벽(55a)을 마스크로 하여 제1함몰부(53a)의 노출된 기판(50)을 소정 깊이로 식각하여 제3 함몰부(56)를 형성한다.
이때, 상기 제1, 제2절연층(51)(52)과 보호막(55)을 마스크로 이용하여 채널스톱 이온주입을 실시할 수 있고, 제1함몰부(53a)의 보호막 측벽(55a) 및 제2함몰부(54a)의 보호막(55)을 제거한다.
이어, 도9f에 도시한 바와같이 제1, 제2절연층(51)(52)을 마스크로 하여 제1, 제2, 제3함몰부(53a) (54a) (56)에 800°C이상의 산화성 분위기에서 열처리하여 3000∼5000Å 두께의 제3절연층(57)을 형성한다.
이와 동시에 열 산화막의 버즈 빅(Bird's beak)에 의하여 제3절연층(57)과 제1절연층(51)이 상호 연결된다. 그리고 남아있는 제1, 제2절연층(51)(52)을 제거한다.
이때, 제3절연층(57)은 산화막을 사용한다.
본 발명의 반도체 장치의 격리막 형성방법은 다음과 같은 효과가 있다.
첫째, 제1, 제2격리영역에 있어서 수직방향과 수평방향으로 격리막을 형성하므로 소자의 절연특성을 향상 시킨다.
둘째, 제1, 제2격리영역 형성시 하나의 마스크를 이용한 한번의 감광막 공정으로 형성하므로 공정을 간략화 한다.

Claims (19)

  1. 상대적으로 좁은 폭을 갖는 제1격리영역과 상대적으로 넓은 폭을 갖는 제2 격리영역을 형성하는 반도체 장치의 격리막 형성방법에 있어서, 기판상에 제1절연층을 형성하는 공정과; 상기 제1절연층을 한번의 감광막 공정으로 제1격리영역에 하나의 제1함몰부와 제2격리영역에 복수개의 제2함몰부를 형성하는 공정과; 상기 제1격리영역의 상기 제1함몰부 중앙에 제1함몰부보다 더 깊은 제3 함몰부를 형성하는 공정과; 상기 제1, 제2, 제3함몰부에 절연성 물질 또는 열산화막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 장치의 격리막 형성방법.
  2. 상대적으로 좁은 폭을 갖는 제1격리영역과 상대적으로 넓은 폭을 갖는 제2 격리영역을 형성하는 반도체 장치의 격리막 형성방법에 있어서, 기판상에 제1절연층을 형성하는 공정과; 상기 제1절연층을 선택적으로 패터닝하여 제1, 제2격리영역을 형성하여 상기 제1격리영역에 하나의 제1함몰부와 제2격리영역에 복수개의 제2함몰부를 형성하는 공정과; 상기 제1절연층상에 제2절연층을 형성하는 공정과; 제1함몰부에 측벽을 형성하고 제2함몰부는 제2절연층을 매립하는 공정과; 상기 제1함몰부의 측벽을 마스크로 하여 제1격리영역의 기판을 소정 깊이로 식각하여 제3 함몰부를 형성하고, 상기 제2절연층을 제거하는 공정과; 상기 제2격리영역의 제1절연층 및 섬모양의 기판을 디싱하는 공정과; 상기 제1, 제2, 제3함몰부에 제3절연층을 매립하고 상기 제1, 제2절연층을 제거하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 장치의 격리막 형성방법.
  3. 제2항에 있어서, 상기 제2함몰부는 제1함몰부 보다 상대적으로 좁은 폭을 갖는 것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  4. 제2항에 있어서, 제1, 제2함몰부를 형성하기 위해 기판을 반응성 이온식각 또는 화학적 건식식각법을 이용하는 것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  5. 제2항에 있어서, 제3절연층의 두께는 제1, 제2, 제3함몰부의 반지름에 해당함을 특징으로 하는 반도체 장치의 격리막 형성방법.
  6. 제2항에 있어서, 제2절연층 화학 기상 증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  7. 제2항에 있어서, 상기 제1절연층에 화학 기계적 연마법을 이용하여 디싱하는 것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  8. 제7항에 있어서, 상기 화학 기계적 연마법은 알루미나 실리카 등의 연마입자와 플루오르화 암모늄 또는 암모니아수 등의 연마액을 사용함을 특징으로 하는 반도체 장치의 격리막 형성방법.
  9. 제2항에 있어서, 상기 제3함몰부는 상기 제1함몰부의 중앙에 제1함몰부보다 더 깊게 형성함을 특징으로 하는 반도체 장치의 격리막 형성방법.
  10. 제2항에 있어서, 상기 제1절연층은 실리콘 질화물과 실리콘 산화물 중 하나임을 특징으로하는 반도체 장치의 격리막 형성방법.
  11. 제2항에 있어서, 상기 상대적으로 좁은 폭을 갖는 제1격리영역과 상대적으로 넓은 폭을 갖는 제2격리영역은 동시에 패터닝하는 것을 특징으로 하는 반도체 장치의 격리막 형성반법.
  12. 제2항에 있어서, 상기 제2절연층은 실리콘 질화물과 실리콘 산화물중 어느 하나를 사용하는것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  13. 제2항에 있어서, 상기 제2절연층의 두께는 상기 제2함몰부 및 제1절연층 사이사이에 매립될 수 있는 것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  14. 상대적으로 좁은 폭을 갖는 제1격리영역과 상대적으로 넓은 폭을 갖는 제2격리영역을 형성하는 반도체 장치의 격리막 형성방법에 있어서, 기판상에 제1, 제2절연층을 형성하는 공정과; 상기 제1, 제2절연층을 선택적으로 패터닝하여 제1, 제2격리영역을 형성하는 공정과; 상기 제1격리영역에 하나의 제1함몰부와 제2격리영역에 복수개의 제2함몰부를 형성하는 공정과; 상기 제2절연층상에 제3절연층을 형성하여 제1함몰부에 측벽을 형성하고 제2함몰부에는 제3절연층을 매립하는 공정과; 상기 제1함몰부의 측벽을 마스크로 하여 제1격리영역의 기판을 소정 깊이로 식각하여 제3함몰부를 형성하고, 상기 제3절연층을 제거하는 공정과; 상기 제1, 제2, 제3함몰부에 제4절연층을 열처리하여 형성하는 공정과; 상기 제1, 제2절연층을 제거하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 장치의 격리막 형성방법.
  15. 제14항에 있어서, 제1절연층과 제2절연층은 산화막과 질화막 또는 질화막과 산화막을 적층으로 하여 산화방지 마스크층을 형성함을 특징으로 하는 반도체 장치의 격리막 형성방법.
  16. 제14항에 있어서, 제1, 제2함몰부를 형성하지 않는 공정이 적용 가능함을 특징으로 하는 반도체 장치의 격리막 형성방법.
  17. 제14 항에 있어서, 제1, 제2함몰부를 형성하기 위해 기판을 반응성 이온식각 또는 화학적 건식식각법을 이용하는 것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  18. 제14항에 있어서, 상기 제2함몰부는 제1함몰부 보다 상대적으로 좁은 폭을 갖는 것을 특징으로 하는 반도체 장치의 격리막 형성방법.
  19. 제14항에 있어서, 제4절연층 열처리시 온도는 800°C이고, 형성두께는 3000∼5000Å임을 특징으로 하는 반도체 장치의 격리막 형성방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045435B1 (en) * 1998-11-03 2006-05-16 Mosel Vitelic Inc Shallow trench isolation method for a semiconductor wafer
KR100719366B1 (ko) 2005-06-15 2007-05-17 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57204133A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Manufacture of semiconductor integrated circuit
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
US4491486A (en) * 1981-09-17 1985-01-01 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device
JPS5848437A (ja) * 1981-09-17 1983-03-22 Toshiba Corp 半導体装置の製造方法
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
JPS59124141A (ja) * 1982-12-28 1984-07-18 Toshiba Corp 半導体装置の製造方法
US4492008A (en) * 1983-08-04 1985-01-08 International Business Machines Corporation Methods for making high performance lateral bipolar transistors
US4609934A (en) * 1984-04-06 1986-09-02 Advanced Micro Devices, Inc. Semiconductor device having grooves of different depths for improved device isolation
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
JPS6467945A (en) * 1987-09-08 1989-03-14 Mitsubishi Electric Corp Wiring layer formed on buried dielectric and manufacture thereof
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
US4962064A (en) * 1988-05-12 1990-10-09 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
JPH01287951A (ja) * 1988-05-16 1989-11-20 Toshiba Corp 半導体装置の製造方法
US4876214A (en) * 1988-06-02 1989-10-24 Tektronix, Inc. Method for fabricating an isolation region in a semiconductor substrate
US4994406A (en) * 1989-11-03 1991-02-19 Motorola Inc. Method of fabricating semiconductor devices having deep and shallow isolation structures
US5065217A (en) * 1990-06-27 1991-11-12 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
FR2667440A1 (fr) * 1990-09-28 1992-04-03 Philips Nv Procede pour realiser des motifs d'alignement de masques.
US5112772A (en) * 1991-09-27 1992-05-12 Motorola, Inc. Method of fabricating a trench structure
JPH05152429A (ja) * 1991-11-28 1993-06-18 Nec Corp 半導体装置の製造方法
US5372968A (en) * 1993-09-27 1994-12-13 United Microelectronics Corporation Planarized local oxidation by trench-around technology
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US5371036A (en) * 1994-05-11 1994-12-06 United Microelectronics Corporation Locos technology with narrow silicon trench
JP3329640B2 (ja) * 1995-10-10 2002-09-30 株式会社東芝 半導体装置の製造方法
US5899727A (en) * 1996-05-02 1999-05-04 Advanced Micro Devices, Inc. Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization
JPH09312330A (ja) * 1996-05-21 1997-12-02 Oki Electric Ind Co Ltd 素子間分離領域の形成方法
US5747377A (en) * 1996-09-06 1998-05-05 Powerchip Semiconductor Corp. Process for forming shallow trench isolation
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
US5895253A (en) * 1997-08-22 1999-04-20 Micron Technology, Inc. Trench isolation for CMOS devices

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