KR20050059744A - 반도체소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 발명은 실리콘기판상에 패드산화막과 패드질화막을 순차적으로 적층하는 단계; 상기 패드질화막과 패드산화막을 순차적으로 식각하는 단계; 노출된 실리콘기판에 틸트 이온주입을 실시하여 상기 실리콘기판표면아래에 도핑실리콘영역을 형성하는 단계; 상기 도핑실리콘영역을 식각하여 실리콘기판의 측면에 상부모서리라운드부 (TCR)를 형성하는 단계; 상기 패드질화막을 마스크로 상기 실리콘기판을 선택적으로 식각하여 실리콘기판내에 홈을 형성하는 단계; 상기 홈아래의 실리콘기판을 선택적으로 식각하여 상기 실리콘기판에 상부모서리부(TCR)를 갖는 트렌치를 형성하는 단계; 및 상기 트렌치내에 소자분리막을 형성한후 패드질화막과 패드산화막을 제거하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 반도체 소자절연을 위한 트렌치(STI) 식각공정방식에 있어서, 임플란트 도핑효과를 이용한 식각률 차이를 통하여 트렌치 상부 모서리부를 라운드지게 형성하는 반도체소자의 소자분리막 형성방법에 관한 것이다.
종래기술에 따른 반도체소자의 소자분리막 형성방법에 대해 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.
도 1a 내지 1f는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명 하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 실리콘기판(11)상에 패드산화막(13)을 100∼150Å정도로 증착하고, 이어 질화 막(15)을 1000∼2000Å 정도로 증착한다.
그다음, 도 1b에 도시된 바와같이, 상기 질화막(15)상에 감광물질을 도포한후 포토리쏘그라피 공정기술을 이용한 노광공정 및 현상공정을 진행한후 이를 선택적으로 식각하여 감광막패턴(17)을 형성한다.
이어서, 도 1c에 도시된 바와같이, 상기 감광막패턴(17)을 마스크로 상기 패드질화막(15)과 패드산화막(13)을 순차적으로 식각한다.
그다음, 도 1d에 도시된 바와같이, 상기 감광막패턴(17)을 마스크로 상기 실리콘기판(11)을 일정깊이만큼 식각하여 상기 실리콘기판(11)내에 트렌치(STI)(19)를 형성한후 잔존하는 상기 감광막패턴(17)을 제거한다.
이어서, 도 1e에 도시된 바와같이, 확산의 측벽산화에 의하여 트렌치(19)의 표면을 라운드지게 형성한다.
그다음, 도 1f에 도시된 바와같이, 상기 트렌치(19)를 포함한 전체 구조의 상면에 트렌치를 매립정도로 매립산화막(미도시)을 증착한후 CMP공정에 의해 상기 매립산화막(미도시)을 연마하고 이어 잔존하는 패드질화막(15) 및 패드산화막(13)을 제거하여 소자분리막(21)을 형성한다.
그러나, 상기와 같은 종래기술에 의하면, 트렌치 식각후 가파른(sharp) 트렌치 가장자리가 형성되고, HF에 의한 케미칼처리에 의해 도 1e의 "A"에서와 같이 트렌치 가장자리지역의 산화막이 제거되어 트렌치 가장자리에서 산화막이 과다하게 침식되는데, 이 두가지 현상은 소자의 비정상적인 동작 즉, 험프(hump) 및 INWE (inverse narrow width effect), 전기적 특성을 유발한다.
하지만 트렌치 식각후 형성된 엑티브 코너(active corner)를 특별한 공정에 의해 적절하게 라운딩시켜 주면 험프 문제를 해결할 수 있는데, 이러한 라운드 형성에는 여러 방법이 있으나 무엇보다도 액티브 가장자리의 침식이 발생하는 문제점과 확산(diffusion) TCR(top corner rounding)인 경우 라운딩의 한계성 및 열에 의해 기판결함이 발생되는 문제점을 안고 있다.
특히, 코너 라운딩 형성을 위하여 기존에는 퍼니스 건식(O2) 산화를 진행하였는데, 라운딩 형성 정도가 매우 적어 그 효과는 매우 미비하다. 즉, 퍼니스를 사용한 라운딩 공정시 그 라운딩 정도가 매우 적어 큰 효과를 기대할 수 없다.
이렇게 확산에 의해 라운딩을 형성하면 라운딩 정도가 미비할 뿐만 아니라 앞서 언급한 바와같이 열에 의한 기판 결함이 유발되는 또 다른 문제점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 트렌치 상부코너를 라운드지게 형성할 수 있어 디바이스의 전기적 특성 및 집적도를 향상시킬 수 있는 프로파일을 제거가능하게 하므로써 소자특성이 나빠지는 것을 방지할 수 있는 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성 방법은, 실리콘기판상에 패드산화막과 패드질화막을 순차적으로 적층하는 단계;
상기 패드질화막과 패드산화막을 순차적으로 식각하는 단계;
노출된 실리콘기판에 틸트 이온주입을 실시하여 상기 실리콘기판표면아래에 도핑실리콘영역을 형성하는 단계;
상기 도핑실리콘영역을 식각하여 실리콘기판의 측면에 상부모서리라운드부 (TCR)를 형성하는 단계;
상기 패드질화막을 마스크로 상기 실리콘기판을 선택적으로 식각하여 실리콘기판내에 홈을 형성하는 단계;
상기 홈아래의 실리콘기판을 선택적으로 식각하여 상기 실리콘기판에 상부모서리부(TCR)를 갖는 트렌치를 형성하는 단계; 및
상기 트렌치내에 소자분리막을 형성한후 패드질화막과 패드산화막을 제거하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 소자분리막 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 2a에 도시된 바와같이, 먼저 실리콘기판(31)상에 패드산화막(33)을 100∼150Å정도로 증착하고, 이어 질화막(35) 즉, SiN층을 1000∼2000Å 정도로 증착한다.
그다음, 도 2b에 도시된 바와같이, 상기 질화막(35)상에 감광물질을 도포한후 포토리쏘그라피 공정기술을 이용한 노광공정 및 현상공정을 진행한후 이를 선택적으로 식각하여 감광막패턴(37)을 형성한다.
이어서, 도 2c에 도시된 바와같이, 상기 감광막패턴(37)을 마스크로 상기 패드질화막(35)과 패드산화막(33)을 순차적으로 식각한다.
그다음, 도 2d에 도시된 바와같이, 상기 감광막패턴(37)을 제거한후 노출된 실리콘기판(31)에 인(phosphorus) 또는 As를 저에너지로 라운딩되는 부분을 고려하여 틸트 이온주입하여 상기 실리콘기판(31)표면아래에 N+ 도핑 실리콘영역(41)을 형성한다.
이어서, 도 2e에 도시된 바와같이, 활성화된 플라즈마를 이용한 건식각(dry etching)을 실시하여 이온주입에 의한 데미지된 Si 격자를 제거하므로써 측면식각(lateral etching)에 의한 상부모서리 라운드부(TCR; top corner rounding)(43)를 형성한다. 이때, 상기 활성화시키는 기체는 공정방식에 따라 다르지만, 일반적으로 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 주로 사용한다. 또한, 상기 측면식각(lateral etching)은 플루오린(fluorine)에 의해 이루어진다.
그다음, 도 2f에 도시된 바와같이, 트렌치 식각을 하기 위해 질화막을 마스크로 활성화된 플라즈마를 이용한 건식식각을 실시하여 실리콘기판(31)에 홈(45)을 형성한다. 이때, 상기 패드질화막(35)과 실리콘기판(31)에서 발생된 폴리머(polymer)가 상기 상부모서리 라운드부(43)의 측벽을 보호하여 상기 상부모서리 라운드부(43)에 데미지를 방지하여 최종적으로 라운딩이 형성되어진 STI TCR이 형성된다. 또한, 상기 홈(45)을 형성하기 위한 건식각공정에는 주로 Cl2, HBr, N2, O2 등을 적절하게 혼합한 기체를 주로 사용한다.
이어서, 도 2g에 도시된 바와같이, 건식각공정을 진행하여 상기 홈(45)아래의 실리콘기판(31)에 트렌치(47)를 형성한다.
그다음, 도핑효과(doping effect)와 건식각의 나칭효과(notching effect)에 의하여 트렌치(47)의 표면을 라운드지게 형성한다.
그다음, 도 2h에 도시된 바와같이, 상기 트렌치(47)를 포함한 전체 구조의 상면에 소자분리막용 매립산화막(미도시)을 증착하여 상기 트렌치(47)을 갭매립시킨후 이를 평탄화시키고 이어 패드질화막(35)과 패드산화막(33)을 습식각공정을 통해 순차적으로 제거하여 소자분리막(49) 형성공정을 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 의하면, 마스크 추가작업없이 도핑 효과에 따른 나칭 효과(notching effect)에 의한 라운딩으로 디바이스의 험프효과 및 폭이 좁아지는 효과(narrow width effect)를 해결할 수가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1a 내지 1f는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명 하기 위한 공정단면도,
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
31 : 실리콘기판 33 : 패드산화막
35 : 패드질화막 37 : Ge 이온주입
39 : 감광막패턴 41 : 트렌치
43 : 소자분리막
Claims (5)
- 실리콘기판상에 패드산화막과 패드질화막을 순차적으로 적층하는 단계;상기 패드질화막과 패드산화막을 순차적으로 식각하는 단계;노출된 실리콘기판에 틸트 이온주입을 실시하여 상기 실리콘기판표면아래에 도핑실리콘영역을 형성하는 단계;상기 도핑실리콘영역을 식각하여 실리콘기판의 측면에 상부모서리라운드부 (TCR)를 형성하는 단계;상기 패드질화막을 마스크로 상기 실리콘기판을 선택적으로 식각하여 실리콘기판내에 홈을 형성하는 단계;상기 홈아래의 실리콘기판을 선택적으로 식각하여 상기 실리콘기판에 상부모서리부(TCR)를 갖는 트렌치를 형성하는 단계; 및상기 트렌치내에 소자분리막을 형성한후 패드질화막과 패드산화막을 제거하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 틸트 이온주입시에 패드질화막을 배리어막으로 하고 As 또는 P를 5 내지 10 KeV의 에너지와 1E13이상의 도즈량으로 이온주입하는 것을 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 틸트이온주입된 도핑실리콘영역 식각은 CxFy, CoH pFq, Ar 기체를 활성화시킨 플라즈마를 이용한 건식각방식에 의해 실시하는 것을 특징 으로하는 반도체소 자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 트렌치 형성공정은 Cl2, HBr, N2, O2 기체를 이용한 건식각에 의해 실시하는 것을 특징 으로하는 반도체소 자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 상부모서리라운드부는 도핑실리콘영역의 데미지부분의 식각률 차를 이용하여 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성 방법.
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Cited By (2)
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|---|---|---|---|---|
| KR100831260B1 (ko) * | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 트렌치 소자 격리막에서 모서리 라운딩부를 형성하는 방법 |
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2003
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Legal Events
| Date | Code | Title | Description |
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| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |