KR100967667B1 - 반도체소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 발명은, 반도체기판상에 패드산화막과 폴리실리콘층을 적층하는 단계; 상기 폴리실리콘층 상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 폴리실리콘층과 패드산화막을 선택적으로 제거하여 상기 반도체기판 일부를 드러나게 하는 단계; 상기 감광막패턴을 제거한후 일부가 선택적으로 제거된 폴리실리콘층패턴과 패드산화막패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 상기 드러난 반도체기판부분을 선택적으로 제거하여 반도체 기판내에 트렌치를 형성한후 상기 스페이서를 제거하는 단계; 산화공정을 진행하여 전체 구조의 표면상에 산화막을 형성한후 그 위에 평탄화산화막을 형성하여 갭매립 시키는 단계; 평탄화공정을 통해 상기 폴리실리콘층패턴지역에서 식각이 정지되도록 상기 평탄화산화막과 산화막을 선택적으로 제거하는 단계; 및 상기 잔류하는 폴리 실리콘층패턴을 제거하여 소자분리막을 형성하는 단계;를 포함하여 구성된다.
Description
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리막 형성공정을 설명하기 위한 공정단면도,
도 2는 종래기술에 따른 반도체소자의 소자분리막 형성공정을 통해 제조된 소자에 모우트 현상이 발생되는 것을 보여 주는 사진,
도 3a 내지 도 3j는 본 발명에 따른 반도체소자의 소자분리막 형성공정을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : 패드산화막
35 : 폴리실리콘층 37 : 감광막패턴
39 : 질화막 39a : 스페이서
41 : 트렌치 43 : 산화막
45 : 평탄화산화막 45b : 소자분리막
B : 모서리부
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 STI 공정시에 가장자리 모우트 현상의 발생을 억제하여 험프, INME(inverse narrow width effect)의 특성을 개선시키므로써 반도체소자의 정상적인 동작을 이룰 수 있는 반도체소자의 소자분리막 형성방법에 관한 것이다.
현행 반도체 다바이스 제조공정중에서 소자분리공정인 STI공정을 진행하는 일반적인 방법에 대해 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리막 형성공정을 설명하기 위한 공정단면도이고, 도 2는 종래기술에 따른 반도체소자의 소자분리막 형성공정을 통해 제조된 소자에 모우트 현상이 발생되는 것을 보여 주는 사진이다.
종래기술에 따른 반도체소자의 소자분리막 형성방법은, 도 1a에 도시된 바와같이, 실리콘기판(11)상에 패드산화막(13)과 패드질화막(15)을 순차적으로 적층한후 그 위에 감광막패턴(17)을 형성한다.
그다음, 상기 감광막패턴(17)을 마스크로 상기 패드질화막(15)을 선택적으로 패터닝한다. 이때, 상기 식각공정시에 CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 질화막 건식식각을 진행한다. 물론 이들 조합 가스는 CxFy 예를들어, C4F8, C2F6, C5F8 등을 포함할 수도 있다.
이어서, 도 1b에 도시된 바와같이, 감광막패턴(17)을 마스크로 패드산화막(13)과 실리콘기판(11)을 선택적으로 식각하여 상기 실리콘기판(17)내에 소자분리용 트렌치(19)를 형성한다. 이때, 식각공정시에 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각을 진행한다.
그다음, SAC(sacrification) 산화공정을 진행하여 실리콘기판(11)표면과 패드산화막(13)의 경계면의 실리콘이, "A"에서와 같이, 산화가 되면서 약간의 라운딩부가 형성된다.
이어서, 도 1c에 도시된 바와같이, 감광막패턴(17)을 제거한후 상기 트렌치(19)를 포함한 전체 구조의 상면에 평탄화용 산화막(21)을 매립한다. 이때, 상기 평탄화용 산화막 증착시에 STI 영역을 채울 수 있도록 높게 증착시킨다.
그다음, 도 1d에 도시된 바와같이, 화학적 기계적 연막(CMP)공정을 진행하여 패드질화막(15a)의 일정두께만 남기고 평탄화시킨다.
이어서, 도 1e에 도시된 바와같이, 패드질화막(15a)부분만 H3PO4 등으로 제거한다. 이는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화 산화막과 패드산화막은 약간만 제거된다.
상기 종래기술에 의하면, 도 2에서와 같이, 게이트산화막증착전에 HF 또는 HF/H2O, BOE 등의 캐미칼로 세정을 진행하게 되면서 가장자리 모우트가 발생하게 된다.
이러한 가장자리 모우트가 발생하면 소자특성상 험프(hump) 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발시킬 소지가 발생 하게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, STI 공정시에 가장자리 모우트 현상의 발생을 억제하여 험프, INME (inverse narrow width effect)의 특성을 개선시키므로써 반도체소자의 정상적인 동작을 이룰 수 있도록한 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 반도체기판상에 패드산화막과 폴리실리콘층을 적층하는 단계;
상기 폴리실리콘층상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 폴리실리콘층과 패드산화막을 선택적으로 제거하여 상기 반도체기판 일부를 드러나게 하는 단계;
상기 감광막패턴을 제거한후 일부가 선택적으로 제거된 폴리실리콘층패턴과 패드산화막패턴의 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 마스크로 상기 드러난 반도체기판부분을 선택적으로 제거하여 반도체기판내에 트렌치를 형성한후 상기 스페이서를 제거하는 단계;
산화공정을 진행하여 전체 구조의 표면상에 산화막을 형성한후 그 위에 평탄화산화막을 형성하여 갭매립시키는 단계;
평탄화공정을 통해 상기 폴리실리콘층패턴지역에서 식각이 정지되도록 상기 평탄화산화막과 산화막을 선택적으로 제거하는 단계; 및
상기 잔류하는 폴리실리콘층패턴을 제거하여 소자분리막을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 소자분리막 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3j는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 3a에 도시된 바와같이, 먼저 실리콘기판(31)상에 패드산화막(33)과 폴리실리콘층(35)을 순차적으로 적층한후 그 위에 감광막패턴(37)을 형성한다.
그다음, 도 3b에 도시된 바와같이, 상기 감광막패턴(37)을 마스크로 상기 폴리실리콘층(35)과 패드산화막(33)을 선택적으로 패터닝한후 감광막패턴(37)을 제거한다. 이때, 상기 폴리실리콘층(35)의 식각공정시에 Cl2, HBr, He, O2 및 Ar 등으로 활성화된 플라즈마를 이용하여 건식식각을 진행한다. 여기에 HBr, He 및 O2를 사용하지 않아도 되고 그 대신에 O2를 사용해도 되며, O2에 He를 혼합한 He-O2를 사용할 수도 있다.
폴리실리콘층의 증착은 나중에 실리콘기판의 트렌치 깊이보다 더 두껍게 증착을 진행한다. 즉, 트렌치 건식각 깊이가 3500 Å이면 폴리실리콘층의 증착두께는 트렌치 건식각 깊이보다 약 700Å 정도 더 두껍게 증착을 진행하여야 한다.
폴리실리콘층의 증착은 나중에 실리콘기판의 트렌치 깊이보다 더 두껍게 증착을 진행한다. 즉, 트렌치 건식각 깊이가 3500 Å이면 폴리실리콘층의 증착두께는 트렌치 건식각 깊이보다 약 700Å 정도 더 두껍게 증착을 진행하여야 한다.
이어서, 도 3c에 도시된 바와같이, 선택적으로 패터닝된 폴실리콘층 패턴(35a)을 포함한 전체 구조의 상면에 질화막(39)을 증착한다. 이때, 상기 질화막(39)의 증착두께는 100∼500Å의 범위를 갖도록 한다.
그다음, 도 3d에 도시된 바와같이, 상기 질화막(39)을 블랭킷으로 건식각을 진행하여 상기 폴리실리콘층패턴(35a)의 측면에 질화막스페이서(39a)를 형성한다. 이때, 후속 공정에서 질화막 스페이서 길이만큼 실리콘기판의 표면이 드러나게 되고 이 부위의 모서리가 라운딩지게 되고, 평탄화 산화막이 이 영역만큼 올라오게 된다. 또한, 상기 질화막 스페이서를 형성하기 위한 건식각 진행은, CHF3, CF4 및 Ar 등을 이용한 활성화된 플라즈마로 건식각을 진행한다. 그리고, CxFy 계열(1≤x≤5, 4≤y≤8) 등의 가스를 이용하여도 되고 O2 및 N2 등의 가스를 추가하여도 된다. 여기서, 상기 CxFy의 x,y는 화학양론비에 대응하는 양의 정수로, 상기 CxFy 계열의 가스는 CF4, C2F5, C4F8 및 C5F8과 같은 가스를 예로 들 수 있다.
이어서, 도 3e에 도시된 바와같이, 상기 질화막스페이서(39a)와 폴리실리콘층패턴(35a)을 마스크로 상기 실리콘기판(31)을 건식각하여 상기 실리콘기판(31)내에 트렌치(41)을 형성한다. 이때, 상기 건식각공정은 HBr, Cl2, O2 및 N2 가스 등의 조합으로 이루어진 활성화된 플라즈마를 이용하여 진행한다. 또한, 상기 트렌치(41)의 깊이가 약 3500Å 정도가 되면 폴리실리콘층패턴(35a)도 약 3500 Å정도가 식각되어져 잔류하는 폴리실리콘층패턴(35b)은 약 700Å 정도만 남게 된다. 그리고, 상기 폴리실리콘층패턴(35a)부위의 식각정도를 측정하게 되면 트렌치(41)의 식각깊이를 알 수가 있게 된다.
그다음, 도 3f에 도시된 바와같이, 상기 질화막스페이서(39a)을 제거하여 질화막스페이서가 있던 영역(B)만큼 실리콘기판이 드러나도록 한다. 이때, 상기 부분(B)는 후속공정인 산화공정을 진행하게 되면 드러난 영역(B)은 나중에 산화공정시에 "B"지역의 모서리부위의 직각 면지역에 각각 산화가 진행되어 산화막이 생성되면서 모서리부위의 실리콘(Si)이 라운딩이 된다. 또한, 상기 폴리실리콘층 패턴(35b)주위로 산화막이 생성되고 폴리실리콘층패턴(35b)의 하부부위에는 버즈빅 (bird's beak) 모양으로 산화가 진행되기 때문에 라운딩되는 효과를 얻게 된다.
그리고, 폴리실리콘층 주위로 산화막이 생성된 영역과 실리콘기판이 드러난 지역에 산화막이 생성된 영역에 의해서 나중에 평탄화 산화막을 증착시에 이들 영역만큼 평탄화 산화막이 존재하게 되어 가장자리 모우트를 방지할 수가 있게 된다.
이어서, 도 3g에 도시된 바와같이, 산화공정을 진행하여 상기 폴리실리콘층패턴(35b)과 드러난 실리콘기판(31)표면에 산화막(43)을 형성한다. 이때, 모서리부위에 라운딩이 생성된다.
그다음, 도 3h에 도시된 바와같이, 상기 트렌치(41)를 포함한 전체 구조의 상면에 평탄화용 산화막(45)을 증착하여 상기 트렌치(41) 내부를 매립한다.
이어서, 도 3i에 도시된 바와같이, 화학적 기계적 연막(chemical machanical polishing : CMP)를 진행하여 연마진행이 상기 폴리실리콘층패턴(35b)에서 정지되도록 평탄화시킨다.
그다음, 도 3j에 도시된 바와같이, 질산용액 등을 이용하여 잔류하는 폴리실리콘층패턴(35b)을 제거하여 트렌치소자분리막(45b)을 형성한다. 이때, 상기 질산용액을 이용한 습식식각을 진행하여도 폴리실리콘층패턴(35b)만 제거되고 웨이퍼의 후면부위에는 공격을 받지 않는 이유는 도 3a에서와 같이 패드산화막을 생성해서 보호하고 있고, 도 3h에서와 같이 산화공정을 통해 2차로 보호하고 있기 때문이다. 이렇게 진행을 하게 되면 산화막층이 실리콘기판위로 올라와서 형성이 되기 때문에 가장자리 모우트를 방지할 수가 있게 된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 의하면, 기존의 LOCOS 건식각 진행시 질화막을 이용하여 건식각을 진행하였던 방식대신에 폴리실리콘층을 이용하여 건식각을 진행하는 방식을 이용하므로써 도 3f의 "B"인 트렌치소자분리막의 모서리부의 라운딩을 시킬 수가 있게 된다.
또한, 기존에 발생하는 가장자리 모우트 현상이 발생하지 않아 소자특성중 험프, INWE(inverse narrow width effect) 등의 특성이 좋아진다.
그리고, 기존에 실리콘 트렌치 건식각 깊이를 확인하기 위하여 웨이퍼를 잘라 SEM사진으로 확인하던 것을 본 발명에서는 폴리실리콘층의 식각정도를 측정할 수가 있기 때문에 웨이퍼를 자르지 않아도 실리콘 트렌치 높이의 깊이를 확인할 수가 있게 된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (9)
- 반도체기판상에 패드산화막과 폴리실리콘층을 적층하는 단계;상기 폴리실리콘층상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계;상기 감광막패턴을 마스크로 상기 폴리실리콘층과 패드산화막을 선택적으로 제거하여 상기 반도체기판 일부를 드러나게 하는 단계;상기 감광막패턴을 제거한후 일부가 선택적으로 제거된 폴리실리콘층패턴과 패드산화막패턴의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 마스크로 상기 드러난 반도체기판부분을 선택적으로 제거하여 반도체기판내에 트렌치를 형성한후 상기 스페이서를 제거하는 단계;산화공정을 진행하여 전체 구조의 표면상에 산화막을 형성한후 그 위에 평탄화산화막을 형성하여 갭매립시키는 단계;평탄화공정을 통해 상기 폴리실리콘층패턴지역에서 식각이 정지되도록 상기 평탄화산화막과 산화막을 선택적으로 제거하는 단계; 및상기 잔류하는 폴리실리콘층패턴을 제거하여 소자분리막을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 폴리실리콘층 식각시에 Cl2, HBr, He, O2 및 Ar으로 활성화된 플라즈마를 이용한 건식식각에 의해 진행하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 스페이서는 폴리실리콘층의 패터닝후 전체 구조의 상면에 100∼500Å 두께의 질화막을 형성한후 이를 블랭킷 식각공정에 의해 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 제3항에 있어서, 상기 스페이서 건식식각시에 CHF3, CF4 및 Ar을 이용한 활성화된 플라즈마를 이용하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제4항에 있어서, 상기 건식식각시에 CxFy 계열의 가스(1≤x≤5, 4≤y≤8), O2 및 N2 가스를 더 추가하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제4항에 있어서, 상기 트렌치 형성시에 Cl2, HBr, O2 및 N2 가스의 조합으로 이루어진 활성화된 플라즈마를 이용한 건식식각공정을 진행하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제4항에 있어서, 상기 잔류하는 폴리실리콘층패턴제거시에 질산 딥(dip)공정을 이용하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 산화공정을 통해 스페이서가 제거된 부분이 라운드지게 형성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 폴리실리콘층은 후속공정에서의 트렌치식각시의 깊이보다 700∼2,000Å의 두께로 증착하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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