KR100944667B1 - Ｓｔｉ 에지 모트 방지 방법 - Google Patents

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Abstract

본 발명은 패드 산화막, 폴리실리콘층을 증착한 후 폴리 실리콘층을 소정 깊이로 식각하고 나서 폴리 실리콘층의 일부를 산화시킨 후 평탄화 하고 그 상부에 패드 질화막을 증착하는 단계와; 상기 패드 질화막 및 상기 산화된 폴리실리콘을 식각하여 폴리실리콘 측벽에 산화막 스페이서가 형성되도록 한 후 실리콘 기판에 소정 깊이로 트렌치 식각 공정을 실시하는 단계와; 트렌치 내부를 매립하기 위한 갭필 산화막을 증착한 후 통상적인 공정을 진행하여 STI를 형성함으로써, 액티브 에지부의 산화막을 두껍게 형성함으로써, 후속 공정시 액티브 에지부의 침식 현상을 방지하여 모트 발생을 억제할 수 있도록 하는 STI 에지 모트 방지 방법을 제공한다.
에지모트, STI, 폴리실리콘층, 산화, 액티브

Description

ＳＴＩ 에지 모트 방지 방법{METHOD FOR PREVENTING EDGE MOAT OF STI}
도 1a 내지 1e는 종래 기술에 의한 반도체 소자의 STI 형성 공정을 도시한 단면도들이다.
도 2는 종래 기술에 의해 에지모트가 형성된 것을 자세히 도시한 단면도이다.
도3a 내지 도3i는 본 발명의 바람직한 실시예에 따른 STI 에지 모트 방지 방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 201 : 패드 산화막
202 : 폴리 실리콘층 203 : 포토레지스트
204 : 패드 질화막 206 : 갭필 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, STI(shallow trench isolation) 공정에서 액티브 에지 부분의 산화막이 침식되는 현상의 발생을 방지함으로써 액티브 모트 현상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 STI 에지 모트 방지 방법에 관한 것이다.
소자 분리 공정은 크게 반도체 기판에 패드 산화막과 질화막을 증착한 후, 마스크 공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 진행하여 소자분리막을 형성하는 LOCOS(Local Oxidation of Silicon) 공정과, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 있다.
이중, LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 한계가 있다. 또한 소자 분리막의 깊이를 늘릴때는 과도한 스트레스가 발생하고 평탄성이 좋지 않아 특성을 저하시키는 문제점을 갖고 있다.
LOCOS의 이러한 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리 형성 방법으로 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다. 다만 상기 STI 공정 적용시에는 LOCOS의 단점인 버즈 빅은 발생하지 않고 절연 특성이 우수하지만, 탑 코너(Top Corner) 및 바텀 코너(Bottom Coner)에 스트레 스가 집중되어 소자 특성이 저하되는 문제점이 있다.
또한, 트렌치의 탑코너에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), INWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, INWE(Inverse Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상이다.
이러한 문제점으로 인하여 현재 코너 라운딩을 개선하는 방안으로 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나 CMP 후에 HDP 산화막의 밀도를 증가시키는 어닐 공정을 행함으로써 코너 라운딩을 행하는 방법이 제안된바 있으나, 이러한 방법에 의해서도 STI의 탑코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.
이와 같은 종래 기술에 의한 소자 분리막 형성 공정시 발생하는 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도 1a 내지 1e는 종래 기술에 의한 반도체 소자의 STI 형성 공정을 도시한 단면도들이다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(100) 상에 후속 공정에서 증착되는 막에 의한 실리콘 기판(100)의 완충막 역할을 하는 패드 산화막(101)을 증착한 후 패드 질화막(102)을 연속하여 증착한다.
상기 패드 질화막(102) 상부에 도 1b에 도시한 바와 같이, 포토레지스트(103)를 도포한 후, 패터닝 공정을 수행한다. 그리고 나서, C/F를 주 성분으로 하되, 바람직하게는 CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 패드 질화막(102)을 건식 식각한다. 그런 다음, 실리콘 기판(100)을 STI 식각을 진행하여, 실리콘 기판(100)에 소정 깊이로 트렌치(A)를 형성한다. 이때, STI 건식 식각은 Cl2를 주성분으로 하되 바람직하게는 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈마로 건식 식각을 진행한다.
상기의 트렌치를 정의하고 난 후 도 1c에 도시한 바와 같이, 포토레지스트(103)를 제거한 후, 트렌치 내부가 충분히 매립되도록 갭필 산화막을 증착한다. 이때, 상기 갭필 산화막은 갭필링 특성이 좋은 물질을 증착하되, 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)으로 증착하는 HDP 산화막으로 증착하는 것이 바람직하다.
다음 단계로, 도 1d에 도시한 바와 같이, 패드 질화막(102)을 연마 정지막으로 이용한 화학 기계적 연마(chemical mechanical polishing; CMP)를 통하여 트렌치 내부를 매립한 갭필 산화막(104)에 대해 평탄화 공정을 실시한다.
상기 CMP 평탄화를 진행한 결과물에 대해 도 1e에 도시한 바와 같이, H3PO4와 같은 식각액을 이용한 습식 식각 공정을 진행하여 패드 질화막(102)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화를 위한 갭필 산화막(104)과 패드 산화막(101)은 약간만 제거되게 된다.
전술한 바와 같이 STI를 형성하기 위한 공정을 수행하고 나면, 도 2에 도시한 바와 같이, 패드 질화막(102)을 제거한 후 폴리 실리콘을 증착하기 전에 여러 가지 화학약품(chemical)을 사용하는 공정, 특히 산화막의 증착 이전에 HF 또는 HF/H2O, BOE(buffered oxide etchant)등의 화학약품으로 세정 공정을 진행하는 등에 의하여 액티브 에지 부분이 침식되어 에지 모트(edge moat)가 발생하게 된다.
이러한 에지 모트가 발생하게 되면, 소자 특성상 험프(hump) 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발시키는 소자의 트랜지스터의 전기적 특성을 열화시키는 문제점이 존재하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 패드 질화막 증착 전에 폴리실리콘막을 증착하고 폴리실리콘막 측벽에 산화막 스페이서가 형성되도록 한 후 트렌치 식각 공정을 진행함으로써, 액티브 에지 부분의 산화막의 두께를 두껍게 하여 후속 화학공정에서 액티브 에지 부분이 침식되는 것을 방지할 수 있도록 하는 STI 에지 모트 방지 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 패드 산화막 및 폴리 실리콘층을 증착하는 단계; 상기 폴리 실리콘층을 부분적으로 식각하여 오목한 형상을 형성하는 단계; 상기 오목한 형상이 형성된 상기 폴리 실리콘층을 산화시키는 단계; 상기 산화된 폴리 실리콘층에 에치백(etch back) 공정을 진행하여 평탄화하는 단계; 상기 평탄화된 상기 산화된 폴리 실리콘층 상에 패드 질화막을 증착하는 단계; 상기 패드 질화막 및 상기 산화된 폴리실리콘층을 식각하여 상기 산화된 폴리실리콘이 측벽에 잔존하여 산화막 스페이서가 형성되도록 하는 단계; 상기 산화막 스페이서에 노출되는 상기 실리콘 기판 부분에 트렌치 식각 공정을 실시하는 단계; 상기 트렌치 식각된 결과물에 갭필 산화막을 증착하는 단계; 상기 갭필 산화막을 상기 패드 질화막이 노출될 때까지 평탄화하는 단계; 및 상기 패드 질화막 및 상기 폴리 실리콘층의 산화 시 산화되지 않고 잔존하는 상기 폴리 실리콘 부분을 식각 제거하여, 상기 산화막 스페이서가 측부에 잔존하여 액티브 에지 부분을 덮는 상기 갭필 산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 STI 에지 모트 방지 방법에 관한 것이다.
이와 같은 본 발명에 따르면, 패드 질화막 증착전에 폴리실리콘을 증착하고서 소정 깊이로 식각한 후 산화공정을 진행하여 폴리실리콘 측면에 산화막 스페이서를 형성하고 트렌치 식각 공정을 행함으로써 액티브 에지부의 산화막을 두껍게 형성하여 액티브 에지부의 침식 작용을 억제하여 모트의 발생을 방지할 수 있게된다.
상기 에치백 공정은 플라즈마를 이용하여 실시하는 것이 바람직하다.
상기 패드 질화막 식각 공정은 CH2F2 또는 CHF3를 성분으로 하는 플라즈마를 이용하여 실시하는 것이 바람직하다.
상기 트렌치 식각 공정은 Cl2를 성분으로 하는 플라즈마를 이용하되, 바람직하게는 HBr 또는 HeO2를 첨가제로 이용하여 실시한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도3a 내지 도3i는 본 발명의 바람직한 실시예에 따른 STI 에지 모트 방지 방법을 나타낸 단면도들이다.
먼저, 도3a에 도시된 바와 같이, 후속 공정에서 증착되는 막에 대해 실리콘 기판(200)의 완충막 역할을 하도록 패드 산화막(201)을 증착 한 후 폴리실리콘막(202)을 순차적으로 형성한다.
그리고 나서, 도 3b에 도시된 바와 같이, 상기 폴리실리콘막(202) 상에 포토레지스트를 도포하고 이에 대해 소정 형상으로 패터닝을 진행한다. 상기 패터닝된 포토레지스트(203)를 마스크로 이용하여 폴리실리콘막(202)을 소정 깊이로 식각한 후 도3c에 도시된 바와 같이 산화 공정을 진행하여 산화막(202')을 형성한다. 식각에 의해서 도 3b에 제시된 바와 같이 오목한 형상이 폴리실리콘막(202)에 형성되고, 산화 공정에 의해서 산화막(202')이 도 3c와 같이 성장된다. 이때 폴리실리콘막(202)의 산화되지 않은 부분이 잔존한다.
상기 산화 공정을 진행한 결과물에 도3d에 도시된 바와 같이 폴리 실리콘막(202)이 드러나도록 에치백 공정을 진행한 다음, 도3e에 도시된 바와 같이 패드 질화막(204)으로 실리콘 질화막을 증착한다. 이때, 상기 에치백 공정은 활성화된 플라즈마를 이용하여 실시하는 것이 바람직하다.
그런 다음, 도3f에 도시된 바와 같이 상기 패드 질화막(204) 상부에 포토레지스트(205)를 도포한 후 소정 형상으로 패터닝하고, 상기 패터닝된 포토레지스트를 이용하여 상기 패드 질화막(204) 및 산화된 폴리 실리콘(202')을 식각하여 실리콘 기판(100)의 트렌치 영역을 개방시킴으로써, 패드 질화막(204)과 산화막(202')의 측면도 노출된다. 이때, 상기 패드 질화막(106)은 CH2F2 또는 CHF3를 성분으로 하는 활성화된 플라즈마를 이용하여 식각하고, 상기 산화된 폴리실리콘막인 산화막(202') 및 패드 산화막(201)은 활성화된 플라즈마를 이용하여 식각한다. 측면이 노출되어 잔존하는 산화막(202')은 도 3f에 제시된 바와 같이 산화막 스페이서(202') 형상으로 잔존한다.
그리고 나서, 상기 개방된 실리콘 기판(200)에 대한 식각 공정을 통해 소정 깊이로 트렌치를 형성한다. 이때, 트렌치 식각 공정은 Cl2를 성분으로 하되 HBr 또는 HeO2를 첨가제로 조합하여 실시하는 것이 바람직하다.
상기 트렌치가 정의된 결과물에 대해 도3g에 도시된 바와 같이 트렌치 내부가 충분히 매립되도록 고밀도 플라즈마 화학기상 증착(high density plasma chemical vapor deposition; HDP CVD) 방식으로 갭필 산화막(206)을 증착한다.
이어서, 도 3h에 도시한 바와 같이, 갭필 산화막(206)을 패드 질화막(204)을 연마 정지막으로 이용한 화학적 기계적 연마(chemical mechanical polishing; CMP)를 실시하여 상기 패드 질화막(204)의 상부면이 노출될 때까지 평탄화를 진행한다.
그리고 나서, 도 3i에 도시한 바와 같이, 패드 질화막(204)과 폴리 실리콘(202)를 제거한다. 이때, 액티브 에지 부분에 산화막 스페이서(도 3f의 202')의 잔존에 의해 갭필 산화막(206)이 두껍게 유지되고 있어 화학공정에 의해 액티브 에지 부분이 공격받는 것을 방지할 수 있어 액티브 에지부의 모트 현상을 제거할 수 있게 된다.
상기한 바와 같이 본 발명은 STI 액티브 에지 부분에 갭필 산화막이 두껍게 형성되도록 하여 후속 화학 공정에서 액티브 에지 부분이 침식되는 현상을 방지할 수 있어 액티브 에지부에 발생하는 에지 모트 발생을 억제함으로써 험프(hump), INWE(inverse narrow width effect)와 같은 트랜지스터의 전기적 특성을 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

  1. 실리콘 기판 상에 패드 산화막 및 폴리 실리콘층을 증착하는 단계;
    상기 폴리 실리콘층의 일부를 식각하여 오목한 형상을 형성하는 단계;
    상기 오목한 형상이 형성된 상기 폴리 실리콘층을 산화시키는 단계;
    상기 산화된 폴리 실리콘층에 에치백(etch back) 공정을 진행하여 평탄화하는 단계;
    상기 평탄화된 상기 산화된 폴리 실리콘층 상에 패드 질화막을 증착하는 단계;
    상기 패드 질화막 및 상기 산화된 폴리실리콘층을 식각하여 상기 산화된 폴리실리콘이 측벽에 잔존하여 산화막 스페이서가 패터닝되게 하는 단계;
    상기 산화막 스페이서에 노출되는 상기 실리콘 기판 부분에 트렌치 식각 공정을 실시하는 단계;
    상기 트렌치 식각된 결과물에 갭필 산화막을 증착하는 단계;
    상기 갭필 산화막을 상기 패드 질화막이 노출될 때까지 평탄화하는 단계; 및
    상기 패드 질화막 및 상기 폴리 실리콘층의 산화 시 산화되지 않고 잔존하는 상기 폴리 실리콘 부분을 식각 제거하여, 상기 산화막 스페이서가 측부에 잔존하여 액티브 에지 부분을 덮게 상기 갭필 산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 STI 에지 모트 방지 방법.
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