KR20020013708A - 반도체 소자 분리 공정을 위한 얕은 트렌치 형성 - Google Patents

반도체 소자 분리 공정을 위한 얕은 트렌치 형성 Download PDF

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Abstract

반도체 기판 상에 실리콘 산화막, 다결정 실리콘 또는 비정질 실리콘막, 실리콘 질화막 및 감광막 패턴을 형성하고, 감광막 패턴을 이용하여 기판 상에 형성된 하부막의 일부를 패터닝 한다. 그리고 패터닝된 하부막과 감광막 패턴의 측벽에 폴리머 스페이서를 형성하고 이를 이용하여 기판에 트렌치를 형성한다. 스페이서에 의해 기판과 감광막 하부막과는 단차가 형성된다. 다음, 트렌치 측벽과 바닥 그리고 단차로 이루어진 다결정실리콘 또는 비정질 실리콘이 산화공정에 의해 열산화막으로 바뀌게 된다. 따라서, 반도체 소자의 누설 전류를 효과적으로 억제할 수 있을뿐만 아니라 단차로 인하여 소자 영역이 종래의 발명보다 더 커지게 되는 이점이 있다.

Description

반도체 소자 분리 공정을 위한 얕은 트렌치 형성 {Shallow Trench Forming Method for Semiconductor Isolation}
본 발명은 반도체 소자를 분리하기 위한 소자 분리 방법에 관한 것으로, 더욱 상세하게는 얕은 트렌치를 이용한 반도체 소자 분리 방법에 관한 것이다.
종래에는 반도체 소자 분리 방법으로는 로코스 (LOCOS:Local Oxidation of Silicon) 방법이 이용되어 왔다. 로코스 방법은 실리콘 질화막을 마스크(Mask)로 이용해서 실리콘(Silicon) 기판 자체를 열산화시키기 때문에 공정이 간단하고, 생성되는 실리콘 산화막질이 좋다는 큰 장점이 있다. 그러나, 로코스 방법을 이용하면 버즈 비크(Bird's Beak)가 발생하여 소자 분리 영역이 차지하는 면적이 커지기 때문에 반도체 소자의 고집적화에는 배치된다.
이를 극복하기 위해 로코스 방법을 대체하는 소자 분리 기술로서 얕은 트렌치 소자 분리(STI:Shallow Trench Isolation)방법이 연구되었다. 얕은 트렌치 소자분리 방법에서는 반도체 기판에 트렌치를 만들어 절연물을 채워 넣기 때문에, STI법은 소자 분리 영역이 차지하는 면적이 작아져서 소자 분리 영역의 미세화 즉 반도체 소자의 고집적화에 유리하다.
도 1a 내지 도 1d를 창조하여 얕은 트렌치 소자 분리 영역을 형성하는 종래의 방법을 설명한다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(1) 상에 실리론 산화막(2)과 실리콘 질화막(3)을 순차적으로 증착한 후, 감광막을 코팅한다. 그리고, 포토 리소그라피(Photo Lithography) 공정으로 소자 분리용 마스크(미도시)를 통해 감광막을노광/현상하여 반도체 소자 분리 영역(F1)을 한정하는 감광막 패턴(4)을 형성한다.
그 다음, 도 1b에 도시한 바와 같이, 감광막 패턴(4)을 마스크로 이용하여 노출된 실리콘 질화막(3)과 그 하부의 실리론 산화막(2) 그리고 실리콘 기판(1)의 소정 두께를 식각하며 트렌치(10)를 형성한다.
그 다음, 도 1c에 도시한 바와 같이, 실리콘 질화막(3) 상부의 감광막 패턴(4)을 제거한다. 다음, 열산화 공정을 실시하여 트렌치(10) 측벽 및 바닥에 실리콘 산화막(5)을 형성한다.
이후, 실리콘 산화막(5)이 형성된 반도체 기판(1) 전면에, 트렌치(10)를 채울 정도로 절연물질(도 1d의 9)을 화학기상증착법을 이용하여 증착한다, 그리고, 평탄화를 위해 기계화학적 연마(CMP:Chemical Mechanical Polishing)를 실시하여 반도체 기판(1) 상에 잔류하는 실리콘 질화막(3)을 제거한 뒤, 이후에 잔존하는 실리콘 산화막(2)을 제거함으로써, 소자 분리막(도 1d의 9)을 완성한다.
다음, 도 1d에 도시한 것과 같이, 반도체 기판(1)의 소자 영역 (A1)에 트랜지스터의 게이트 유전막(6)과 다결정실리콘층(7)을 순차적으로 형성한다.
그런데 트렌치(10)에 절연물질로 채운 뒤 평탄화 공정 시, 다결정 실리콘막(7)이 형성될 때까지는 실리콘 산화막(2,5)의 일정 두께가 필수적으로 제거되어 소자 분리막(9)의 상단 에지가 떨어지게 되어 참조 번호 8로 표시된 것과 같이 함몰부가 형성된다.
따라서, 게이트 전극이 될 다결정 실리콘막(7)에 전압이 인가되면 함몰부(8) 내에 전계가 집중되어 트랜지스터의 누설 전류가 발생되는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자 영역과 소자 분리 영역의 상단 에지에서의 전계 집중에 따른 누설 전류의 발생을 방지할 수 있는 반도체 소자 분리 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 소자 영역의 면적을 크게 하여 고집적화에 적합한 반도체 소자 분리 방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 분리 방법을 보여주는 도면들이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자 분리 방법의 제 1 실시 예를 보여주는 도면들이다.
도 3a와 도 3b는 본 발명에 따른 반도체 소자 분리 방법의 제 2 실시 예를 보여주는 도면들이다.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자 분리 방법의 제 3 실시 예를 보여주는 도면들이다.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자 분리 방법의 제 4 실시 예를 보여주는 도면들이다.
도 6a 내지 도 6d는 본 발명에 따른 반도체 소자 분리 방법의 제 5 실시 예를 보여주는 도면들이다.
도 7a 내지 도 7d는 본 발명에 따른 반도체 소자 분리 방법의 제 6 실시 예를 보여주는 도면들이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 하나의 예로, 반도체기판 전면에 실리콘 산화막, 실리콘 성분을 포함하는 제 1 물질층 및 실리콘 질화막을 순서대로 형성 한후, 상기 실리콘 질화막 상부에 감광막을 코팅한다. 이어, 소자 분리 마스크를 사용하여, 상기 코팅된 감광막을 패터닝한 후, 연속적으로 상기 패터닝된 감광막 하부에 위치하는 막들 중의 적어도 하나를 식각하되 상기 실리콘 질화막의 바닥면 근처에서부터 상기 반도체 기판의 상면 근처까지의 범위 중의 어느 한 지점까지 식각하고, 이후, 상기 패터닝된 감광막 및 적어도 하나의 식각된 하부 막의 측벽에 폴리머 스페이서를 형성한다. 그리고 상기 폴리머 스페이서와 상기 패터닝된 감광막을 마스크로 이용하여 식각되지 않은 하부막과 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성한다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 다른 하나의 예로, 반도체 기판 전면에 제 1 실리콘 산화막, 실리콘 성분을 포함하는 제1 물질층, 제2 실리콘 산화막 및 실리콘 질화막을 순서대로 형성 한후, 상기 실리콘 질화막 상부에 감광막을 코팅한다. 소자 분리 마스크를 사용하여, 상기 코팅된 감광막을 패터닝한 후, 연속적으로 상기 패터닝된 감광막 하부에 위치하는 막들 중의 적어도 하나를 식각하되 상기 실리콘 질화막의 바닥면 근처에서부터 상기 반도체 기판의 상면 근처까지의 범위 중의 어느 한 지점까지 식각하고, 이후, 상기 패터닝된 감광막 및 적어도 하나의 식각된 하부 막의 측벽에 폴리머 스페이서를 형성한다. 다음, 상기 폴리머 스페이서와 상기 패터닝된 감광막을 마스크로 이용하여 식각되지 않은 하부막과 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성한다.
양 실시 예에 있어, 트렌치 형성 단계 이후에, 상기 패터닝된 감광막과 상기 폴리머 스페이서를 제거하여 상기 기판 상에 단차가 나타나도록 하고, 연이어, 패터닝된 감광막과 상기 폴리머 스페이서가 제거된 결과물을 산소 분위기 하에서 산화시켜 상기 트렌치의 내벽 및 바닥 그리고 제1 물질층의 측면에 부피 팽창된 산화물을 형성할 수 도 있다. 여기서 제 1 물질층은 다결정 실리콘 또는 비정질 실리콘으로 사용할 수 도 있다.
그리고 양 실시예에 있어서, 트렌치 형성 단계 이후에, 상기 패터닝된 감광막과 상기 폴리머 스페이서를 제거하여 상기 기판 상에 단차가 나타나도록 하는 단계와, 상기 패터닝된 감광막과 상기 폴리머 스페이서가 제거된 결과물 전면에 산소분위기하의 열공정에 의해 산화물을 형성할 수 있는 제 2 물질층을 형성하는 단계, 및 상기 제 2 물질층을 산화시켜 상기 물질층을 열산화물로 변환시키는 단계를 더 실시 할 수도 있다. 여기서, 제 2 물질층은 다결정 실리콘 또는 비정질 실리콘으로 사용할 수 있다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 또 다른 하나의 예로, 반도체 기판 전면에 실리콘 산화막과 질화막을 순서대로 형성한후, 상기 질화막 상부에 감광막을 코팅한다. 코팅된 감광막을 패터닝한 후 상기 질화막을 식각한다. 그리고, 소자 분리 마스크를 이용하여 상기 감광막 측벽과 상기 질화막 측벽에 일정 두께의 폴리머를 건식 식각 장비에서 형성한다. 연이어 감광막과 상기 폴리머를 마스크로 이용하여 상기 실리콘 산화막과 상기 반도체 기판을 일정 깊이로 식각하여 실리콘 산화막에서 단차가 시작되는 트렌치 식각한다.
그리고, 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 다른 하나의 예로, 반도체 기판 전면에 실리콘 산화막과 질화막을 순서대로 형성한후, 질화막 상부에 감광막을 코팅한다. 소자 분리 마스크를 사용하여 상기 코텅된 감광막을 패터닝한 후, 상기 질화막의 일정 두께를 식각한다. 상기 감광막 측벽과 상기 식각된 질화막 측벽에 일정 두께의 폴리머를 건식 식각 장비에서 형성한다. 그리고, 상기 감광막과 상기 폴리머를 마스크로 이용하여 식각되지 않고 남아 있는 상기 질화막과 상기 실리콘 산화막 그리고 상기 반도체 기판을 일정 깊이로 식각하여 상기 질화막에서 단차가 시작되는 트렌치 식각한다. 여기서, 상기 질화막의 일정 두께를 식각한 후 남아 있는 질화막의 두께는 증착된 질화막 두께의 5%∼20% 인 것이 바람직하다.
그리고 전술한 모든 실시예들에서, 패터닝된 질화막의 측벽이 하부의 막과 이루는 각은 80° ∼100° 이며, 폴리머 스페이서는 브롬(Br), 염소(Cl), 불소(F), 질소(N), 아르곤(Ar) 또는 수소(H)를 포함하는 기체 중 적어도 한 종류 이상의 기체를 사용하여 건식 식각 장비에서 형성된다. 그리고, 상기 폴리머 스페이서 형성을 위한 식각 챔버의 압력은 2∼100mT, 파워는 150∼700W, 식각 가스비는 CF4:CHF3:Ar이 1:1∼5:10∼20인 조건으로 건식 식각 장비에서 형성시키는 것이 바람직하다.
또한, 전술한 4가지 예에서, 패터닝된 소자 분리영역(F111)의 크기가 0.2um일때, 상기 폴리머 스페이서에 의한 상기 제1 물질층 또는 상기 질화막 또는 상기 실리콘 산화막 또는 상기 실리콘 기판의 단차의 크기는 5Å∼200Å인 것이 바람직하다. 그리고, 상기 실리콘 산화막, 상기 제 1 실리콘 산화막 또는 상기 제 2 실리콘 산화막은 열산화 공정에 의한 열산화막, 화학 기상 증착법 또는 원자층 증착법에 의해 형성된 산화막이며, 상기 실리콘 산화막, 상기 제 1 실리콘 산화막 또는 상기 제 2실리콘 산화막의 두께는 30Å∼300Å이다.
그리고, 상기 다결정 실리콘막 또는 비정질 실리콘막은 비소(As) 흑은 인(P) 혹은 붕소(B)가 도핑된 혹은 이온 주입되거나, 도핑되지 않은 것을 사용할 수 있고, 상기 다결정 실리콘막 또는 비정질 실리콘막의 두께는 10Å∼500Å이다.
이하 본 발명의 실시예들을 첨부된 도면을 참조로 상세히 설명한다.
(제 1 실시예)
도 2a 내지 도 2h를 참조하면, 반도체 기판(111)상에 실리콘 산화막(112), 실리콘 성분을 포함한 물질층(113) 및 실리콘 질화막(114)을 순차적으로 형성한다.
실리콘 성분을 포함한 물질층(113)으로 다결정 실리콘막 또는 비정질 실리콘막을 사용할 수 있으며 본 실시예에서는 다결정 실리콘막을 사용하였다. 실리콘 산화막(112)은 열산화 공정 또는 화학 기상 증착 또는 원자층 증착(ALD:Atomic Layer Deposition)에 의해 형성될 수도 있으며, 두께는 30Å∼300Å 으로 형성하는 것이 바람직하다. 다결정 실리콘막(또는 비정질 실리콘막)(113)은 인(phosphorous)을 도핑(doping)하거나 비소(As), 인(P), 붕소(B) 중의 어느 하나의 도펀트(dopant)가 이온 주입되어 있을 수 있으며, 그 두께가 10Å∼500Å 이 되도록 증착하는 것이 바람직하다. 이후 실리콘 질화막(114) 상부에 감광막을 코팅하고 소자 분리 영역(F111)을 정의하기 위하여 포토 리소그라피 공정을 이용하여 감광막을 패터닝하여 감광막 패턴(115)을 형성한다.
도 2b에 도시한 바와 같이, 감광막(115)을 마스크로 사용하여 드러난 실리콘 질화막(114)을 식각하여 제거한다. 이때 다결정 실리콘막(113)과 실리콘 질화막(114)의 측벽과 이루는 각(116)은 80°~100° 가 되는 것이 바람직하다.
다음, 도 2c에 도시한 바와 같이, 다결정 실리콘막(113)이 드러나면, 건식 식각 장비를 이용하여 감광막 패턴(115)의 측벽과 실리콘 질화막(114)의 측벽에 일정 두께의 폴리머 스페이서(117)를 형성한다. 이때 폴리머 스페이서(117)는 다결정 실리콘막 (혹은 비정질 실리콘막)(113) 식각 전에 형성되는 방법과 식각 중에 형성되는 방법 또는 식각 후에 형성되는 방법이 있다.
여기서, 폴리머 스페이서는 브롬(Br), 염소(Cl), 불소(F), 질소(N), 아르곤(Ar) 또는 수소(H)를 포함하는 기체 중 적어도 한 종류 이상의 기체와 건식 식각 장비를 이용하여 형성하는 것이 바람직하다. 일 예로 식각실의 압력은 2∼100mT, 파워는 150∼700W, 식각 가스비(ratio)는 CF4: CHF3:Ar=1:1∼5:10∼20인조건으로 두께가 5Å-200Å인 폴리머 스페이서(117)를 형성할 수 있다.
그 다음, 도 2d에 도시한 바와 같이, 감광막(115)과 폴리머 스페이서(117)를 마스크로 사용하여 드러난 다결정 실리콘막(혹은 비정질 실리콘막)(113)과 실리콘 산화막(112)을 식각하여 제거함으로써 소자 분리 영역(F111)의 반도체 기판(111)이 드러나도록 한다.
도 2e에 도시한 바와 같이, 감광막 패턴(115)과 생성되는 폴리머 스페이서(117)를 마스크로 사용하여 드러난 반도체 기판(111)을 일정 깊이로 식각하여 트렌치(128)를 형성한다. 그리고, 도 2f에 도시한 바와 같이 감광막 패턴(115)과 폴리머 스페이서(117)를 함께 제거한다. 이때, 다결정 실리콘막(113)의 단차 크기 (도 2f의 W)는 소자 분리 영역(F111)이 0.2㎛일때, 5Å∼200Å 으로 형성하는 것이 바람직하다.
다음 도 2g에 도시한 바와 같이, 산소 분위기 하에서 열처리를 실시하여, 트렌치의 내벽 및 측벽 그리고 다결정실리콘층(113)의 측벽을 산화시켜, 열산화막(123)을 형성한다. 따라서, 트렌치의 상단 에지가 열산화막(122)으로 덮히게 된다.
이후, 화학기상증착법을 이용하여 반도체 기판(111) 전면에 절연막을 증착하여 트렌치를 채운다. 그리고 CMP등을 이용하여 실리콘 질화막(114)과 다결정실리콘 막(113)을 제거하고 기판을 평탄화 하여 도 2h에 도시된 것과 같은 소자 분리막(121)을 형성한다.
(제 2 실시예)
도 2a 내지 도 2f까지의 단계를 거친 후, 도 3a에 도시한 바와 같이, 반도체 기판(111) 전면에 산소분위기하의 열공정에 의해 산화막을 형성할 수 있는 물질 즉 실리콘 성분을 포함하는 물질층(118)을 형성한다. 실리콘 성분을 포함하는 물질층(118)으로 다결정 실리콘막 또는 비정질 실리콘막을 사용할 수 있으며, 본 실시예에서는 10Å∼500Å의 다결정 실리콘막을 사용하였다.
다음 열산화 공정을 실시하여, 도 3b에 도시한 바와 같이, 다결정 실리콘막(118)과 반도체 기판(111)을 열산화 시켜, 트렌치 내벽 및 바닥 그리고 실리콘 산화막(112), 다결정 실리콘막(113) 및 실리콘 질화막(14)의 표면에 열산화막(119)을 형성한다. 이때, 실리콘 산화막(112)과 실리콘 질화막(114) 사이에 게재된 다결정 실리콘막(113)도 열산화에 의해 측면의 일부가 산화된다. 따라서, 트렌치의 상단 에지(120)도 열산화막(119)으로 덮히게 된다.
그런데, 도 3b에 도시된 것과 같이 트렌치 상단 에지(120)가 소자분리막(121)보다 상대적으로 식각율 또는 제거율이 낮은 열산화막(119)으로 덮혀 있으므로 도 2h에 나타난 바와 같이, 평탄화 공정 후에도 소자 분리막(121) 상단 에지가 함몰되는 현상은 발생하지 않는다.
한편, 제 1 내지 제 2 실시예에서, 폴리머 스페이서(117)는 다결정실리콘막(113)의 식각 전에 형성되었다. 그러나, 폴리머 스페이서는, 다결정 실리콘막(113)의 식각 중에, 다결정실리콘막(113)의 식각 후에, 실리콘 산화막(112)의 식각 중에 또는 실리콘 산화막(112)의 식각 후에도 형성될 수도 있다.
(제 3 실시예)
도 4a 내지 도 4e에 개시된 공정 단계는 도 2a내지 도 2h의 공정 단계와 실질적으로 동일하며, 다만, 제 1 실리콘 산화막(212) 상에 다결정실리콘막(213) 이외에 제 2 실리콘 산화막(214)을 더 형성한 점만 차이가 있다. 제 2실리콘 산화막(214)은 화학 기상 증착법 또는 원자층 증착 방법에 의한 산화막이 바람직하며, 제 2의 실리콘 산화막(214)의 두께는 30∼300Å으로 형성하는 것이 바람직하다.
참조 번호 211, 212, 213, 215, 216, 217, 219 및 220은 제 1 및 제 2 실시예의 참조 번호 111, 112, 113, 114, 115, 117, 119 및 120에 대응된다.
(제 4 실시예)
도 5a와 도 5b를 살펴보면, 제 3 실시예에서, STI 식각 후, 감광막과 폴리머 스페이서를 제거한 뒤, 다결정실리콘막(218)을 형성하고(도 5a), 산소 분위기하에서의 열공정을 실시하면, 도 5b에 도시된 것과 같이, 트렌치 내벽 및 측벽 그리고 다결정실리콘막(213)의 측부에 산화막(221)이 형성된다. 따라서, 트렌치의 상단 에지가 열산화막(221)으로 덮히게 되므로, 소자분리막의 상단 에지가 함몰되는 현상이 발생하지 않게 된다.
한편 제 3 및 제 4 실시예에서, 폴리머 스페이서(217)는 제 2 실리콘 산화막(214)의 식각 전에 형성되었다. 그러나, 폴리머 스페이서는, 제 2 실리콘 산화막(214)의 식각 중에, 제 2 실리콘 산화막(214)의 식각 후, 다결정실리콘막(213)의 식각 중, 다결정실리콘막(213)의 식각 후, 실리콘 산화막(212)의 식각 중 또는실리콘 산화막(212)의 식각 후(도 7f)에도 형성될 수도 있다.
(제 5실시예)
도 6a 내지 도 6d를 참조하면, 도 6a에 도시한 바와 같이, 반도체 기판(311)상에 실리콘 산화막(312)을 성장시키고 실리콘 질화막(313)을 적층한다. 다음 실리콘 질화막(313) 상부에 감광막을 코팅하고 포토 리소그라피 공정을 이용하여 감광막을 패터닝하여 감광막 패턴(314)을 형성한다. 그 다음, 도 6b에 도시한 바와 같이, 상기 감광막 패턴(314)을 마스크로 이용하여 노출된 실리콘 질화막(313)을 식각하여 제거함으로써 소자 분리 영역(F111) 상부의 실리콘 산화막(312)이 드러나도록 한다.
도 6c에 도시한 바와 같이, 실리콘 산화막(312)이 드러나면, 건식 식각 장비를 이용하여 감광막 패턴(314)의 측벽 및 실리콘 질화막(313)의 측벽에 일정 두께의 폴리머 스페이서(315)를 형성시킨다. 이때 폴리머 스페이서(315)는 실리콘 산화막(312) 식각 전에 형성되었으나 실리콘 산화막(312)의 식각 중에 형성될 수 도 있다.
그 다음, 6d에 도시한 바와 같이, 감광막 패턴(314)과 폴리머 스페이서(315)를 마스크로 이용하여 실리콘 산화막(312)을 식각한 후, 드러난 반도체 기판(311)을 일정 깊이로 식각하여 트렌치(318)를 형성한다.
다음, 도시되지 않았으나 폴리머 스페이서(315)와 감광막 패턴(314)을 제거하여 단차를 형성한다.
(제 6 실시예)
제 5실시예에서는 감광막 패턴(314)을 이용하여 노출된 실리콘 질화막(313)을 전부 식각하였으나, 도 7a 내지 도 7d에 도시된 본 실시예에서는 감광막 패턴(414)을 이용하여 실리콘 질화막(413)의 일부 두께만이 식각된(도 7b) 차이만이 있을 뿐이다. 이때 식각되고 남아있는 실리콘 질화막의 두께는 증착된 실리콘 질화막(413) 두께의 5%∼20% 가 되는 것이 바람직하다. 그리고, 폴리머 스페이서(415)는 남아 있는 질화막(413) 식각 전에 형성될 수도 있고, 질화막 식각중에 형성될 수도 있다. 참조 번호 411, 412, 413, 414 및 415는 제 15실시예의 참조 번호 311, 312, 313, 314 및 315에 대응된다.
아래에 표시된 표 1은 본 발명의 제1실시예 및 도 1a 내지 도 1d에 개시된 기술에 따라 형성된 소자 분리막에 의해 분리되는 0.22㎛× 0.16㎛의 디멘젼을 갖는 트랜지스터의 소자 특성을 비교한 것이다. 여기서 저항값은 보더리스(borderless) 콘택에 의해 측정되었다. 제1 실시예 및 도 1a 내지 도 1d에 따른 소자 분리 영역 형성 시, 실리콘 산화막은 150Å, 다결정 실리콘막은 450Å 그리고 질화막은 1500Å인 것을 사용하였다.
[표 1]
이와 같이 본 발명은 반도체 소자 분리를 위한 얕은 트렌치 형성 공정에서, 폴리머 스페이서와 열산화공정을 통해 소자 영역과 소자 분리 영역의 경계 부분의 실리콘 기판 에지 부분이 소자 분리막 측벽으로부터 일정 크기만큼 돌출 되도록 함으로써 누설 전류를 효과적으로 억제시킬 수 있다. 또한, 종래 기술에 따른 소자분리 영역을 갖는 반도체 소자의 소자 영역에 비해 폴리머 스페이서에 의해 형성된 단차에 의해 형성된 소자 영역이 더 커지게 된다. 따라서, 동일한 디멘젼을 갖는 트랜지스터에 있어서, 본 발명을 적용한 것에 더 많은 양의 전류를 흘릴 수 있으며, 비트 라인 또는 스토리지 전극과의 콘택(contact)형성시 공정 마진(margin)이 증가하며, 또한 소자 영역이 증가하여 콘택 저항이 감소될 수 있는 이점이 있다.

Claims (17)

  1. (a) 반도체 기판 전면에 실리콘 산화막, 실리콘 성분을 포함하는 제 1 물질층 및 실리콘 질화막을 순서대로 형성 한후, 상기 실리콘 질화막 상부에 감광막을 코팅하는 단계와,
    (b) 소자 분리 마스크를 사용하여, 상기 코팅된 감광막을 패터닝한 후, 연속적으로 상기 패터닝된 감광막 하부에 위치하는 막들 중의 적어도 하나를 식각하되 상기 실리콘 질화막의 바닥면 근처에서부터 상기 반도체 기판의 상면 근처까지의 범위 중의 어느 한 지점까지 식각하고, 이후, 상기 패터닝된 감광막 및 적어도 하나의 식각된 하부 막의 측벽에 폴리머 스페이서를 형성하는 단계와,
    (c) 상기 폴리머 스페이서와 상기 패터닝된 감광막을 마스크로 이용하여 식각되지 않은 하부막과 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법.
  2. (a) 반도체 기판 전면에 제 1 실리콘 산화막, 실리콘 성분을 포함하는 제1 물질층, 제 2 실리콘 산화막 및 실리콘 질화막을 순서대로 형성 한후, 상기 실리콘 질화막 상부에 감광막을 코팅하는 단계와,
    (b) 소자 분리 마스크를 사용하여, 상기 코팅된 감광막을 패터닝한 후, 연속적으로 상기 패터닝된 감광막 하부에 위치하는 막들 중의 적어도 하나를 식각하되 상기 실리콘 질화막의 바닥면 근처에서부터 상기 반도체 기판의 상면 근처까지의범위 중의 어느 한 지점까지 식각하고, 이후, 상기 패터닝된 감광막 및 적어도 하나의 식각된 하부 막의 측벽에 폴리머 스페이서를 형성하는 단계와,
    (c) 상기 폴리머 스페이서와 상기 패터닝된 감광막을 마스크로 이용하여 시각되지 않은 하부막과 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 트렌치 형성 단계 이후에, 상기 패터닝된 감광막과 상기 폴리머 스페이서를 제거하여 상기 기판 상에 단차가 나타나도록 하는 단계와,
    상기 패터닝된 감광막과 상기 폴리머 스페이서가 제거된 결과물을 산소 분위기 하에서 산화시켜 상기 트렌치의 내벽 및 바닥 그리고 제1 물질층의 측면에 부피팽창된 산화물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 물질층은 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 반도체 소자 분리 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 트렌치 형성 단계 이후에, 상기 패터닝된 감광막과 상기 폴리머 스페이서를 제거하여 상기 기판 상에 단차가 나타나도록 하는 단계와, 상기 패터닝된 감광막과 상기 폴리머 스페이서가 제거된 결과물 전면에산소 분위기하의 열공정에 의해 산화물을 형성할 수 있는 제 2 물질층을 형성하는 단계, 및 상기 제 2 물질층을 산화시켜 상기 물질층을 열산화물로 변환시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법.
  6. 제 5 항에 있어서, 상기 제 2 물질층은 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 반도체 소자 분리 방법.
  7. 반도체 기판 전면에 실리콘 산화막과 질화막을 순서대로 형성한후, 상기 질화막 상부에 감광막을 코팅하는 단계와,
    상기 코팅된 감광막을 패터닝한 후 상기 질화막을 식각하는 단계와,
    소자 분리 마스크를 이용하여 상기 감광막 측벽과 상기 질화막 측벽에 일정두께의 폴리머를 건식 식각 장비에서 형성하는 단계와,
    상기 감광막과 상기 폴리머를 마스크로 이용하여 상기 실리콘 산화막과 상기 반도체 기판을 일정 깊이로 식각하여 실리콘 산화막에서 단차가 시작되는 트렌치 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법
  8. 반도체 기판 전면에 실리콘 산화막과 질화막을 순서대로 형성한후, 질화막 상부에 감광막을 코팅하는 단계와,
    소자 분리 마스크를 사용하여 상기 코팅된 감광막을 패터닝 한 후, 상기 질화막의 일정 두께를 식각하는 단계와,
    상기 감광막 측벽과 상기 식각된 질화막 측벽에 일정 두께의 폴리머를 건식 식각 장비에서 형성하는 단계와,
    상기 감광막과 상기 폴리머를 마스크로 이용하여 식각되지 않고 남아 있는 상기 질화막과 상기 실리콘 산화막 그리고 상기 반도체 기판을 일정 깊이로 식각하여 상기 질화막에서 단차가 시작되는 트렌치 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리 방법.
  9. 제 8항에 있어서, 상기 질화막의 일정 두께를 식각한 후 남아 있는 질화막의 두께는 증착된 질화막 두께의 5%∼20% 인 것을 특징으로 하는 반도체 소자 분리 방법.
  10. 제 1항, 2항, 7항 또는 8항에 있어서, 패터닝된 질화막의 측벽이 하부의 막과 이루는 각은 80°∼100°인 것을 특징으로 하는 반도체 소자 분리 방법
  11. 제 1항, 2항, 7항 또는 8항에 있어서, 상기 폴리머 스페이서는 브롬(Br), 염소(Cl), 불소(F), 질소(N), 아르곤(Ar) 또는 수소(H)를 포함하는 기체 중 적어도 한 종류 이상의 기체를 사용하여 건식 식각 장비에서 형성하는 것을 특징으로 하는 반도체 소자 분리 방법.
  12. 제 11항에 있어서, 상기 플리머 스페이서 형성을 위한 식각 챔버의 압력은2~100mT, 파워는 150∼700W, 식각 가스비는 CF4:CHF3:Ar이 1:1∼5:10∼20인 조건으로 건식 식각 장비에서 형성시키는 것을 특징으로 하는 반도체 소자 분리 방법.
  13. 제 1항, 2항, 7항 또는 8항에 있어서, 패터닝된 소자 분리영역(F111)의 크기가 0.2um일때, 상기 폴리머 스페이서에 의한 상기 제1 물질층 또는 상기 질화막 또는 상기 실리콘 산화막 또는 상기 실리콘 기판의 단차의 크기는 5Å∼200Å인 것을 특징으로 하는 반도체 소자 분리 방법.
  14. 제 1항, 2항, 7항 또는 8항에 있어서, 상기 실리콘 산화막, 상기 제 1 실리콘 산화막 또는 상기 제 2 실리콘 산화막은 열산화 공정에 의한 열산화막, 화학기상 증착법 또는 원자층 증착법에 의해 형성된 산화막인 것을 특징으로 하는 반도체 소자 분리 방법.
  15. 제 14항에 있어서, 상기 실리콘 산화막, 상기 제 1 실리콘 산화막 또는 상기 제 2실리콘 산화막의 두께는 30Å∼300Å 인 것을 특징으로 하는 반도체 소자 분리방법,
  16. 제 1항, 2항 또는 제 4항에 있어서, 상기 다결정 실리콘막 또는 비정질 실리콘막은 비소(As) 혹은 인(P) 흑은 붕소(B)가 도핑된 혹은 이온 주입되거나, 도핑되지 않은 것을 특징으로 하는 반도체 소자 분리 방법
  17. 제 16 항에 있어서, 상기 다결정 실리콘막 또는 비정질 실리콘막의 두께는 10Å~500Å인 것을 특징으로 하는 반도체 소자 분리 방법.
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