JP4048618B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、エッチストップ、配線ショートあるいはコンタクト抵抗の増加等の問題が解消された、安全で信頼性の高い自己整合コンタクトを形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化は３年で次世代へ進み、デザインルールは前世代の７割に縮小されてきた。この縮小化に伴って半導体装置の高速化も実現されてきた。例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイス等の半導体装置においては、微細加工技術の進歩、特に光露光技術の高解像度化によって、微細なデザインルールが適用されてきた。
【０００３】
光露光技術の高解像度化は、デザインルールに対応した寸法加工精度、および重ね合わせ精度を満足させながら、露光装置、レジスト材料およびレジストパターニングプロセスを改良することにより達成されてきた。例えば、露光光源を短波長化し、その光源波長に適したレジスト材料を開発したり、あるいは、位相シフト法により微細パターンを形成すること等が行われてきた。
【０００４】
しかしながら、露光装置については、ステッパの位置合わせのばらつきの改善が困難となっている。位置合わせのばらつきを許容範囲内とするためには、位置合わせの設計余裕（加工マージン）を十分に確保する必要があり、結果的にセルサイズの縮小化の妨げとなっている。したがって、位置合わせの設計余裕を減少させ、セルサイズの縮小化が可能となる微細加工技術が要求されている。
その一つとして、コンタクトホールの開口工程に用いるマスクに、位置合わせのための設計余裕を設ける必要がない自己整合コンタクト（ＳＡＣ；ＳｅｌｆＡｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術が注目されている。
【０００５】
上記のようなＳＡＣを有する電界効果トランジスタ（ＭＯＳトランジスタ）について、図６（Ａ）の断面図を参照して説明する。
図６（Ａ）は、シリコン基板１上に形成された素子分離絶縁膜（不図示）によって、相互に分離されている素子形成領域（アクティブ領域）の一つを示す。素子分離絶縁膜は公知の方法、例えばシリコン窒化膜をマスクとしてシリコン基板を熱酸化させるＬＯＣＯＳ法、あるいは、素子分離用溝に絶縁膜を堆積させるＳＴＩ法により形成される。
【０００６】
上記のアクティブ領域上にゲート絶縁膜２が形成され、その上層に例えばポリシリコンからなるゲート電極３が形成されている。ゲート電極３の上層には例えば酸化シリコンからなるオフセット絶縁膜４が形成され、ゲート電極３およびオフセット絶縁膜４の側壁には例えば酸化シリコンからなるサイドウォール５が形成されている。また、ゲート電極下部に位置するチャネル形成領域の両端には、低濃度の不純物を含有するＬＤＤ領域６、および高濃度の不純物を含有するソース／ドレイン領域７が形成されている。
【０００７】
オフセット絶縁膜４およびサイドウォール５を被覆するように、例えば窒化シリコンからなるエッチングストッパー層８が形成されている。その上層に、例えば酸化シリコンからなる層間絶縁膜９が形成されている。層間絶縁膜９にはソース／ドレイン領域７に達するコンタクトホール１０が開口されており、ソース／ドレイン領域７に接する部分のエッチングストッパー層８は除去されている。コンタクトホール１０の内壁面に、ソース／ドレイン領域７に接続する上層配線１１が形成されている。
【０００８】
次に、上記の半導体装置の製造方法について、図６（Ｂ）〜８（Ｂ）を参照して説明する。
まず、シリコン基板１に例えばＬＯＣＯＳ法により素子分離絶縁膜（不図示）を形成し、素子形成領域を相互に分離する。
続いて、図６（Ｂ）に示すように、シリコン基板１の表面を熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ程度で形成する。その上層に、例えばＣＶＤ法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりゲート電極３用のポリシリコン層を堆積させる。その上層に、例えばＣＶＤ法により酸化シリコンを堆積させ、オフセット絶縁膜４を形成する。さらに、オフセット絶縁膜４の上層に、ゲート電極パターンを有するレジスト１２をフォトリソグラフィー工程により形成する。レジスト１２をマスクとして、オフセット絶縁膜４およびポリシリコン層３に反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを施し、ゲート電極のパターニングを行う。
【０００９】
次に、図６（Ｃ）に示すように、レジスト１２をアッシングにより除去した後、オフセット絶縁膜４をマスクとしてシリコン基板１に低濃度の導電性不純物をイオン注入し、ＬＤＤ領域６を形成する。
次に、全面に酸化シリコンを堆積させてからエッチバックを行い、図７（Ａ）に示すように、サイドウォール５を形成する。このエッチバックは、例えばＲＩＥにより行う。さらに、サイドウォール５をマスクとしてシリコン基板１に高濃度の導電性不純物をイオン注入し、ソース／ドレイン領域７を形成する。
【００１０】
次に、図７（Ｂ）に示すように、例えばＣＶＤ法により全面に窒化シリコンを堆積させ、エッチングストッパー層８を形成する。続いて、図７（Ｃ）に示すように、エッチングストッパー層８の上層の全面に、例えば酸化シリコンを堆積させ、層間絶縁膜９を形成する。層間絶縁膜９としては、例えばテトラエトキシシラン（ＴＥＯＳ）をオゾンを用いて減圧化で酸化させることにより形成された、ＬＰ−ＴＥＯＳ膜を用いることができる。その上層に、コンタクトホールパターンを有するレジスト１３をフォトリソグラフィー工程により形成する。
【００１１】
次に、図８（Ａ）に示すように、レジスト１３をマスクとして層間絶縁膜９に、例えばＲＩＥ等のエッチングを行い、エッチングストッパー層８の上面を露出させるコンタクトホール１０を開口する。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００／４００ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
【００１２】
上記の条件でエッチングを行うことにより、エッチングストッパー層８（窒化シリコン）に対する、層間絶縁膜９（酸化シリコン）の選択比を１０程度とすることができる。
【００１３】
次に、図８（Ｂ）に示すように、上記のコンタクトホール開口のためのエッチングとエッチング条件を変更し、コンタクトホール内のエッチングストッパー層８の一部を除去し、ソース／ドレイン領域７を露出させるためのエッチングを行う。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／５０ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
【００１４】
続いて、レジスト１３を除去してから、アルミニウム等の導電体を用いてコンタクトホール１０の内壁を被覆し、ソース／ドレイン領域７に接続する上層配線１１を形成する。以上の工程により、図６（Ａ）に示す半導体装置の構造となる。
【００１５】
上記の従来の半導体装置の製造方法によれば、レジスト１３にコンタクトホールパターンを形成する際に合わせずれが発生しても、コンタクトホール開口のエッチングがエッチングストッパー層８の上面で一度停止する。したがって、ゲート電極３は露出せず、ゲート電極３と上層配線１１との配線ショートを防止することができる。
また、エッチング条件を変更してエッチングを再開し、エッチングストッパー層８を除去する工程においては、ゲート電極３はオフセット絶縁膜４およびサイドウォール５により被覆されている。したがって、ゲート電極３の露出が防止され、コンタクトホール開口工程の位置合わせのためのマスク上の設計余裕が不要となる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記の従来の方法によりコンタクトホールを開口する場合、以下に示すような問題が発生することがある。
図７（Ｃ）に示す工程において、コンタクトホール１０内にエッチングストッパー層８の上面を露出させるエッチングを行うには、ゲート電極３の上層のエッチングストッパー層８までの層間絶縁膜９の深さＤ1 と、ゲート電極３の上層のエッチングストッパー層８の上面からゲート電極間のエッチングストッパー層８の上面までの深さＤ2 を合わせた、Ｄ1 ＋Ｄ2 の深さ分のエッチングを行う必要がある。
【００１７】
特に、深さＤ2 分のエッチングを行う際には、エッチングストッパー層８の一部が露出しており、エッチングストッパー層８に対して十分に選択比が確保された条件で、層間絶縁膜９をエッチングする必要がある。
しかしながら、エッチングストッパー層８に対する層間絶縁膜（ＬＰ−ＴＥＯＳ膜）９の選択比は１０程度であり、十分ではない。エッチングストッパー層８には深さＤ2 の１／１０の膜厚が必要であり、例えば、Ｄ2 ＝４００ｎｍの場合、必要なエッチングストッパー層８の膜厚は４０ｎｍとなる。実際には、層間絶縁膜９の膜厚にはばらつきがあるため、４０ｎｍ以上の膜厚が必要となる。
【００１８】
例えば、膜厚１００ｎｍのエッチングストッパー層８であれば、エッチングストッパーとしての機能には問題ないが、その場合、図９に示すように、ゲート電極３の間隔が狭くなるという問題が発生する。図９（Ａ）に示すように、エッチングストッパー層８が厚くなることによって、層間絶縁膜９の除去すべき部分が高アスペクト比となる。これにより、図９（Ｂ）に示すように、エッチングストッパー層８の上面を露出させるまでのエッチング工程において、途中でエッチストップが起こり、次工程のソース／ドレイン領域７を露出させるためのエッチングが行えなくなる。
【００１９】
上記のような高アスペクト比に起因したエッチストップを回避する方法として、エッチングストッパー層８を露出させるまでのエッチング工程において、エッチングガスに微量の酸素（例えば３〜５ｓｃｃｍ）を添加する方法がある。この方法によれば、図１０（Ａ）に示すように、上記のようなエッチストップは防止されるが、エッチングストッパー層８に対する層間絶縁膜９の選択比も低下することになる。
【００２０】
図１０（Ａ）に示すように、エッチングストッパー層８の一部がエッチングされて消失すると、続く工程でソース／ドレイン領域７を露出させるエッチングを行った際に、図１０（Ｂ）に示すように、ゲート電極３上部のオフセット絶縁膜４の一部がエッチングされ、ゲート電極３の一部が露出することになる。この場合、コンタクトホール１０内に上層配線１１を形成しても、ゲート電極３と上層配線１１がショートして、デバイスとして正常に動作しなくなる。
【００２１】
また、エッチング条件を最適に調整することにより、ゲート電極３の露出を防止しながらソース／ドレイン領域７を露出させ、コンタクトホールが開口できたとしても、別の問題が残る。前述したようにゲート電極３の間隔が狭いために、コンタクトホールホール１０内に露出するソース／ドレイン領域７の表面積が小さく、コンタクト抵抗が高くなる。
あるいは、ゲート電極３を被覆するオフセット絶縁膜４およびサイドウォール５を、窒化シリコンを用いて形成することにより、エッチングストッパー層として機能させる方法も考えられる。この方法によれば、ゲート電極の間隔を狭くせずに、エッチングストッパー層の実効的な膜厚を厚くすることが可能であるが、トランジスタのホットキャリア耐性が低下するため、実用的ではない。
【００２２】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、エッチストップ、配線ショートあるいはコンタクト抵抗の増加等の問題が解消された、安全で信頼性の高い自己整合コンタクトを有する半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に、導電体層を形成する工程と、前記導電体層上に、オフセット絶縁膜を形成する工程と、前記オフセット絶縁膜および前記導電体層に所定のパターニングを行い、ゲート電極を形成する工程と、前記ゲート電極側面に、絶縁体からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記半導体基板に不純物を拡散させ、ソース／ドレイン領域を形成する工程と、全面に、絶縁体からなり、前記ゲート電極および前記サイドウォールを被覆するエッチングストッパー層を形成する工程と、前記エッチングストッパー層上に、上端が前記ゲート電極上の前記エッチングストッパー層の高さと一致するように有機絶縁膜を形成し、前記ゲート電極間を前記有機絶縁膜により埋め込む工程と、全面に、層間絶縁膜を形成する工程と、レジストをマスクにして、前記層間絶縁膜および前記有機絶縁膜にエッチングを行って開口部を設け、前記開口部内に露出する前記エッチングストッパー層の表面に、前記有機絶縁膜のエッチングの反応生成物であって、前記エッチングストッパー層に対する保護膜として機能するポリマー層を堆積させながら、前記開口部の前記有機絶縁膜を除去する工程と、アッシングを行って前記ポリマー層を除去する工程と、前記ポリマー層を除去する工程の後に、前記開口部の底部の前記エッチングストッパー層を除去し、前記ソース／ドレイン領域を露出させて、コンタクトホールを形成する工程と、前記コンタクトホールを形成した後、前記レジストを除去する工程と、前記コンタクトホール内に、導電体からなる上層配線を形成する工程とを有する。
【００２４】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極間を前記有機絶縁膜により埋め込む工程は、前記ゲート電極上を含む全面に、前記有機絶縁膜を堆積させる工程と、前記有機絶縁膜の上端が前記ゲート電極上の前記エッチングストッパー層の高さと一致するまで、異方性エッチングによりエッチバックを行う工程とを有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記有機絶縁膜は有機ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜であることを特徴とする。
【００２５】
本発明の半導体装置の製造方法は、好適には、前記層間絶縁膜および前記有機絶縁膜にエッチングを行って開口部を設ける工程は、フッ素原子を含有するエッチングガスを用いてエッチングを行う工程であり、前記ポリマー層は、炭素原子およびフッ素原子を含有するフロロカーボンポリマー層であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記エッチングガスは、ＣＦ４またはＣ４Ｆ８を含むガスであることを特徴とする。
【００２６】
本発明の半導体装置の製造方法は、好適には、前記オフセット絶縁膜および前記サイドウォールは、酸化シリコンからなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記エッチングストッパー層は、窒化シリコンからなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記エッチングストッパー層は、窒化酸化シリコンからなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記エッチングストッパー層は、酸化アルミニウムからなることを特徴とする。
【００２７】
本発明の半導体装置の製造方法は、好適には、前記層間絶縁膜は、酸化シリコンからなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして前記半導体基板に、前記ソース／ドレイン領域と同一の導電型の不純物を、前記ソース／ドレイン領域よりも低濃度で拡散させ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する工程を有することを特徴とする。
【００２８】
これにより、コンタクトホール開口のためのエッチング時にポリマー層を保護膜として機能させ、エッチングストッパー層に対する層間絶縁膜あるいは有機絶縁膜のエッチング選択比を大きくすることができる。したがって、エッチングストッパー層の薄膜化が可能となり、ゲート電極の間隔が狭くなるのが防止される。コンタクト面積が十分に確保されるため、コンタクト抵抗の増大を抑制することができる。
また、本発明の半導体装置の製造方法によれば、エッチングストッパー層を用いて自己整合的にコンタクトホールを形成するため、コンタクトホール開口のためのマスクに、位置合わせ用の設計余裕を設ける必要がなく、形成パターンの縮小化が可能となる。
【００２９】
さらに、本発明の半導体装置の製造方法によれば、エッチングストッパー層の実効的な膜厚を大きくする目的で、オフセット絶縁膜およびサイドウォールにエッチングストッパー層と同質の材料を用いる必要がない。したがって、オフセット絶縁膜およびサイドウォールにホットキャリア耐性の高い絶縁膜、好適には酸化シリコンを用いることができ、安定で信頼性の高い自己整合コンタクトホールを形成することができる。
【００３０】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。図１（Ａ）は本実施形態の半導体装置の製造方法により製造される、半導体装置の断面図である。
図１（Ａ）は、シリコン基板１上に形成された素子分離絶縁膜（不図示）によって、相互に分離されている素子形成領域（アクティブ領域）の一つを示す。素子分離絶縁膜は公知の方法、例えばシリコン窒化膜をマスクとしてシリコン基板を熱酸化させるＬＯＣＯＳ法、あるいは、素子分離用溝に絶縁膜を堆積させるＳＴＩ法により形成される。
【００３１】
上記のアクティブ領域上にゲート絶縁膜２が形成され、その上層に例えばポリシリコンからなるゲート電極３が形成されている。ゲート電極３の上層には例えば酸化シリコンからなるオフセット絶縁膜４が形成され、ゲート電極３およびオフセット絶縁膜４の側壁には例えば酸化シリコンからなるサイドウォール５が形成されている。また、ゲート電極下部に位置するチャネル形成領域の両端には、低濃度の不純物を含有するＬＤＤ領域６、および高濃度の不純物を含有するソース／ドレイン領域７が形成されている。
【００３２】
オフセット絶縁膜４およびサイドウォール５を被覆するように、例えば窒化シリコンからなるエッチングストッパー層８が形成されている。ゲート電極上部のエッチングストッパー層８の上端まで、第１の層間絶縁膜として有機絶縁膜（有機ＳＯＧ膜）１４が形成され、その上層に、例えば酸化シリコンからなる第２の層間絶縁膜（以下、層間絶縁膜とする。）９が形成されている。層間絶縁膜９および有機ＳＯＧ膜１４にはソース／ドレイン領域７に達するコンタクトホール１０が開口されており、ソース／ドレイン領域７に接する部分のエッチングストッパー層８は除去されている。コンタクトホール１０の内壁面に、ソース／ドレイン領域７に接続する上層配線１１が形成されている。
【００３３】
次に、本実施形態の半導体装置の製造方法について図面を参照して説明する。まず、シリコン基板１に例えばＬＯＣＯＳ法により素子分離絶縁膜（不図示）を形成し、素子形成領域を相互に分離する。
続いて、図１（Ｂ）に示すように、シリコン基板１の表面を熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ程度で形成する。その上層に、例えばＣＶＤ法によりゲート電極３用のポリシリコン層を堆積させる。その上層に、例えばＴＥＯＳを原料としたＣＶＤ法により酸化シリコンを堆積させ、オフセット絶縁膜４を形成する。
【００３４】
次に、図１（Ｃ）に示すように、オフセット絶縁膜４の上層に、ゲート電極パターンを有するレジスト１２をフォトリソグラフィー工程により形成する。レジスト１２をマスクとして、オフセット絶縁膜４およびポリシリコン層３に反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを施し、ゲート電極のパターニングを行う。
【００３５】
次に、図２（Ａ）に示すように、レジスト１２をアッシングにより除去した後、オフセット絶縁膜４をマスクとしてシリコン基板１に低濃度の導電性不純物をイオン注入し、ＬＤＤ領域６を形成する。
続いて、図２（Ｂ）に示すように、オフセット絶縁膜４を被覆するように全面に酸化シリコン層５’を堆積させてから、図２（Ｃ）に示すようにエッチバックを行い、サイドウォール５を形成する。このエッチバックは、例えばＲＩＥにより行う。
【００３６】
次に、図３（Ａ）に示すように、サイドウォール５をマスクとしてシリコン基板１に高濃度の導電性不純物をイオン注入し、ソース／ドレイン領域７を形成する。
続いて、図３（Ｂ）に示すように、例えばＣＶＤ法により全面に窒化シリコンを堆積させ、エッチングストッパー層８を形成する。エッチングストッパー層８には、ＬＰ−ＴＥＯＳ等の酸化シリコン系材料に対して十分な選択比をとることができる材料であれば、窒化シリコン以外の材料を用いることもでき、例えば窒化酸化シリコンあるいは酸化アルミニウム等の材料が挙げられる。
【００３７】
その後、図３（Ｃ）に示すように、有機ＳＯＧ膜１４を全面に塗布してから、４００℃、３０分の熱処理を行って、塗膜を焼成する。
続いて、図４（Ａ）に示すように、ＲＩＥ等の異方性エッチングによるエッチバックを行って、ゲート電極上のエッチングストッパー層８の上面が露出する位置で平坦化させる。このエッチバックにより、コンタクトホール形成領域を含むゲート電極間のみに有機ＳＯＧ膜１４が残ることになる。
【００３８】
次に、図４（Ｂ）に示すように、有機ＳＯＧ膜１４およびエッチングストッパー層８を被覆するように、全面に、例えば酸化シリコンを堆積させ、層間絶縁膜９を形成する。層間絶縁膜９としては、例えばテトラエトキシシラン（ＴＥＯＳ）をオゾンを用いて減圧化で酸化させることにより形成された、ＬＰ−ＴＥＯＳ膜を用いることができる。その上層に、コンタクトホールパターンを有するレジスト１３をフォトリソグラフィー工程により形成する。
【００３９】
次に、図４（Ｃ）に示すように、レジスト１３をマスクとして層間絶縁膜９および有機ＳＯＧ膜１４に、例えばＲＩＥ等のエッチングを行い、エッチングストッパー層８の上面を露出させるコンタクトホール１０を開口する。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００／４００ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
【００４０】
上記の条件で層間絶縁膜９にコンタクトホールを開口し、有機ＳＯＧ膜１４のエッチングが開始すると、フロロカーボン系のエッチングガスがプラズマ中で電子との衝突により解離して、ＣＦx 分子が生成し、有機ＳＯＧ膜１４の表面に吸着する。有機ＳＯＧ膜１４の表面に吸着したＣＦx 分子にイオンが衝撃するとＳｉＣx Ｆy Ｏz 層が形成されるとともに、表面からＳｉＦ4 、ＳｉＦ2 、ＣＯ、ＣＯ2 、ＣＯＦ2 等の揮発性反応生成物が脱離して、エッチングが進行する。
【００４１】
有機ＳＯＧ膜１４からエッチングされる過剰な炭素がラジカルと反応するとフロロカーボンが形成され、エッチングストッパー層８上に薄く堆積される。窒化シリコンからなるエッチングストッパー層８は酸素含有率が低いため、炭素が除去されず、表面にフロロカーボンポリマー層１５が形成されることになる。
フロロカーボンポリマー層１５が保護膜として機能するため、エッチングストッパー層８に対する層間絶縁膜（ＬＰ−ＴＥＯＳ膜）９の選択比を１５〜２０程度とすることができる。
【００４２】
次に、図５（Ａ）に示すように、ライトアッシングを行って、エッチングストッパー層８上に堆積されたフロロカーボンポリマー層１５を除去する。このライトアッシングは、酸素プラズマを用いて１０秒程度行う。
次に、図５（Ｂ）に示すように、上記のコンタクトホール開口のためのエッチングとエッチング条件を変更し、コンタクトホール１０底部に露出したエッチングストッパー層８を除去するためのエッチングを行う。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／５０ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
【００４３】
続いて、レジスト１３を除去してから、アルミニウム等の導電体を用いてコンタクトホール１０の内壁を被覆し、ソース／ドレイン領域７に接続する上層配線１１を形成する。本実施形態の半導体装置の製造方法によれば、シリコン基板１表面近傍の層間絶縁膜として、有機ＳＯＧ膜１４が用いられることになる。有機ＳＯＧ膜１４は、酸化シリコンからなる層間絶縁膜９に比較して高温熱処理耐性が乏しいため、コンタクトホール内に埋め込む上層配線１１の材料としては、低融点金属が適している。上層配線１１としてポリシリコン配線を用いるには、高温熱処理で加工を行う必要があるため、アルミニウムやアルミニウム合金等の低融点金属材料が特に好ましい。
【００４４】
以上の工程により、図１（Ａ）に示す半導体装置が得られる。本発明の半導体装置の製造方法は、ＤＲＡＭやＳＲＡＭ等のＭＯＳトランジスタを含む半導体メモリ、あるいはバイポーラトランジスタ、Ａ／Ｄコンバータ等、多層配線を有し自己整合コンタクトホールが形成される半導体装置であれば、いずれにも適用することができる。
【００４５】
上記の本発明の実施形態の半導体装置の製造方法によれば、エッチングストッパー層を用いて自己整合的にコンタクトホールを形成するため、コンタクトホール開口のためのマスクに、位置合わせ用の設計余裕を設ける必要がなく、形成パターンの縮小化が可能となる。
また、本実施形態の半導体装置の製造方法によれば、エッチングストッパー層に対する層間絶縁膜（酸化シリコン）のエッチング選択比を向上させることができ、エッチングストッパー層の薄膜化が可能となる。これにより、ゲート電極の間隔が狭くなるのが防止されるため、コンタクト面積を確保でき、コンタクト抵抗の増大を抑制することができる。
【００４６】
本実施形態の半導体装置の製造方法によれば、エッチングストッパー層の実効的な膜厚を大きくする目的で、オフセット絶縁膜およびサイドウォールにエッチングストッパー層と同質の材料を用いる必要がない。したがって、オフセット絶縁膜およびサイドウォールにホットキャリア耐性の高い絶縁膜を用いることができ、安定で信頼性の高い自己整合コンタクトホールを形成することができる。
【００４７】
本発明の半導体装置の製造方法は、上記の実施の形態に限定されない。例えば、本実施形態においてはゲート電極はポリシリコン層単層としているが、タングステンシリサイド層を上層に積層させたポリサイド構造（２層構造）、あるいは、大粒径ポリシリコンからなる層を２層積層させ、その上層にシリサイド層を積層させた３層構造であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】
本発明の半導体装置の製造方法によれば、エッチングストッパー層に対する層間絶縁膜のエッチング選択比が向上され、エッチングストッパー層の薄膜化が可能となるため、ゲート電極間のコンタクト面積を確保し、エッチストップを防止することができる。したがって、配線ショートやコンタクト抵抗の増大が抑制された、安定で信頼性の高い自己整合コンタクトを半導体装置に形成することができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の半導体装置の製造方法により製造される、半導体装置の断面図であり、（Ｂ）および（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図４】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図５】（Ａ）および（Ｂ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図６】（Ａ）は従来の半導体装置の製造方法により製造される、半導体装置の断面図であり、（Ｂ）および（Ｃ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図７】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図８】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図９】（Ａ）および（Ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１０】（Ａ）および（Ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…オフセット絶縁膜、５…サイドウォール、５’…酸化シリコン層、６…ＬＤＤ領域、７…ソース／ドレイン領域、８…エッチングストッパー層、９…層間絶縁膜、１０…コンタクトホール、１１…上層配線、１２、１３…レジスト、１４…有機ＳＯＧ膜、１５…フロロカーボンポリマー層。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、エッチストップ、配線ショートあるいはコンタクト抵抗の増加等の問題が解消された、安全で信頼性の高い自己整合コンタクトを形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化は３年で次世代へ進み、デザインルールは前世代の７割に縮小されてきた。この縮小化に伴って半導体装置の高速化も実現されてきた。例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイス等の半導体装置においては、微細加工技術の進歩、特に光露光技術の高解像度化によって、微細なデザインルールが適用されてきた。
【０００３】
光露光技術の高解像度化は、デザインルールに対応した寸法加工精度、および重ね合わせ精度を満足させながら、露光装置、レジスト材料およびレジストパターニングプロセスを改良することにより達成されてきた。例えば、露光光源を短波長化し、その光源波長に適したレジスト材料を開発したり、あるいは、位相シフト法により微細パターンを形成すること等が行われてきた。
【０００４】
しかしながら、露光装置については、ステッパの位置合わせのばらつきの改善が困難となっている。位置合わせのばらつきを許容範囲内とするためには、位置合わせの設計余裕（加工マージン）を十分に確保する必要があり、結果的にセルサイズの縮小化の妨げとなっている。したがって、位置合わせの設計余裕を減少させ、セルサイズの縮小化が可能となる微細加工技術が要求されている。
その一つとして、コンタクトホールの開口工程に用いるマスクに、位置合わせのための設計余裕を設ける必要がない自己整合コンタクト（ＳＡＣ；ＳｅｌｆＡｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術が注目されている。
【０００５】
上記のようなＳＡＣを有する電界効果トランジスタ（ＭＯＳトランジスタ）について、図６（Ａ）の断面図を参照して説明する。
図６（Ａ）は、シリコン基板１上に形成された素子分離絶縁膜（不図示）によって、相互に分離されている素子形成領域（アクティブ領域）の一つを示す。素子分離絶縁膜は公知の方法、例えばシリコン窒化膜をマスクとしてシリコン基板を熱酸化させるＬＯＣＯＳ法、あるいは、素子分離用溝に絶縁膜を堆積させるＳＴＩ法により形成される。
【０００６】
上記のアクティブ領域上にゲート絶縁膜２が形成され、その上層に例えばポリシリコンからなるゲート電極３が形成されている。ゲート電極３の上層には例えば酸化シリコンからなるオフセット絶縁膜４が形成され、ゲート電極３およびオフセット絶縁膜４の側壁には例えば酸化シリコンからなるサイドウォール５が形成されている。また、ゲート電極下部に位置するチャネル形成領域の両端には、低濃度の不純物を含有するＬＤＤ領域６、および高濃度の不純物を含有するソース／ドレイン領域７が形成されている。
【０００７】
オフセット絶縁膜４およびサイドウォール５を被覆するように、例えば窒化シリコンからなるエッチングストッパー層８が形成されている。その上層に、例えば酸化シリコンからなる層間絶縁膜９が形成されている。層間絶縁膜９にはソース／ドレイン領域７に達するコンタクトホール１０が開口されており、ソース／ドレイン領域７に接する部分のエッチングストッパー層８は除去されている。コンタクトホール１０の内壁面に、ソース／ドレイン領域７に接続する上層配線１１が形成されている。
【０００８】
次に、上記の半導体装置の製造方法について、図６（Ｂ）〜８（Ｂ）を参照して説明する。
まず、シリコン基板１に例えばＬＯＣＯＳ法により素子分離絶縁膜（不図示）を形成し、素子形成領域を相互に分離する。
続いて、図６（Ｂ）に示すように、シリコン基板１の表面を熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ程度で形成する。その上層に、例えばＣＶＤ法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりゲート電極３用のポリシリコン層を堆積させる。その上層に、例えばＣＶＤ法により酸化シリコンを堆積させ、オフセット絶縁膜４を形成する。さらに、オフセット絶縁膜４の上層に、ゲート電極パターンを有するレジスト１２をフォトリソグラフィー工程により形成する。レジスト１２をマスクとして、オフセット絶縁膜４およびポリシリコン層３に反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを施し、ゲート電極のパターニングを行う。
【０００９】
次に、図６（Ｃ）に示すように、レジスト１２をアッシングにより除去した後、オフセット絶縁膜４をマスクとしてシリコン基板１に低濃度の導電性不純物をイオン注入し、ＬＤＤ領域６を形成する。
次に、全面に酸化シリコンを堆積させてからエッチバックを行い、図７（Ａ）に示すように、サイドウォール５を形成する。このエッチバックは、例えばＲＩＥにより行う。さらに、サイドウォール５をマスクとしてシリコン基板１に高濃度の導電性不純物をイオン注入し、ソース／ドレイン領域７を形成する。
【００１０】
次に、図７（Ｂ）に示すように、例えばＣＶＤ法により全面に窒化シリコンを堆積させ、エッチングストッパー層８を形成する。続いて、図７（Ｃ）に示すように、エッチングストッパー層８の上層の全面に、例えば酸化シリコンを堆積させ、層間絶縁膜９を形成する。層間絶縁膜９としては、例えばテトラエトキシシラン（ＴＥＯＳ）をオゾンを用いて減圧化で酸化させることにより形成された、ＬＰ−ＴＥＯＳ膜を用いることができる。その上層に、コンタクトホールパターンを有するレジスト１３をフォトリソグラフィー工程により形成する。
【００１１】
次に、図８（Ａ）に示すように、レジスト１３をマスクとして層間絶縁膜９に、例えばＲＩＥ等のエッチングを行い、エッチングストッパー層８の上面を露出させるコンタクトホール１０を開口する。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００／４００ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
【００１２】
上記の条件でエッチングを行うことにより、エッチングストッパー層８（窒化シリコン）に対する、層間絶縁膜９（酸化シリコン）の選択比を１０程度とすることができる。
【００１３】
次に、図８（Ｂ）に示すように、上記のコンタクトホール開口のためのエッチングとエッチング条件を変更し、コンタクトホール内のエッチングストッパー層８の一部を除去し、ソース／ドレイン領域７を露出させるためのエッチングを行う。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／５０ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
【００１４】
続いて、レジスト１３を除去してから、アルミニウム等の導電体を用いてコンタクトホール１０の内壁を被覆し、ソース／ドレイン領域７に接続する上層配線１１を形成する。以上の工程により、図６（Ａ）に示す半導体装置の構造となる。
【００１５】
上記の従来の半導体装置の製造方法によれば、レジスト１３にコンタクトホールパターンを形成する際に合わせずれが発生しても、コンタクトホール開口のエッチングがエッチングストッパー層８の上面で一度停止する。したがって、ゲート電極３は露出せず、ゲート電極３と上層配線１１との配線ショートを防止することができる。
また、エッチング条件を変更してエッチングを再開し、エッチングストッパー層８を除去する工程においては、ゲート電極３はオフセット絶縁膜４およびサイドウォール５により被覆されている。したがって、ゲート電極３の露出が防止され、コンタクトホール開口工程の位置合わせのためのマスク上の設計余裕が不要となる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記の従来の方法によりコンタクトホールを開口する場合、以下に示すような問題が発生することがある。
図７（Ｃ）に示す工程において、コンタクトホール１０内にエッチングストッパー層８の上面を露出させるエッチングを行うには、ゲート電極３の上層のエッチングストッパー層８までの層間絶縁膜９の深さＤ1 と、ゲート電極３の上層のエッチングストッパー層８の上面からゲート電極間のエッチングストッパー層８の上面までの深さＤ2 を合わせた、Ｄ1 ＋Ｄ2 の深さ分のエッチングを行う必要がある。
【００１７】
特に、深さＤ2 分のエッチングを行う際には、エッチングストッパー層８の一部が露出しており、エッチングストッパー層８に対して十分に選択比が確保された条件で、層間絶縁膜９をエッチングする必要がある。
しかしながら、エッチングストッパー層８に対する層間絶縁膜（ＬＰ−ＴＥＯＳ膜）９の選択比は１０程度であり、十分ではない。エッチングストッパー層８には深さＤ2 の１／１０の膜厚が必要であり、例えば、Ｄ2 ＝４００ｎｍの場合、必要なエッチングストッパー層８の膜厚は４０ｎｍとなる。実際には、層間絶縁膜９の膜厚にはばらつきがあるため、４０ｎｍ以上の膜厚が必要となる。
【００１８】
例えば、膜厚１００ｎｍのエッチングストッパー層８であれば、エッチングストッパーとしての機能には問題ないが、その場合、図９に示すように、ゲート電極３の間隔が狭くなるという問題が発生する。図９（Ａ）に示すように、エッチングストッパー層８が厚くなることによって、層間絶縁膜９の除去すべき部分が高アスペクト比となる。これにより、図９（Ｂ）に示すように、エッチングストッパー層８の上面を露出させるまでのエッチング工程において、途中でエッチストップが起こり、次工程のソース／ドレイン領域７を露出させるためのエッチングが行えなくなる。
【００１９】
上記のような高アスペクト比に起因したエッチストップを回避する方法として、エッチングストッパー層８を露出させるまでのエッチング工程において、エッチングガスに微量の酸素（例えば３〜５ｓｃｃｍ）を添加する方法がある。この方法によれば、図１０（Ａ）に示すように、上記のようなエッチストップは防止されるが、エッチングストッパー層８に対する層間絶縁膜９の選択比も低下することになる。
【００２０】
図１０（Ａ）に示すように、エッチングストッパー層８の一部がエッチングされて消失すると、続く工程でソース／ドレイン領域７を露出させるエッチングを行った際に、図１０（Ｂ）に示すように、ゲート電極３上部のオフセット絶縁膜４の一部がエッチングされ、ゲート電極３の一部が露出することになる。この場合、コンタクトホール１０内に上層配線１１を形成しても、ゲート電極３と上層配線１１がショートして、デバイスとして正常に動作しなくなる。
【００２１】
また、エッチング条件を最適に調整することにより、ゲート電極３の露出を防止しながらソース／ドレイン領域７を露出させ、コンタクトホールが開口できたとしても、別の問題が残る。前述したようにゲート電極３の間隔が狭いために、コンタクトホールホール１０内に露出するソース／ドレイン領域７の表面積が小さく、コンタクト抵抗が高くなる。
あるいは、ゲート電極３を被覆するオフセット絶縁膜４およびサイドウォール５を、窒化シリコンを用いて形成することにより、エッチングストッパー層として機能させる方法も考えられる。この方法によれば、ゲート電極の間隔を狭くせずに、エッチングストッパー層の実効的な膜厚を厚くすることが可能であるが、トランジスタのホットキャリア耐性が低下するため、実用的ではない。
【００２２】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、エッチストップ、配線ショートあるいはコンタクト抵抗の増加等の問題が解消された、安全で信頼性の高い自己整合コンタクトを有する半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に、導電体層を形成する工程と、前記導電体層上に、オフセット絶縁膜を形成する工程と、前記オフセット絶縁膜および前記導電体層に所定のパターニングを行い、ゲート電極を形成する工程と、前記ゲート電極側面に、絶縁体からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記半導体基板に不純物を拡散させ、ソース／ドレイン領域を形成する工程と、全面に、絶縁体からなり、前記ゲート電極および前記サイドウォールを被覆するエッチングストッパー層を形成する工程と、前記エッチングストッパー層上に、上端が前記ゲート電極上の前記エッチングストッパー層の高さと一致するように有機絶縁膜を形成し、前記ゲート電極間を前記有機絶縁膜により埋め込む工程と、全面に、層間絶縁膜を形成する工程と、レジストをマスクにして、前記層間絶縁膜および前記有機絶縁膜にエッチングを行って開口部を設け、前記開口部内に露出する前記エッチングストッパー層の表面に、前記有機絶縁膜のエッチングの反応生成物であって、前記エッチングストッパー層に対する保護膜として機能するポリマー層を堆積させながら、前記開口部の前記有機絶縁膜を除去する工程と、アッシングを行って前記ポリマー層を除去する工程と、前記ポリマー層を除去する工程の後に、前記開口部の底部の前記エッチングストッパー層を除去し、前記ソース／ドレイン領域を露出させて、コンタクトホールを形成する工程と、前記コンタクトホールを形成した後、前記レジストを除去する工程と、前記コンタクトホール内に、導電体からなる上層配線を形成する工程とを有する。
【００２４】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極間を前記有機絶縁膜により埋め込む工程は、前記ゲート電極上を含む全面に、前記有機絶縁膜を堆積させる工程と、前記有機絶縁膜の上端が前記ゲート電極上の前記エッチングストッパー層の高さと一致するまで、異方性エッチングによりエッチバックを行う工程とを有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記有機絶縁膜は有機ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜であることを特徴とする。
【００２５】
本発明の半導体装置の製造方法は、好適には、前記層間絶縁膜および前記有機絶縁膜にエッチングを行って開口部を設ける工程は、フッ素原子を含有するエッチングガスを用いてエッチングを行う工程であり、前記ポリマー層は、炭素原子およびフッ素原子を含有するフロロカーボンポリマー層であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記エッチングガスは、ＣＦ４またはＣ４Ｆ８を含むガスであることを特徴とする。
【００２６】
本発明の半導体装置の製造方法は、好適には、前記オフセット絶縁膜および前記サイドウォールは、酸化シリコンからなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記エッチングストッパー層は、窒化シリコンからなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記エッチングストッパー層は、窒化酸化シリコンからなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記エッチングストッパー層は、酸化アルミニウムからなることを特徴とする。
【００２７】
本発明の半導体装置の製造方法は、好適には、前記層間絶縁膜は、酸化シリコンからなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして前記半導体基板に、前記ソース／ドレイン領域と同一の導電型の不純物を、前記ソース／ドレイン領域よりも低濃度で拡散させ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する工程を有することを特徴とする。
【００２８】
これにより、コンタクトホール開口のためのエッチング時にポリマー層を保護膜として機能させ、エッチングストッパー層に対する層間絶縁膜あるいは有機絶縁膜のエッチング選択比を大きくすることができる。したがって、エッチングストッパー層の薄膜化が可能となり、ゲート電極の間隔が狭くなるのが防止される。コンタクト面積が十分に確保されるため、コンタクト抵抗の増大を抑制することができる。
また、本発明の半導体装置の製造方法によれば、エッチングストッパー層を用いて自己整合的にコンタクトホールを形成するため、コンタクトホール開口のためのマスクに、位置合わせ用の設計余裕を設ける必要がなく、形成パターンの縮小化が可能となる。
【００２９】
さらに、本発明の半導体装置の製造方法によれば、エッチングストッパー層の実効的な膜厚を大きくする目的で、オフセット絶縁膜およびサイドウォールにエッチングストッパー層と同質の材料を用いる必要がない。したがって、オフセット絶縁膜およびサイドウォールにホットキャリア耐性の高い絶縁膜、好適には酸化シリコンを用いることができ、安定で信頼性の高い自己整合コンタクトホールを形成することができる。
【００３０】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。図１（Ａ）は本実施形態の半導体装置の製造方法により製造される、半導体装置の断面図である。
図１（Ａ）は、シリコン基板１上に形成された素子分離絶縁膜（不図示）によって、相互に分離されている素子形成領域（アクティブ領域）の一つを示す。素子分離絶縁膜は公知の方法、例えばシリコン窒化膜をマスクとしてシリコン基板を熱酸化させるＬＯＣＯＳ法、あるいは、素子分離用溝に絶縁膜を堆積させるＳＴＩ法により形成される。
【００３１】
上記のアクティブ領域上にゲート絶縁膜２が形成され、その上層に例えばポリシリコンからなるゲート電極３が形成されている。ゲート電極３の上層には例えば酸化シリコンからなるオフセット絶縁膜４が形成され、ゲート電極３およびオフセット絶縁膜４の側壁には例えば酸化シリコンからなるサイドウォール５が形成されている。また、ゲート電極下部に位置するチャネル形成領域の両端には、低濃度の不純物を含有するＬＤＤ領域６、および高濃度の不純物を含有するソース／ドレイン領域７が形成されている。
【００３２】
オフセット絶縁膜４およびサイドウォール５を被覆するように、例えば窒化シリコンからなるエッチングストッパー層８が形成されている。ゲート電極上部のエッチングストッパー層８の上端まで、第１の層間絶縁膜として有機絶縁膜（有機ＳＯＧ膜）１４が形成され、その上層に、例えば酸化シリコンからなる第２の層間絶縁膜（以下、層間絶縁膜とする。）９が形成されている。層間絶縁膜９および有機ＳＯＧ膜１４にはソース／ドレイン領域７に達するコンタクトホール１０が開口されており、ソース／ドレイン領域７に接する部分のエッチングストッパー層８は除去されている。コンタクトホール１０の内壁面に、ソース／ドレイン領域７に接続する上層配線１１が形成されている。
【００３３】
次に、本実施形態の半導体装置の製造方法について図面を参照して説明する。まず、シリコン基板１に例えばＬＯＣＯＳ法により素子分離絶縁膜（不図示）を形成し、素子形成領域を相互に分離する。
続いて、図１（Ｂ）に示すように、シリコン基板１の表面を熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ程度で形成する。その上層に、例えばＣＶＤ法によりゲート電極３用のポリシリコン層を堆積させる。その上層に、例えばＴＥＯＳを原料としたＣＶＤ法により酸化シリコンを堆積させ、オフセット絶縁膜４を形成する。
【００３４】
次に、図１（Ｃ）に示すように、オフセット絶縁膜４の上層に、ゲート電極パターンを有するレジスト１２をフォトリソグラフィー工程により形成する。レジスト１２をマスクとして、オフセット絶縁膜４およびポリシリコン層３に反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを施し、ゲート電極のパターニングを行う。
【００３５】
次に、図２（Ａ）に示すように、レジスト１２をアッシングにより除去した後、オフセット絶縁膜４をマスクとしてシリコン基板１に低濃度の導電性不純物をイオン注入し、ＬＤＤ領域６を形成する。
続いて、図２（Ｂ）に示すように、オフセット絶縁膜４を被覆するように全面に酸化シリコン層５’を堆積させてから、図２（Ｃ）に示すようにエッチバックを行い、サイドウォール５を形成する。このエッチバックは、例えばＲＩＥにより行う。
【００３６】
次に、図３（Ａ）に示すように、サイドウォール５をマスクとしてシリコン基板１に高濃度の導電性不純物をイオン注入し、ソース／ドレイン領域７を形成する。
続いて、図３（Ｂ）に示すように、例えばＣＶＤ法により全面に窒化シリコンを堆積させ、エッチングストッパー層８を形成する。エッチングストッパー層８には、ＬＰ−ＴＥＯＳ等の酸化シリコン系材料に対して十分な選択比をとることができる材料であれば、窒化シリコン以外の材料を用いることもでき、例えば窒化酸化シリコンあるいは酸化アルミニウム等の材料が挙げられる。
【００３７】
その後、図３（Ｃ）に示すように、有機ＳＯＧ膜１４を全面に塗布してから、４００℃、３０分の熱処理を行って、塗膜を焼成する。
続いて、図４（Ａ）に示すように、ＲＩＥ等の異方性エッチングによるエッチバックを行って、ゲート電極上のエッチングストッパー層８の上面が露出する位置で平坦化させる。このエッチバックにより、コンタクトホール形成領域を含むゲート電極間のみに有機ＳＯＧ膜１４が残ることになる。
【００３８】
次に、図４（Ｂ）に示すように、有機ＳＯＧ膜１４およびエッチングストッパー層８を被覆するように、全面に、例えば酸化シリコンを堆積させ、層間絶縁膜９を形成する。層間絶縁膜９としては、例えばテトラエトキシシラン（ＴＥＯＳ）をオゾンを用いて減圧化で酸化させることにより形成された、ＬＰ−ＴＥＯＳ膜を用いることができる。その上層に、コンタクトホールパターンを有するレジスト１３をフォトリソグラフィー工程により形成する。
【００３９】
次に、図４（Ｃ）に示すように、レジスト１３をマスクとして層間絶縁膜９および有機ＳＯＧ膜１４に、例えばＲＩＥ等のエッチングを行い、エッチングストッパー層８の上面を露出させるコンタクトホール１０を開口する。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００／４００ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
【００４０】
上記の条件で層間絶縁膜９にコンタクトホールを開口し、有機ＳＯＧ膜１４のエッチングが開始すると、フロロカーボン系のエッチングガスがプラズマ中で電子との衝突により解離して、ＣＦx 分子が生成し、有機ＳＯＧ膜１４の表面に吸着する。有機ＳＯＧ膜１４の表面に吸着したＣＦx 分子にイオンが衝撃するとＳｉＣx Ｆy Ｏz 層が形成されるとともに、表面からＳｉＦ4 、ＳｉＦ2 、ＣＯ、ＣＯ2 、ＣＯＦ2 等の揮発性反応生成物が脱離して、エッチングが進行する。
【００４１】
有機ＳＯＧ膜１４からエッチングされる過剰な炭素がラジカルと反応するとフロロカーボンが形成され、エッチングストッパー層８上に薄く堆積される。窒化シリコンからなるエッチングストッパー層８は酸素含有率が低いため、炭素が除去されず、表面にフロロカーボンポリマー層１５が形成されることになる。
フロロカーボンポリマー層１５が保護膜として機能するため、エッチングストッパー層８に対する層間絶縁膜（ＬＰ−ＴＥＯＳ膜）９の選択比を１５〜２０程度とすることができる。
【００４２】
次に、図５（Ａ）に示すように、ライトアッシングを行って、エッチングストッパー層８上に堆積されたフロロカーボンポリマー層１５を除去する。このライトアッシングは、酸素プラズマを用いて１０秒程度行う。
次に、図５（Ｂ）に示すように、上記のコンタクトホール開口のためのエッチングとエッチング条件を変更し、コンタクトホール１０底部に露出したエッチングストッパー層８を除去するためのエッチングを行う。このエッチングは、例えばマグネトロンエッチャーを用いて、以下の条件で行うことができる。
エッチング条件
エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／５０ｓｃｃｍ
圧力：５．３Ｐａ
ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
【００４３】
続いて、レジスト１３を除去してから、アルミニウム等の導電体を用いてコンタクトホール１０の内壁を被覆し、ソース／ドレイン領域７に接続する上層配線１１を形成する。本実施形態の半導体装置の製造方法によれば、シリコン基板１表面近傍の層間絶縁膜として、有機ＳＯＧ膜１４が用いられることになる。有機ＳＯＧ膜１４は、酸化シリコンからなる層間絶縁膜９に比較して高温熱処理耐性が乏しいため、コンタクトホール内に埋め込む上層配線１１の材料としては、低融点金属が適している。上層配線１１としてポリシリコン配線を用いるには、高温熱処理で加工を行う必要があるため、アルミニウムやアルミニウム合金等の低融点金属材料が特に好ましい。
【００４４】
以上の工程により、図１（Ａ）に示す半導体装置が得られる。本発明の半導体装置の製造方法は、ＤＲＡＭやＳＲＡＭ等のＭＯＳトランジスタを含む半導体メモリ、あるいはバイポーラトランジスタ、Ａ／Ｄコンバータ等、多層配線を有し自己整合コンタクトホールが形成される半導体装置であれば、いずれにも適用することができる。
【００４５】
上記の本発明の実施形態の半導体装置の製造方法によれば、エッチングストッパー層を用いて自己整合的にコンタクトホールを形成するため、コンタクトホール開口のためのマスクに、位置合わせ用の設計余裕を設ける必要がなく、形成パターンの縮小化が可能となる。
また、本実施形態の半導体装置の製造方法によれば、エッチングストッパー層に対する層間絶縁膜（酸化シリコン）のエッチング選択比を向上させることができ、エッチングストッパー層の薄膜化が可能となる。これにより、ゲート電極の間隔が狭くなるのが防止されるため、コンタクト面積を確保でき、コンタクト抵抗の増大を抑制することができる。
【００４６】
本実施形態の半導体装置の製造方法によれば、エッチングストッパー層の実効的な膜厚を大きくする目的で、オフセット絶縁膜およびサイドウォールにエッチングストッパー層と同質の材料を用いる必要がない。したがって、オフセット絶縁膜およびサイドウォールにホットキャリア耐性の高い絶縁膜を用いることができ、安定で信頼性の高い自己整合コンタクトホールを形成することができる。
【００４７】
本発明の半導体装置の製造方法は、上記の実施の形態に限定されない。例えば、本実施形態においてはゲート電極はポリシリコン層単層としているが、タングステンシリサイド層を上層に積層させたポリサイド構造（２層構造）、あるいは、大粒径ポリシリコンからなる層を２層積層させ、その上層にシリサイド層を積層させた３層構造であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】
本発明の半導体装置の製造方法によれば、エッチングストッパー層に対する層間絶縁膜のエッチング選択比が向上され、エッチングストッパー層の薄膜化が可能となるため、ゲート電極間のコンタクト面積を確保し、エッチストップを防止することができる。したがって、配線ショートやコンタクト抵抗の増大が抑制された、安定で信頼性の高い自己整合コンタクトを半導体装置に形成することができる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の半導体装置の製造方法により製造される、半導体装置の断面図であり、（Ｂ）および（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図４】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図５】（Ａ）および（Ｂ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図６】（Ａ）は従来の半導体装置の製造方法により製造される、半導体装置の断面図であり、（Ｂ）および（Ｃ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図７】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図８】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図９】（Ａ）および（Ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１０】（Ａ）および（Ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…オフセット絶縁膜、５…サイドウォール、５’…酸化シリコン層、６…ＬＤＤ領域、７…ソース／ドレイン領域、８…エッチングストッパー層、９…層間絶縁膜、１０…コンタクトホール、１１…上層配線、１２、１３…レジスト、１４…有機ＳＯＧ膜、１５…フロロカーボンポリマー層。
Claims (11)
- 半導体基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記オフセット絶縁膜および前記導電体層に所定のパターニングを行い、ゲート電極を形成する工程と、
前記ゲート電極側面に、絶縁体からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板に不純物を拡散させ、ソース／ドレイン領域を形成する工程と、
全面に、絶縁体からなり、前記ゲート電極および前記サイドウォールを被覆するエッチングストッパー層を形成する工程と、
前記エッチングストッパー層上に、上端が前記ゲート電極上の前記エッチングストッパー層の高さと一致するように有機絶縁膜を形成し、前記ゲート電極間を前記有機絶縁膜により埋め込む工程と、
全面に、層間絶縁膜を形成する工程と、
レジストをマスクにして、前記層間絶縁膜および前記有機絶縁膜にエッチングを行って開口部を設け、前記開口部内に露出する前記エッチングストッパー層の表面に、前記有機絶縁膜のエッチングの反応生成物であって、前記エッチングストッパー層に対する保護膜として機能するポリマー層を堆積させながら、前記開口部の前記有機絶縁膜を除去する工程と、
アッシングを行って前記ポリマー層を除去する工程と、
前記ポリマー層を除去する工程の後に、前記開口部の底部の前記エッチングストッパー層を除去し、前記ソース／ドレイン領域を露出させて、コンタクトホールを形成する工程と、
前記コンタクトホールを形成した後、前記レジストを除去する工程と、
前記コンタクトホール内に、導電体からなる上層配線を形成する工程とを有する
半導体装置の製造方法。 - 前記ゲート電極間を前記有機絶縁膜により埋め込む工程は、前記ゲート電極上を含む全面に、前記有機絶縁膜を堆積させる工程と、
前記有機絶縁膜の上端が前記ゲート電極上の前記エッチングストッパー層の高さと一致するまで、異方性エッチングによりエッチバックを行う工程とを有する
請求項１記載の半導体装置の製造方法。 - 前記有機絶縁膜は、有機ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜である
請求項２記載の半導体装置の製造方法。 - 前記層間絶縁膜および前記有機絶縁膜にエッチングを行って開口部を設ける工程は、フッ素原子を含有するエッチングガスを用いてエッチングを行う工程であり、
前記ポリマー層は、炭素原子およびフッ素原子を含有するフロロカーボンポリマー層である
請求項１記載の半導体装置の製造方法。 - 前記エッチングガスは、ＣＦ４またはＣ４Ｆ８を含むガスである
請求項４記載の半導体装置の製造方法。 - 前記オフセット絶縁膜および前記サイドウォールは、酸化シリコンからなる
請求項１記載の半導体装置の製造方法。 - 前記エッチングストッパー層は、窒化シリコンからなる
請求項１記載の半導体装置の製造方法。 - 前記エッチングストッパー層は、窒化酸化シリコンからなる
請求項１記載の半導体装置の製造方法。 - 前記エッチングストッパー層は、酸化アルミニウムからなる
請求項１記載の半導体装置の製造方法。 - 前記層間絶縁膜は、酸化シリコンからなる
請求項１記載の半導体装置の製造方法。 - 前記ゲート電極をマスクとして前記半導体基板に、前記ソース／ドレイン領域と同一の導電型の不純物を、前記ソース／ドレイン領域よりも低濃度で拡散させ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する工程を有する
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28519798A JP4048618B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28519798A JP4048618B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114372A JP2000114372A (ja) | 2000-04-21 |
| JP4048618B2 true JP4048618B2 (ja) | 2008-02-20 |
Family
ID=17688372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28519798A Expired - Fee Related JP4048618B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4048618B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109786254A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 后栅极工艺中的选择性高k形成 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363710B1 (ko) * | 2000-08-23 | 2002-12-05 | 삼성전자 주식회사 | 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법 |
| JP2002158213A (ja) | 2000-11-21 | 2002-05-31 | Sharp Corp | 半導体装置の製造方法 |
| JP5134193B2 (ja) | 2005-07-15 | 2013-01-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2010080798A (ja) * | 2008-09-29 | 2010-04-08 | Renesas Technology Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| US8497196B2 (en) * | 2009-10-04 | 2013-07-30 | Tokyo Electron Limited | Semiconductor device, method for fabricating the same and apparatus for fabricating the same |
| JP6006921B2 (ja) | 2011-07-22 | 2016-10-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置およびその製造方法 |
-
1998
- 1998-10-07 JP JP28519798A patent/JP4048618B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109786254A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 后栅极工艺中的选择性高k形成 |
| CN109786254B (zh) * | 2017-11-15 | 2022-03-22 | 台湾积体电路制造股份有限公司 | 后栅极工艺中的选择性高k形成 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000114372A (ja) | 2000-04-21 |
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| A977 | Report on retrieval |
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| A61 | First payment of annual fees (during grant procedure) |
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