JPH0945908A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】自己整合型コンタクト孔を有し超微細でホット
キャリア耐性の高い絶縁ゲート電界効果トランジスタを
含む半導体装置を形成する。 【構成】絶縁ゲート電界効果トランジスタにおいて、ゲ
ート電極４の上面と側面にエッチストップ膜７が形成さ
れた自己整合型コンタクト孔を有し、ゲート電極４の側
面に形成されたエッチストップ膜７下の底面シリコン酸
化膜６の膜厚がゲート酸化膜３の膜厚より厚くなるよう
に設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、特に自己整合型のコンタクト孔を有する
絶縁ゲート電界効果トランジスタの構造とその製法に関
する。

【０００２】

【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められ、現在では０．１５μｍ程度の
寸法基準で設計された１ギガビット・ダイナミック・ラ
ンダム・アクセス・メモリー（ＧｂＤＲＡＭ）等の超高
集積の半導体デバイスが開発試作されている。このよう
な半導体デバイスの高集積化に伴い、半導体素子構造の
形成に必須となっているフォトリソグラフィ工程でのマ
スク合わせマージンの不要化が強く要求されるようにな
ってきた。

【０００３】通常、半導体デバイスの製造では、半導体
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、フォトリソグラフィ工程において、前工程
で形成した下層のパターンにマスク合わせし次の上層パ
ターンを形成することが要求される。しかしこのフォト
リソグラフィ工程で上層／下層パターン間の位置ズレが
発生する。そこで、この位置ズレを見込してマスク上の
パターン間隔に余裕をもたせ、パターン間隔にマージン
を設定することが必要とされる。しかし、このようなマ
ージンはパターンの高密度化の阻害要因となる。

【０００４】そこで、上述のようなマージンを不要とす
るマージンレス化の技術手法が種々に検討されている。
その中で特に重要なものにコンタクト孔の形成における
マージンレス化がある。このコンタクト孔は半導体基板
上、半導体膜上、金属膜上の各種の層に形成され且つ多
用されるため、これをマージンレス化することは半導体
デバイスの高密度化／高集積化に最も効果がある。この
マージンレス化技術の中で有力な方法にセルフアライン
法の一種である自己整合型コンタクト孔の形成法があ
り、その具体的方法が種々に検討されている。

【０００５】この自己整合型コンタクト孔の形成方法の
なかで、絶縁膜の異方性ドライエッチングにより絶縁ゲ
ート電界効果トランジスタ（以下、ＭＯＳトランジスタ
と呼称する）のゲート電極に絶縁膜のスペーサーを設
け、ゲート電極に自己整合して拡散層上にコンタクト孔
を形成する方法が注目されている。例えば、特開昭６１
−１６５７１号公報にその一例が示されている。

【０００６】図９は上述の特開昭６１−１６５７１号公
報に示された自己整合型コンタクト孔を有するＭＯＳト
ランジスタの概略を説明するための断面図とその平面図
である。

【０００７】図９（ａ）に示すように、シリコン基板１
０１を選択的に酸化してフィールド酸化膜１０２を形成
した後、ゲート酸化膜１０４を形成し、更にその上にｎ
型不純物がドープされたｎ⁺ ポリシリコン層を堆積す
る。次に、ｎ⁺ ポリシリコン層の表面を酸化して約５０
ｎｍ程度の厚さのシリコン酸化膜を形成した後、全面に
シリコン窒化膜を約１００ｎｍの厚さに堆積させる。所
望の領域に形成されたレジストパターンをマスクとして
前述のシリコン窒化膜、シリコン酸化膜およびｎ⁺ ポリ
シリコン層をこの順序でエッチングして、ゲート電極領
域にゲートポリシリコン層１０５、シリコン酸化膜層１
０７およびシリコン窒化膜層１０９を形成し、配線領域
には配線ポリシリコン層１０６、シリコン酸化膜層１０
８およびシリコン窒化膜層１１０のパターンを形成す
る。その後、低濃度の不純物をイオン注入法により注入
する。

【０００８】次に、レジストパターンを除去した後、全
面にシリコン窒化膜を約１００ｎｍの厚さに堆積した
後、反応性イオンエッチング（ＲＩＥ）によりゲート電
極のパターンと配線領域のパターンの側面に側面シリコ
ン窒化膜１１１、１１２を残す。そして、ソース・ドレ
イン領域形成のための高濃度の不純物をイオン注入法に
より注入する。このようにして得られるイオン注入領域
は、側面シリコン窒化膜１１１の下部の領域では不純物
濃度が低く、それよりも外側では不純物濃度が高くなっ
ている。

【０００９】次に、全面に例えばＰＳＧ膜（リンガラス
を含むシリコン酸化膜）のごとき層間絶縁膜１１５を堆
積させた後、酸素または窒素雰囲気で約１０００℃で３
０分程度の熱処理を行う。この熱処理によりイオン注入
された領域が活性化され、低濃度拡散領域１１３と高濃
度拡散領域１１４からなるＬＤＤ構造のソース・ドレイ
ン領域が得られる。

【００１０】このようにした後、レジストパターンをマ
スクとして層間絶縁膜１１５をエッチングして拡散層領
域上のコンタクトホール１１６、１１７を形成する。こ
の時、コンタクトホール１１６、１１７はゲートポリシ
リコン層１０５の側面シリコン窒化膜１１１がマスクと
なって自己整合的に形成される。次に、配線ポリシリコ
ン層１０６上にコンタクトホール１１８を形成する。そ
して、メタル層パターン１１９、１２０、１２１を形成
する。その結果、図９（ｂ）に示した平面図のようなマ
スクパターンを用いて活性領域１０３上に形成されるコ
ンタクトホール１１６、１１７がゲートポリシリコン層
１０５と接して設計されても、側面シリコン窒化膜１１
１が絶縁膜となって、ゲートポリシリコン層１０５とメ
タル層パターン１１９，１２０が電気的に短絡すること
はない。しかし、この従来技術ではゲートポリシリコン
層１０５の側面に形成される側面シリコン窒化膜１１１
下とシリコン基板１０１の表面に形成された低濃度拡散
層領域１１３上との間に存在するシリコン酸化膜の厚さ
はゲート酸化膜と同じかあるいはそれよりも薄くなる。

【００１１】

【発明が解決しようとする課題】先述した従来の技術で
は、ゲート電極の上面と側面をシリコン窒化膜で被覆す
ることによって、ソース・ドレイン領域となる拡散層に
形成されるコンタクト孔はゲート電極に対してマージン
レスであり自己整合的に形成されるようになる。しか
し、ゲート電極の側面に形成されたシリコン窒化膜下の
シリコン酸化膜の膜厚がゲート酸化膜の膜厚と同程度も
しくは薄くなる。例えば、ＭＯＳトランジスタのゲート
長が０．２μｍ以下となる１ＧｂＤＲＡＭ以後の微細な
ＭＯＳトランジスタを用いる半導体装置では、ゲート酸
化膜の膜厚が約６ｎｍ程度以下となる。このため、先述
のシリコン窒化膜下のシリコン酸化膜の膜厚は極薄とな
り、従来の技術を用いたＭＯＳトランジスタでは、その
特性の信頼性、特にホットキャリア・ストレスによる信
頼性の劣化が大きくなる。

【００１２】本発明の目的は、自己整合型コンタクト孔
を有し超微細で信頼性の高いＭＯＳトランジスタで構成
される半導体装置を提供することにある。

【００１３】

【課題を解決するための手段】このために本発明の半導
体装置では、一導電型のシリコン基板の表面に形成され
るシリコン酸化膜をゲート絶縁膜とし前記シリコン基板
の表面に形成される逆導電型の拡散層をソース・ドレイ
ン領域とする絶縁ゲート電界効果トランジスタを有し、
前記シリコン酸化膜とは異種の材料であり前記絶縁ゲー
ト電界効果トランジスタのゲート電極の上面および側面
のみを被覆する保護絶縁膜が形成され、前記ゲート電極
の側面を被覆している前記保護絶縁膜と前記拡散層との
間に前記ゲート絶縁膜より厚い膜厚のシリコン酸化膜が
形成され、前記拡散層上に設けられるコンタクト孔の側
壁が前記保護絶縁膜で形成される。

【００１４】この場合に、前記保護絶縁膜はシリコン窒
化膜、あるいはシリコン酸化膜と前記シリコン酸化膜上
に積層して形成されるシリコン窒化膜との複合膜で形成
される。

【００１５】また、このような半導体装置の製造方法
は、前記シリコン基板の表面にゲート絶縁膜を形成する
工程と、前記ゲート電極となる導電薄膜と熱酸化耐性の
高い絶縁薄膜とを積層して前記ゲート絶縁膜上に形成す
る工程と、前記導電薄膜と前記絶縁薄膜とをパターニン
グする工程と、前記パターニングした導電薄膜と絶縁薄
膜の側壁に再度熱酸化耐性の高い絶縁薄膜を形成する工
程と、前記熱酸化耐性の高い絶縁薄膜を熱酸化マスクに
して前記シリコン基板の表面部を熱酸化し前記ゲート絶
縁膜より膜厚の厚いシリコン酸化膜を形成する工程と、
この熱酸化後に、再度熱酸化耐性の高い絶縁薄膜を堆積
させ異方性のドライエッチングを加えて前記ゲート電極
の上面および側面とゲート絶縁膜より膜厚の厚い前記シ
リコン酸化膜とを被覆する前記保護絶縁膜を形成する工
程とを含む。

【００１６】さらに、前記保護絶縁膜を形成した後、前
記保護絶縁膜とは異種の材料で層間絶縁膜を形成する工
程と、前記保護絶縁膜にセルフアラインになるように前
記層間絶縁膜をドライエッチングして前記拡散層上にコ
ンタクト孔を形成する工程とを含む。

【００１７】

【発明の実施の形態】次に図面を参照して本発明を説明
する。図１は、本発明の第１の実施例の半導体装置の構
造を示す断面図である。

【００１８】導電型がｐ型のシリコン基板上１の表面
に、素子分離領域となるフィールド酸化膜２が形成さ
れ、前述のｐ型のシリコン基板１上に形成されたゲート
酸化膜３を介してゲート電極４が形成されている。この
ゲート電極４の上面および側面にはシリコン酸化膜とは
材質が異なりゲート電極４を保護する保護絶縁膜すなわ
ちエッチストップ膜７が形成されている。ゲート電極４
の端部近傍のシリコン基板１の表面にはｎ^- 拡散層５が
形成され、その外側にはｎ⁺ 拡散層８が形成されてい
る。ゲート電極４の側面に形成されたエッチストップ膜
７下とｎ^- 拡散層５あるいはｎ⁺ 拡散層８上との間には
ゲート酸化膜３よりも厚い底面シリコン酸化膜６が形成
されている。表面に形成された層間絶縁膜９にはコンタ
クト孔１０を介して前述のｎ⁺ 拡散層８と配線１１が接
続されている。

【００１９】次に、先述した本発明の第１の実施例の半
導体装置の製造方法について図２乃至図４に基づいて説
明する。

【００２０】図２（ａ）に示すように、ｐ型のシリコン
基板２１上に通常の選択酸化（ＬＯＣＯＳ）法によっ
て、例えば膜厚４００ｎｍのフィールド酸化膜２２を形
成し、その後７５０℃の水蒸気雰囲気で熱酸化してフィ
ールド酸化膜２２領域以外のシリコン基板２１上に、例
えば膜厚６ｎｍのゲート酸化膜２３を形成する。

【００２１】次に、図２（ｂ）に示すように全面に化学
気相成長（ＣＶＤ）法によりｎ型多結晶シリコン膜２４
を、例えば膜厚２００ｎｍ堆積し、続いてＣＶＤ法によ
り第１シリコン窒化膜２５を、例えば膜厚２００ｎｍ堆
積する。その後、ゲート電極を形成するためのレジスト
パターン２６を形成する。

【００２２】次に、図２（ｃ）に示すように前述のレジ
ストパターン２６をマスクとして第１シリコン窒化膜２
５およびｎ型多結晶シリコン膜２４をＲＩＥ法によりエ
ッチングした後、レジストパターン２６を除去する。こ
のようにして、ゲート電極２７および上面シリコン窒化
膜２８が形成される。その後、ＣＶＤ法により、例えば
膜厚１０ｎｍの第２シリコン窒化膜２９を全面に堆積す
る。

【００２３】次に、図２（ｄ）に示すように前述の第２
シリコン窒化膜２９をエッチバックして前述のゲート電
極２７およびその上部の上面シリコン窒化膜２８の側面
に側面第１シリコン窒化膜３０を残存させる。

【００２４】次に、図２（ｅ）に示すように７５０℃の
水蒸気雰囲気で前述のゲート酸化膜２３が露出した表面
を熱酸化して、例えば膜厚２５ｎｍのシリコン酸化膜３
１を形成する。この際、ゲート電極２７上の上面シリコ
ン窒化膜２８と側面第１シリコン窒化膜３０が酸化防止
膜となってｎ型多結晶シリコン膜からなるゲート電極２
７の上面および側面は酸化されない。一方、側面第１シ
リコン窒化膜３０は膜厚が１０ｎｍと薄いために、この
熱酸化中に側面第１シリコン窒化膜３０下のシリコン基
板２１も、いわゆるＬＯＣＯＳ法で生じるバーズビーク
のように横方向に食い込むように酸化されて底面シリコ
ン酸化膜３２の膜厚も２０ｎｍ以上になる。

【００２５】次に、図３（ａ）に示すようにフィールド
酸化膜２２とゲート電極２７上の上面シリコン窒化膜２
８と側面第１シリコン窒化膜３０をマスクとしてイオン
注入法により例えばリンをエネルギー３０ｋｅＶでドー
ズ量２×１０¹³ｃｍ^-2注入して、シリコン基板２１表面
に低濃度リンイオン注入層３３を形成する。

【００２６】次に、図３（ｂ）に示すようにＣＶＤ法を
用いて全面に例えば膜厚１５０ｎｍの第３シリコン窒化
膜３４を堆積する。そして、図３（ｃ）に示すように第
３シリコン窒化膜３４をエッチバックして、側面第１シ
リコン窒化膜３０の表面に側面第２シリコン窒化膜３５
を残存させる。

【００２７】次に、図３（ｄ）に示すようにフィールド
酸化膜２２とゲート電極２７上の上面シリコン窒化膜２
８と側面第１シリコン窒化膜３０および側面第２シリコ
ン窒化膜３５をマスクとしてイオン注入法により例えば
砒素をエネルギー５０ｋｅＶでドーズ量３×１０¹⁵ｃｍ
^-2注入して、シリコン基板２１表面に高濃度砒素イオン
注入層３６を形成する。

【００２８】次に、図３（ｅ）に示すようにＣＶＤ法に
より全面に、例えば膜厚４００ｎｍのＢＰＳＧ膜（ボロ
ンガラスとリンガラスを含有するシリコン酸化膜）３７
を堆積した後、８５０℃で３０分間のアニールをするこ
とで前述の低濃度リンイオン注入層３３および高濃度砒
素イオン注入層３６を活性化させ、ｎ^- 拡散層３８およ
びｎ⁺ 拡散層３９を形成する。

【００２９】次に、図４（ａ）に示すようにコンタクト
孔を開口するためのマスクとなるレジストパターン４０
を形成する。このレジストパターン４０は前述のゲート
電極２７上にも開口されている。

【００３０】次に、図４（ｂ）に示すようにレジストパ
ターン４０をマスクとしてＲＩＥ法を用いて層間絶縁膜
であるＢＰＳＧ膜３７およびシリコン酸化膜３１をエッ
チングしてｎ⁺ 拡散層３９に達するコンタクト孔４１を
開口する。コンタクト孔４１の開口では、ＣＦ₂ ＋ＣＨ
₂ Ｆ₂ 混合ガスを用いた選択エッチングを行うと、エッ
チストップ膜であるシリコン窒化膜およびシリコン基板
に対するＢＰＳＧ膜或いはシリコン酸化膜のエッチング
選択比が３０倍以上になるために、前述のレジストパタ
ーン４０がゲート電極２７にかかった領域において、上
面シリコン窒化膜２８と側面第１シリコン窒化膜３０と
側面第２シリコン窒化膜３５がエッチングストップ層と
しての役割を果たし、コンタクト孔４１はゲート電極２
７に達することはない。

【００３１】次に、前述のレジストパターン４０を除去
後、図４（ｃ）に示すように全面にアルミニウム合金膜
４２をスパッタ法により、例えば５００ｎｍ堆積した
後、配線を形成するためのレジストパターン４３を形成
する。そして、図４（ｄ）に示すようにレジストパター
ン４３をマスクとしてアルミニウム合金膜４２をエッチ
ングして配線４４を形成すると、ｎチャネル型のＭＯＳ
トランジスタを含む本発明の半導体装置が製造される。

【００３２】この第１の実施例では、自己整合型コンタ
クト孔をＭＯＳトランジスタの拡散層上に形成するため
に、このＭＯＳトランジスタのゲート電極の表面にシリ
コン窒化膜等でエッチストップ膜を形成する。この場
合、通常、このエッチストップ膜には電子あるいは正孔
を捕獲するトラップ中心が多量に存在する。しかし、こ
の実施例では、更に、エッチストップ膜下と拡散層上と
の間にゲート絶縁膜の膜厚より厚いシリコン酸化膜が形
成される。このために、ＭＯＳトランジスタの動作時に
発生するホットキャリアはこの厚いシリコン酸化膜に妨
げられて前述のエッチストプ膜には到達せず前述のトラ
ップ中心に捕獲されることはない。このようにして、前
述したホットキャリア・ストレスに対する長期信頼性が
大幅に向上する。

【００３３】この第１の実施例の製造方法では、エッチ
ストップ膜下のシリコン酸化膜を熱酸化で形成してもゲ
ート電極は酸化されることはなく、ゲート電極の抵抗の
増加は防止される。

【００３４】次に、第２の実施例について図５に基づい
て半導体装置の構造を説明する。導電型がｐ型のシリコ
ン基板上５１の表面に素子分離領域となるフィールド酸
化膜５２が形成され、シリコン基板５１上に形成された
ゲート酸化膜５３を介してゲート電極５４が形成されて
いる。このゲート電極５４の表面には表面シリコン酸化
膜５５が形成され、さらにその外側にはシリコン酸化膜
とは材質の異なるエッチストップ膜５６が形成されてい
る。そして、ゲート電極５４の端部近傍のシリコン基板
５１の表面にはｎ^- 拡散層５７が形成され、その外側に
はｎ⁺ 拡散層５８が形成されている。そして、ゲート電
極５４を覆って形成されたエッチストップ膜５６と前述
のｎ^- 拡散層５７あるいはｎ⁺ 拡散層５８との間にはゲ
ート酸化膜５３よりも厚い底面シリコン酸化膜５９が形
成されている。表面に形成された層間絶縁膜６０にはコ
ンタクト孔６１を介して前述のｎ⁺ 拡散層５８と配線６
２が接続されている。

【００３５】次に、先述した本発明の第２の実施例の半
導体装置の製造方法について図６乃至図８に基づいて説
明する。

【００３６】図６（ａ）に示すように、導電型がｐ型の
シリコン基板７１上に通常の選択酸化（ＬＯＣＯＳ）法
によって所定の領域に、例えば膜厚４００ｎｍのフィー
ルド酸化膜７２を形成し、その後７５０℃の水蒸気雰囲
気で熱酸化してフィールド酸化膜７２領域以外のシリコ
ン基板７１上に、例えば膜厚６ｎｍのゲート酸化膜７３
を形成する。

【００３７】次に、図６（ｂ）に示すように全面にＣＶ
Ｄ法によりｎ型多結晶シリコン膜７４を、例えば膜厚１
００ｎｍ堆積し、スパッタ法によりタングステンシリサ
イド膜７５を例えば膜厚１００ｎｍ堆積し、続いて４０
０℃の条件でＣＶＤ法により第１シリコン酸化膜７６を
例えば膜厚２０ｎｍ堆積し、続いて約８００℃の条件で
ＣＶＤ法により第１シリコン窒化膜７７を例えば膜厚２
００ｎｍ堆積する。その後、ゲート電極を形成する領域
にレジストパターン７８を形成する。前述のタングステ
ンシリサイド膜７５と前記第１シリコン窒化膜７７の間
に前述の第１シリコン酸化膜７６を堆積したのは、ＣＶ
Ｄ法によるシリコン窒化膜の堆積温度が約８００℃と高
く、直接タングステンシリサイド膜上にシリコン窒化膜
を堆積するとタングステンシリサイド膜が化学反応で変
化して、タングステンナイトライドに変質し抵抗が高く
なるので、前述の第１シリコン酸化膜７６を反応防止膜
とするためである。

【００３８】次に、前述のレジストパターン７８をマス
クとして第１シリコン窒化膜７７、第１シリコン酸化膜
７６、タングステンシリサイド膜７５、ｎ型多結晶シリ
コン膜７４を順次ＲＩＥ法によりエッチングする。この
ようにして、図６（ｃ）に示すようにｎ型多結晶シリコ
ン層７９とタングステンシリサイド層８０とからなるゲ
ート電極７９ａ、上面シリコン酸化膜８１および上面シ
リコン窒化膜８２を形成する。次に、前述のレジストパ
ターン７８を除去する。その後、約４００℃の条件でＣ
ＶＤ法により、例えば膜厚２０ｎｍの第２シリコン酸化
膜８３を全面に堆積する。次に、フィールド酸化膜７２
と、ゲート電極７９ａ上の上面シリコン酸化膜８１およ
び上面シリコン窒化膜８２とをマスクとしたイオン注入
法により、例えばリンをエネルギー３０ｋｅＶでドーズ
量２×１０¹³ｃｍ^-2注入して、このシリコン基板７１表
面に低濃度リンイオン注入層８４を形成する。次に、図
６（ｄ）に示すように全面に約８００℃の条件でＣＶＤ
法により第２シリコン窒化膜８５を、例えば膜厚１５０
ｎｍ堆積する。ここで、前述の第２シリコン酸化膜８３
は第１シリコン酸化膜７６を堆積した理由と同様に、ゲ
ート電極を構成するタングステンシリサイド膜の側面を
第２シリコン窒化膜８５を堆積する前に被覆すること
で、タングステンシリサイド膜が第２シリコン窒化膜を
堆積する際、化学反応で変化するのを防止するためであ
る。

【００３９】次に、図６（ｅ）に示すように前述の第２
シリコン窒化膜８５をエッチバックしてゲート電極７９
ａの側面に側面第１シリコン窒化膜８６を残存させる。
そして、図７（ａ）に示すように、ＣＦ₄ ＋ＣＨ₂ Ｆ₂
混合ガスを用いた第２シリン酸化膜８３のエッチバック
を行うことにより前述の第２シリコン酸化膜８３とゲー
ト酸化膜７３がエッチングされる。このエッチングにお
いて、ゲート電極上の第２シリコン酸化膜８３および上
面シリコン窒化膜８２の側面部の第２シリコン酸化膜８
３がエッチングされてスリット８７が形成される。この
スリット８７の深さは、前述のエッチバック工程におい
てゲート電極上面に堆積された第２シリコン酸化膜８３
をエッチング除去するのに必要な時間の２倍から５倍程
度であれば、前述のタングステンシリサイド層８０には
達することはない。

【００４０】次に、図７（ｂ）に示すように、ＣＶＤ法
を用いて全面に例えば膜厚１０ｎｍの第３シリコン窒化
膜８８を堆積すと、前記スリット８７が前記第３シリコ
ン窒化膜８８で埋め込まれる。

【００４１】次に、図７（ｃ）に示すようにフィールド
酸化膜７２、ゲート電極上の上面シリコン窒化膜８２、
スリットに埋め込まれた第３シリコン窒化膜８８および
側面第１シリコン窒化膜８６をマスクとしてイオン注入
法により例えば砒素をエネルギー５０ｋｅＶでドーズ量
３×１０¹⁵ｃｍ^-2注入して、シリコン基板７１の表面に
高濃度砒素イオン注入層８９を形成する。

【００４２】次に、図７（ｄ）に示すように第３シリコ
ン窒化膜８８をエッチバックして側面第１シリコン窒化
膜８６の側面に側面第２シリコン窒化膜９０を残存させ
ると同時に、前述のスリット８７にもスリット第３シリ
コン窒化膜９１を残存させる。その結果、ゲート電極７
９ａの上面と側面は薄いシリコン酸化膜で被覆され、さ
らにその上に厚いシリコン窒化膜で完全に被覆される。
そして、側面第１シリコン窒化膜８６下とｎ^- 拡散層上
の間のシリコン酸化膜の膜厚はゲート絶縁膜厚以上にな
るようにできる。

【００４３】次に、図７（ｅ）に示すように、ＣＶＤ法
を用いて全面に例えば膜厚５０ｎｍの第３シリコン酸化
膜９２および膜厚４００ｎｍのＢＰＳＧ膜９３を堆積す
る。そして、８５０℃で３０分間のアニールする。この
熱処理で、高濃度砒素イオン注入層８９中の不純物は活
性化し、ｎ⁺ 拡散層９５が形成される。

【００４４】次に、図８（ａ）に示すようにコンタクト
孔を開口するためのマスクとなるレジストパターン９６
を形成する。レジストパターン９６はゲート電極上にも
開口されている。

【００４５】次に、図８（ｂ）に示すようにレジストパ
ターン９６をマスクとしてＲＩＥ法を用いてＢＰＳＧ膜
９３および第３シリコン酸化膜９２をエッチングしてｎ
⁺ 拡散層９５に達するコンタクト孔９７を開口する。こ
のコンタクト孔９７の開口では、ＣＦ₄ ＋ＣＨ₂ Ｆ₂ 混
合ガスを用いたドライエッチングを行うことにより、レ
ジストパターン９６がゲート電極にかかった領域におい
て、上面シリコン窒化膜８２と側面第１シリコン窒化膜
８６と側面第２シリコン窒化膜９０とスリット第３シリ
コン窒化膜９１がエッチストップ膜としての役割を果た
し、コンタクト孔９７は前記ゲート電極に達することは
ない。また、シリコン基板もエッチングされない。

【００４６】次に、前述のレジストパターン９６を除去
後、図８（ｃ）に示すように全面にアルミニウム合金膜
９８をスパッタ法により例えば５００ｎｍ堆積した後、
配線を形成するためのレジストパターン９９を形成す
る。次に、図８（ｄ）に示すようにレジストパターン９
９をマスクとして前記アルミニウム合金膜９８をエッチ
ングして配線１００を形成すると、ｎチャネル型のＭＯ
Ｓトランジスタを含む半導体装置が製造される。

【００４７】この第２の実施例の製造方法を用いれば、
ゲート電極としてｎ型多結晶シリコン膜と高融点金属シ
リサイド膜の積層膜を用いてもエッチストップ膜とゲー
ト電極との間にシリコン酸化膜が存在するために、エッ
チストップ膜であるシリコン窒化膜を堆積する際に高融
点金属シリサイド膜が化学反応するのを防止できる。そ
して、本発明の第１の実施例で示したゲート電極として
ｎ型多結晶シリコン単層膜を用いる場合よりゲート電極
の抵抗が減少できる。

【００４８】本発明の第１および第２の実施例において
ｎチャネル型のＭＯＳトランジスタを含む半導体装置の
場合を示したが、これに限定するものではなく、例えば
ｐチャネル型のＭＯＳトランジスタあるいはＣＭＯＳ、
ＢｉＣＭＯＳを含む半導体装置でもかまわない。また、
ＭＯＳトランジスタのソース・ドレインの拡散層の構造
がＬＤＤ構造の場合について説明したが、本発明はこの
ような構造に限定されるものではない。

【００４９】また、本発明の第１および第２の実施例に
おいてエッチストップ膜にシリコン窒化膜を用いたが、
これに限定するものではなく、例えばシリコンオキシナ
イトライド膜、窒化アルミニウム膜あるいはアルミナ膜
でもかまわない。

【００５０】また、本発明の第２の実施例においてｎ型
多結晶シリコン膜の上にタングステンシリサイド膜を用
いたが、これに限定するものではなく、例えばモリブデ
ンシリサイド膜、チタンシリサイド膜、コバルトシリサ
イド膜、ニッケルシリサイド膜などでもかまわない。

【００５１】

【発明の効果】先述したような本発明の構造を用いれ
ば、ゲート電極の上面と側面がエッチストップ膜で完全
に被覆されているためにｎ⁺ 拡散層上と配線とを接続す
るためのコンタクト孔をゲート電極パターンに対して自
己整合的に形成できる。そして、半導体素子の縮小化が
容易になる。また、エッチストップ膜の下のシリコン酸
化膜の膜厚がゲート酸化膜より厚く、ホットキャリア耐
性が高くなり長期信頼性が向上するようになる。

【００５２】以上のようにして、自己整合型コンタクト
孔を有し超微細で信頼性の高いＭＯＳトランジスタで構
成される半導体装置が容易に形成できる。更には、半導
体装置の高速動作も可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置の構造を示
す断面図である。

【図２】本発明の第１の実施例の製造方法を示す工程順
の断面図である。

【図３】本発明の第１の実施例の製造方法を示す工程順
の断面図である。

【図４】本発明の第１の実施例の製造方法を示す工程順
の断面図である。

【図５】本発明の第２の実施例の半導体装置の構造を示
す断面図である。

【図６】本発明の第２の実施例の製造方法を示す工程順
の断面図である。

【図７】本発明の第２の実施例の製造方法を示す工程順
の断面図である。

【図８】本発明の第２の実施例の製造方法を示す工程順
の断面図である。

【図９】従来の技術の半導体装置の構造を示す断面図と
その平面図である。

【符号の説明】

１，２１，５１，７１，１０１ シリコン基板 ２，２２，５２，７２，１０２ フィールド酸化膜 ３，２３，５３，７３，１０４ ゲート酸化膜 ４，２７，５４，７９ａ ゲート電極 ５，３８，５７，９４ ｎ^- 拡散層 ６，３２，５９ 底面シリコン酸化膜 ７，５６ エッチストップ膜 ８，３９，５８，９５ ｎ⁺ 拡散層 ９，６０，１１５ 層間絶縁膜 １０，４１，６１，９７ コンタクト孔 １１，４４，６２，１００ 配線 ２４，７４ ｎ型多結晶シリコン膜 ２５，７７ 第１シリコン窒化膜 ２６，４０，４３，７８，９６，９９ レジストパタ
ーン ２８，８２ 上面シリコン窒化膜 ２９，８５ 第２シリコン窒化膜 ３０，８６ 側面第１シリコン窒化膜 ３１ シリコン酸化膜 ３３，８４ 低濃度リンイオン注入層 ３４，８８ 第３シリコン窒化膜 ３５，９０ 側面第２シリコン窒化膜 ３６，８９ 高濃度砒素イオン注入層 ３７，９３ ＢＰＳＧ膜 ４２，９８ アルミニウム合金膜 ５５ 表面シリコン酸化膜 ７５ タングステンシリサイド膜 ７６ 第１シリコン酸化膜 ７９ ｎ型多結晶シリコン層 ８０ タングステンシリサイド層 ８１ 上面シリコン酸化膜 ８３ 第２シリコン酸化膜 ８７ スリット ９１ スリット第３シリコン窒化膜 ９２ 第３シリコン酸化膜 １０３ 活性領域 １０５ ゲートポリシリコン層 １０６ 配線ポリシリコン層 １０７，１０８ シリコン酸化膜層 １０９，１１０ シリコン窒化膜層 １１１，１１２ 側面シリコン窒化膜 １１３ 低濃度拡散領域 １１４ 高濃度拡散領域 １１６，１１７，１１８ コンタクトホール １１９，１２０，１２１ メタル層パターン

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一導電型のシリコン基板の表面に形成さ
   れるシリコン酸化膜をゲート絶縁膜とし前記シリコン基
   板の表面に形成される逆導電型の拡散層をソース・ドレ
   イン領域とする絶縁ゲート電界効果トランジスタを有
   し、前記シリコン酸化膜とは異種の材料であり前記絶縁
   ゲート電界効果トランジスタのゲート電極の上面および
   側面のみを被覆する保護絶縁膜が形成され、前記ゲート
   電極の側面を被覆している前記保護絶縁膜と前記拡散層
   との間に前記ゲート絶縁膜より厚い膜厚のシリコン酸化
   膜が形成され、前記拡散層上に設けられるコンタクト孔
   の側壁が前記保護絶縁膜で形成されていることを特徴と
   する半導体装置。
2. 【請求項２】 前記保護絶縁膜がシリコン窒化膜である
   ことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記保護絶縁膜がシリコン酸化膜と前記
   シリコン酸化膜上に積層して形成されるシリコン窒化膜
   との複合膜であることを特徴とする請求項１記載の半導
   体装置。
4. 【請求項４】 前記シリコン基板の表面にゲート絶縁膜
   を形成する工程と、前記ゲート電極となる導電薄膜と熱
   酸化耐性の高い絶縁薄膜とを順次積層して前記ゲート絶
   縁膜上に形成する工程と、前記導電薄膜と前記絶縁薄膜
   とをパターニングする工程と、前記パターニングした導
   電薄膜と絶縁薄膜の側壁に再度熱酸化耐性の高い絶縁薄
   膜を形成する工程と、前記熱酸化耐性の高い絶縁薄膜を
   熱酸化マスクにして前記シリコン基板の表面部を熱酸化
   し前記ゲート絶縁膜より膜厚の厚いシリコン酸化膜を形
   成する工程と、この熱酸化後に、再度熱酸化耐性の高い
   絶縁薄膜を堆積させ異方性のドライエッチングを加えて
   前記ゲート電極の上面および側面とゲート絶縁膜より膜
   厚の厚い前記シリコン酸化膜とを被覆する前記保護絶縁
   膜を形成する工程と、を含むことを特徴とする請求項１
   または請求項２記載の半導体装置の製造方法。
5. 【請求項５】 前記保護絶縁膜を形成した後、前記保護
   絶縁膜とは異種の材料で層間絶縁膜を形成する工程と、
   前記保護絶縁膜にセルフアラインになるように前記層間
   絶縁膜をドライエッチングして前記拡散層上にコンタク
   ト孔を形成する工程と、を含むことを特徴とする請求項
   ４記載の半導体装置の製造方法。