JP3794915B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にポリシリコン膜を用いた抵抗体を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
集積度の高いＳＲＡＭや、アナログ回路を搭載した集積回路（ＬＳＩ）ではポリシリコン膜からなる比較的抵抗値の高い抵抗体が用いられるのが主流である。
式（１）に抵抗体の抵抗値を表す式を示す。
Ｒ ＝（ρ／ｔ）×（Ｌ／Ｗ） ・・・（１）
（Ｒ：抵抗値、ρ：抵抗率、ｔ：膜厚、Ｌ：抵抗体の長さ、Ｗ：抵抗体の幅）
【０００３】
式（１）からわかるように、抵抗値Ｒを高くするためには、抵抗率ρもしくは長さＬを大きくするか、又は膜厚ｔもしくは幅Ｗを小さくする必要がある。
このうち、膜厚ｔを薄くする方法は抵抗値Ｒを安定して高くする方法として有用であるが、膜厚ｔを薄くすることによる以下のような不具合が発生する。
【０００４】
図１２は、膜厚が薄いポリシリコン膜を使用した薄膜抵抗体と、その抵抗体と金属配線とを接続するコンタクトホールを断面で示す模式図である。
シリコン基板上に形成されたフィールド酸化膜３上に、Ｎ型不純物又はＰ型不純物を含有したポリシリコン膜からなる抵抗体パターン７が形成されており、抵抗体パターン７を覆うようにして層間絶縁膜２９が形成されている。抵抗体パターン７にコンタクトを形成する場合、通常、電気的接続を良好にするために抵抗体パターン７の両端に低抵抗領域（高濃度に不純物を含有している領域）７ａが形成されている。低抵抗領域７ａ上の層間絶縁膜２９にはコンタクトホール３１が形成されている。層間絶縁膜２９上には金属配線層３９が形成されている。コンタクトホール３１内には、低抵抗領域７ａと金属配線層３９を電気的に接続するための導電材料４１が充填されている。
【０００５】
抵抗体パターン７の抵抗値を高くするために抵抗体パターン７及び低抵抗領域７ａを構成するポリシリコン膜の膜厚を薄くすると、コンタクトホール３１を形成するためのドライエッチングによって、図１３に示すように、低抵抗領域７ａもエッチングされて、コンタクトホール３１の底部が低抵抗領域７ａを貫通して下地としてのフィールド酸化膜３に達してしまうことがある。この場合、コンタクトホール３１に充填された導電材料４１と低抵抗領域７ａとの接触面積がコンタクトホール３１の側面部分３１ａのみとなって、コンタクト抵抗が上昇してしまう。そのため、所望の抵抗値を得るために抵抗体パターン７の長さを設計しても、コンタクト抵抗の上昇やバラツキなどが大きく影響し、所望の抵抗値が正確に得られないという不具合があった。
【０００６】
この不具合を解決するために、従来では以下のような方法が提案されている。
▲１▼ 抵抗体を構成するポリシリコン膜のコンタクトホールを形成する領域のポリシリコン膜を厚膜化する方法（特開平０５−２３５２７６号公報、特開平０５−０５５５２０号公報、特開平１０−０３２２４６号公報、特開平１０−１６３４３０号公報参照）。
【０００７】
例えば特開平０５−０５５５２０号公報で開示されている方法（従来技術１）では、図１４に示すように、配線領域で金属配線層３９と電極用コンタクト部３１を介して接続しうる低抵抗用の、不純物が高濃度に添加された膜厚の厚いポリシリコン膜２を第１の絶縁膜３上に成長させた後、高抵抗部領域の厚いポリシリコン膜２をエッチングして絶縁膜３に至る高抵抗部用開口１０を形成し、開口１０を含む絶縁膜３及び厚いポリシリコン膜２上の全面に新たに高抵抗用の、不純物が添加されないか、不純物が低濃度に添加された薄いポリシリコン膜７を成長させ、薄いポリシリコン膜７上の全面に第２の絶縁膜２９を形成し、絶縁膜２９に電極用コンタクト部３１を形成している。
従来技術１では、抵抗体を構成する薄いポリシリコン膜７がコンタクト開口箇所３１ａで貫通しても、その下部にポリシリコン膜２が存在するのでコンタクト抵抗値に大きな変動はない。
【０００８】
従来技術１では抵抗体パターン形成に関する製造方法が開示されているが、例えばこの製造方法を実際にＳＲＡＭやアナログ回路などを集積したＬＳＩ製造に用いる場合、抵抗体パターン７とは別に、ポリシリコンからなるＭＯＳトランジスタのゲート電極を形成する必要がある。ＭＯＳトランジスタのゲート電極を、図１４の厚いポリシリコン膜２を用いて形成することを想定すると、ポリシリコン電極の側面に、薄いポリシリコン膜７により形成される側面残渣膜が形成されてしまう。ＭＯＳトランジスタのゲート電極の側面に、電気伝導性膜であるポリシリコン膜による残渣膜が形成されると、そのトランジスタ特性は大いに影響を受けることとなる。仮に、この薄いポリシリコン膜７により形成される側面残渣膜が形成されないようにすることを考えると、その製造方法は複雑になることが予想される。
【０００９】
また、特開平１０−１６３４３０号公報で開示されている方法（従来技術２）では、図１５に示すように、フィールド酸化膜３上に不純物濃度の低い１層目のポリシリコン膜７を形成し、ポリシリコン膜７と、不純物濃度の高い２層目のポリシリコン膜１２との間に、高抵抗素子の形成領域のみにＳｉＮエッチング停止膜パターン１４を介在させ、さらにＷＳｉｘ膜１６を積層してＷＳｉｘ膜１６及びポリシリコン膜１２，７をレジストパターンを介してエッチングする。これにより、薄い１層目のポリシリコン膜７を主体とする高抵抗素子と、ＷＳｉｘ膜１６及びポリシリコン膜７，１２用いた低抵抗素子とを、フィールド酸化膜３上に形成する。
【００１０】
従来技術２では、抵抗体をポリシリコン膜７，１２の２層構造としている。図１５に示すポリシリコン膜７，１２をＭＯＳトランジスタのゲート電極に使用する場合、ゲート電極へのコンタクトは良好に接続することができるが、微細な寸法が要求される場合、ゲート電極を構成するポリシリコン膜が２層構造であるためポリシリコン膜７，１２をエッチングする時のエッチング形状が不連続な形状となり、トランジスタ特性の変動、バラツキに影響することが予想される。
【００１１】
▲２▼ 薄いポリシリコン膜上面のコンタクトホールを形成する領域のみに金属シリサイド層を形成して、コンタクトホール形成時のエッチング掘れを防ぐ方法（特開平０５−０２９３４６号公報、特開平０７−１８３５２６号公報参照）。
この方法は金属シリサイド層のエッチングレートがシリコン酸化膜及び層間絶縁膜よりも小さいことを利用して、コンタクトホール形成用のエッチング処理時に金属シリサイド層でエッチングが終了するようにしたものである。
【００１２】
例えば特開平０７−１８３５２６公報では、薄膜トランジスタへのコンタクト形成方法について開示されており、その方法を薄膜ポリシリコンからなる抵抗体の形成に適用することができる。しかし、薄膜ポリシリコンからなる抵抗体とＭＯＳトランジスタを同一基板上に形成する方法は示されておらず、特開平０７−１８３５２６公報に記載の方法を抵抗体及びＭＯＳトランジスタの同一基板上への形成に適用した場合、上記従来技術１と同様に、ポリシリコン電極の側面に抵抗体用の薄いポリシリコン膜の側面残渣膜が形成されることが予想され、従来技術１で述べたのと同様の不具合が起こると考えられる。
【００１３】
【発明が解決しようとする課題】
そこで本発明は、ＭＯＳトランジスタ及び薄いポリシリコン膜を用いた抵抗体を同一基板上にともに形成する場合であっても、抵抗体のコンタクト抵抗の安定性、及びＭＯＳトランジスタのトランジスタ特性を維持できる半導体装置の製造方法を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、以下の工程（Ａ）から（Ｇ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド絶縁膜を形成し、フィールド絶縁膜に囲まれた活性領域を形成する素子分離工程、
（Ｂ）第１のポリシリコン膜からなる抵抗体パターン、及びその抵抗体パターンを覆う保護用絶縁膜をフィールド絶縁膜上に形成する抵抗体パターン形成工程、
（Ｃ）活性領域上にゲート酸化膜を介して第１のポリシリコン膜より厚い膜厚の第２のポリシリコン膜からなるゲート電極パターンを形成するゲート電極形成工程、
（Ｄ）半導体基板上全面にＣＶＤ酸化膜を形成した後、フォトリソグラフィー技術及びエッチング技術を用いて抵抗体パターン上の層をパターニングして抵抗体パターン上に所定の長さのＣＶＤ酸化膜パターンを含むパターンを形成し、抵抗体パターンの両端側上面を露出させるとともに、ゲート電極パターン上面を露出させ、ゲート電極パターン側面にＣＶＤ酸化膜の残渣膜を形成し、活性領域表面を露出させるエッチング工程、
（Ｅ）活性領域の露出した表面を介して半導体基板にソース及びドレイン用のイオン注入を施すイオン注入工程、
（Ｆ）半導体基板上全面に高融点金属を堆積した後、加熱処理を施して、抵抗体パターンの露出した両端側上面、ゲート電極パターン上面、及び活性領域の露出した表面に高融点金属シリサイド層を形成するサリサイド工程、
（Ｇ）半導体基板上全面に層間絶縁膜を形成した後、抵抗体パターンの両端側上面に形成された高融点金属シリサイド層上を含む必要な位置に層間絶縁膜に開口部を形成するコンタクトホール形成工程。
本明細書において、ＣＶＤ酸化膜の語はＣＶＤ（Chemical Vapor Deposition：気相成長法）によって形成されたシリコン酸化膜を意味する。
【００１５】
本発明の半導体装置の製造方法では、抵抗体パターン及び保護用絶縁膜をフィールド絶縁膜上に形成した後、ゲート電極パターンを形成することにより、抵抗体パターン用のポリシリコン膜がゲート電極パターン側面に残存するのを防止し、ＭＯＳトランジスタのトランジスタ特性を維持できる。
さらに、抵抗体パターン上面の両端側に、エッチングレートが層間絶縁膜に比べて遅い高融点金属シリサイド層を形成し、融点金属シリサイド層上にコンタクトホールを形成することにより、コンタクトホール形成時に抵抗体パターンがエッチングされるのを防止し、抵抗体のコンタクト抵抗の安定性を維持できる。
さらに、エッチング工程（Ｄ）において、半導体基板上全面に形成したＣＶＤ酸化膜をエッチングして、抵抗体を構成するＣＶＤ酸化膜パターンを形成するのと同時に、ゲート電極パターン側面にサイドウォールスペーサとなるＣＶＤ酸化膜の残渣膜を形成することにより、複雑な工程を経ずに、ＭＯＳトランジスタ形成工程に適用可能である。
【００１６】
本発明にかかる製造方法の参考例は、抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターンを形成した後、熱酸化処理を施して、抵抗体パターン上面及び側面に熱酸化膜からなる保護用絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成する。その結果、半導体装置の製造工程数を低減することができる。
【００１７】
本発明にかかる製造方法は、抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターン及び抵抗体パターン上層にＣＶＤ絶縁膜パターンを形成した後、熱酸化処理を施して、抵抗体パターン側面に熱酸化膜からなる保護用絶縁膜を形成してＣＶＤ絶縁膜パターン及び熱酸化膜からなる保護絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成する。
本明細書において、ＣＶＤ絶縁膜の語は、ＣＶＤによって形成された絶縁膜を意味する。
上記ＣＶＤ絶縁膜パターンの材料はシリコン窒化膜である。
上記ＣＶＤ絶縁膜パターンの材料の参考例はシリコン酸化膜である。
【００１８】
本発明によれば、保護用絶縁膜とゲート酸化膜を同時に形成することにより半導体装置の製造工程数を低減することができる。
さらに、熱酸化処理前に予め抵抗体パターン上層にＣＶＤ絶縁膜パターンを形成しておくことにより、熱酸化処理時に抵抗体パターンの上面が酸化されるのを抑制できるので、抵抗体の抵抗値の制御性を向上させることができる。特に、ＣＶＤ絶縁膜パターンとしてシリコン窒化膜を用いるので、抵抗体パターンの上面が酸化されるのを完全に防止できるので、抵抗値の制御性が増す。
参考例として、ＣＶＤ絶縁膜パターンとしてのシリコン窒化膜を残存させる場合、抵抗体上層の絶縁膜に、レーザー照射によって抵抗体パターンを切断するトリミング処理用の開口部が形成されても、抵抗体パターン上層にシリコン窒化膜が存在しているので、抵抗体パターンへの水分や水素イオンの浸入を防止でき、抵抗体パターンの抵抗値変化を防止することができる。
【００１９】
本発明の製造方法において、エッチング工程（Ｄ）で、保護用絶縁膜として抵抗体パターン上層に形成されたシリコン窒化膜を選択的に除去した後、半導体基板上全面にＣＶＤ酸化膜を形成し、フォトリソグラフィー技術及びエッチング技術を用いてＣＶＤ酸化膜をパターニングして抵抗体パターン上に所定の長さのＣＶＤ酸化膜パターンを形成するようにしたので、抵抗体パターン上にシリコン窒化膜が存在せず、シリコン窒化膜による抵抗体パターンへの機械的ストレスをなくすことができるので、抵抗体パターンの抵抗値の変化を抑制することができる。
【００２０】
【実施例】
図１から図３は、第１参考例を示す工程断面図である。図１から図３を用いて第１参考例を説明する。
（Ａ）シリコン基板１に、公知技術により素子分離のためのフィールド酸化膜３を膜厚４００〜１０００ｎｍ程度に形成し、ＭＯＳトランジスタが形成される領域（活性領域）にバッファ酸化膜５を膜厚２０〜１００ｎｍ程度形成する。
【００２１】
（Ｂ）抵抗体用のポリシリコン膜（第１のポリシリコン）を膜厚１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で形成し、イオン注入によりリンを例えば注入エネルギー１０ｋｅＶ、注入量を１×１０14ｃｍ-2で注入する。フォトリソグラフィー技術及びエッチング技術を用いて、上記ポリシリコン膜をパターニングし、フィールド酸化膜３上にポリシリコン膜からなる所望の抵抗体パターン７を形成する。
（Ｃ）ふっ酸溶液にてバッファ酸化膜５をエッチング除去し、活性領域のシリコン基板１を露出させる。
【００２２】
（Ｄ）活性領域のシリコン基板１の表面にＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化により形成する。このとき、抵抗体パターン７の上面及び側面に保護用絶縁膜としての熱酸化膜１１が同時に形成される。
（Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコン膜（第２のポリシリコン膜）１３を膜厚１００〜５００ｎｍ程度、例えば２００ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化するために、不純物としてのリンを例えばイオン注入法により注入エネルギー２０ｋｅＶ、注入量を５×１０15ｃｍ-2の条件で導入する。
【００２３】
（Ｆ）ＭＯＳトランジスタのゲート電極パターン形成のために、活性領域の所定位置のポリシリコン膜１３上にフォトレジストパターン１５を形成する。
（Ｇ）フォトレジストパターン１５をマスクにして、ポリシリコン膜１３を異方性エッチングし、活性領域のゲート酸化膜９上にポリシリコンからなるゲート電極パターン１３ａを形成する。このとき、抵抗体パターン７を覆う熱酸化膜１１の側面にはポリシリコン膜１３から側面残渣膜１３ｂが形成される。
（Ｈ）ＬＰＣＶＤ（減圧ＣＶＤ）にてＣＶＤ酸化膜１７を堆積する。
（Ｉ）抵抗体の所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００２４】
（Ｊ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７及び熱酸化膜１１を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及び熱酸化膜パターン１１ａを形成する。これにより、抵抗体パターン７の熱酸化膜１１ａが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、熱酸化膜パターン１１ａ及びＣＶＤ酸化膜パターン１７ｃは抵抗体２１を構成する。
【００２５】
（Ｋ）ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタの高濃度不純物領域（ソース及びドレイン）２３を形成する。
（Ｌ）高融点金属であるチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
【００２６】
（Ｍ）ＲＴＡ（Rapid Thermal Anneal）法により約４００℃、３０秒の条件で窒素アニール（窒素雰囲気でのアニール）を施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面（シリコン基板１が露出したところ）、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
【００２７】
（Ｎ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅い（選択比で最大２０程度）ので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００２８】
第１参考例ではＣＶＤ酸化膜１７及び熱酸化膜１１をパターニングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及び熱酸化膜１１ａを形成することにより抵抗体２１を形成している。ＣＶＤ酸化膜１７ｃ及び熱酸化膜１１ａの形状により、抵抗体２１の抵抗値を決定することができる。
またＣＶＤ酸化膜１７は、ゲート電極パターン１３ａのサイドウォールスペーサ１７ａの形成も兼ねており、簡単な工程で抵抗体２１とＭＯＳトランジスタを同時に形成することができる。
【００２９】
図４から図６は、本発明の実施例を示す工程断面図である。図４から図６を用いてこの実施例を説明する。
（Ａ）シリコン基板１に、公知技術により素子分離のためのフィールド酸化膜３を膜厚４００〜１０００ｎｍ程度に形成し、ＭＯＳトランジスタが形成される領域（活性領域）にバッファ酸化膜５を膜厚２０〜１００ｎｍ程度形成する。
【００３０】
（Ｂ）抵抗体パターン用のポリシリコン膜を膜厚１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で形成し、イオン注入によりリンを例えば注入エネルギー１０ｋｅＶ、注入量を１×１０14ｃｍ-2で注入する。さらにその上にシリコン窒化膜を膜厚１０〜１００ｎｍ程度、例えば５０ｎｍの膜厚で形成する。フォトリソグラフィー技術及びエッチング技術を用いて、上記ポリシリコン膜及びシリコン窒化膜をパターニングして、フィールド酸化膜３上に所望の抵抗体パターン７及びシリコン窒化膜パターン３３を形成する。
（Ｃ）ふっ酸溶液にてバッファ酸化膜５をエッチング除去し、活性領域のシリコン基板１を露出させる。
【００３１】
（Ｄ）活性領域のシリコン基板１の表面にＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化により形成する。このとき、抵抗体パターン７の側面に熱酸化膜１１が同時に形成される。抵抗体パターン７の上面はシリコン窒化膜パターン３３で覆われているので、抵抗体パターン７の上面には酸化膜は形成されない。熱酸化膜１１及びシリコン窒化膜パターン３３は保護用絶縁膜を構成する。
（Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコン膜１３を膜厚１００〜５００ｎｍ程度、例えば２００ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化するために、不純物としてのリンを例えばイオン注入法により注入エネルギー２０ｋｅＶ、注入量を５×１０15ｃｍ-2の条件で導入する。
【００３２】
（Ｆ）ＭＯＳトランジスタのゲート電極パターン形成のために、フォトリソグラフィー及びエッチング工程を経て、活性領域のゲート酸化膜９上にポリシリコンからなるゲート電極パターン１３ａを形成する。このとき、シリコン窒化膜パターン３３及び熱酸化膜１１の側面にはポリシリコン膜１３から側面残渣膜１３ｂが形成される。
（Ｇ）シリコン窒化膜パターン３３を熱リン酸溶液にて除去する。
（Ｈ）ＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。
（Ｉ）抵抗体パターンの所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００３３】
（Ｊ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃを形成する。これにより、抵抗体パターン７のＣＶＤ酸化膜パターン１７ｃが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７及びＣＶＤ酸化膜パターン１７ｃは抵抗体２１を構成する。
その後、ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタのソース及びドレイン２３を形成する。
【００３４】
（Ｋ）全面にチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
（Ｌ）ＲＴＡ法により約４００℃、３０秒の条件で窒素アニールを施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
（Ｍ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅いので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００３５】
この実施例では、ＭＯＳトランジスタ形成のためのゲート酸化膜９を熱酸化により形成する時、抵抗体パターン７の側面に熱酸化膜１１が形成されるが、抵抗体パターン７の上面にはシリコン窒化膜パターン３３が存在するので酸化膜は形成されない。これにより、酸化により抵抗体パターン７の膜厚が減少することがなく、膜厚減少のバラツキがないので、抵抗体２１の抵抗値のバラツキを低減することができる。
【００３６】
この実施例ではシリコン窒化膜パターン３３を堆積したが、代わりに例えばＬＰＣＶＤによるシリコン酸化膜を用いてもよい。そのとき、上記実施例では図５に示す工程（Ｇ）でシリコン窒化膜パターン３３を除去しているが、抵抗体パターン７上に形成したＣＶＤ酸化膜であれば除去する必要はない。そのような製造工程を図７から図９を用いて第２参考例として説明する。
図７から図９は、第２参考例を示す工程断面図である。
【００３７】
（Ａ）上記第１参考例及び上記実施例の工程（Ａ）と同様にして、シリコン基板１にフィールド酸化膜３及びバッファ酸化膜５を形成する。
（Ｂ）抵抗体パターン用のポリシリコン膜を膜厚１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で形成し、イオン注入によりリンを例えば注入エネルギー１０ｋｅＶ、注入量を１×１０14ｃｍ-2で注入する。さらにその上に、ＬＰＣＶＤによってＣＶＤ酸化膜を膜厚１０〜５０ｎｍ程度、例えば２０ｎｍの膜厚で形成する。フィールド酸化膜３上に所望の抵抗体パターン７及びＣＶＤ酸化膜パターン３５を形成すべく、フォトリソグラフィー技術により、ＣＶＤ酸化膜上にフォトレジストパターン３７を形成した後、エッチング技術により、フォトレジストパターン３７をマスクにして上記ポリシリコン膜及びＣＶＤ酸化膜をパターニングして、抵抗体パターン７及びＣＶＤ酸化膜パターン３５を形成する。
（Ｃ）フォトレジストパターン３７を残した状態で、ふっ酸溶液にてバッファ酸化膜５をエッチング除去し、活性領域のシリコン基板１を露出させる。
【００３８】
（Ｄ）フォトレジストパターン３７を除去した後、活性領域のシリコン基板１の表面にＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化により形成する。同時に、抵抗体パターン７の側面に熱酸化膜１１が形成され、抵抗体パターン７の上部のポリシリコンが酸化される。ここで抵抗体パターン７の上部に形成されたシリコン酸化膜はＣＶＤ酸化膜パターン３５と一体化して示す。熱酸化膜１１及びＣＶＤ酸化膜パターン３５は保護用絶縁膜を構成する。
（Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコン膜１３を膜厚１００〜５００ｎｍ程度、例えば２００ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化するために、不純物としてのリンを例えばイオン注入法により注入エネルギー２０ｋｅＶ、注入量を５×１０15ｃｍ-2の条件で導入する。
【００３９】
（Ｆ）ＭＯＳトランジスタのゲート電極パターン形成のために、フォトリソグラフィー及びエッチング工程を経て、活性領域のゲート酸化膜９上にポリシリコンからなるゲート電極パターン１３ａを形成する。このとき、ＣＶＤ酸化膜パターン３５及び熱酸化膜１１の側面にはポリシリコン膜１３から側面残渣膜１３ｂが形成される。
（Ｇ）ＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。
（Ｈ）抵抗体パターンの所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００４０】
（Ｉ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７及びＣＶＤ酸化膜３５を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及び３５ａを形成する。これにより、抵抗体パターン７のＣＶＤ酸化膜パターン３５ａが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、及びＣＶＤ酸化膜パターン１７ｃ，３５ａは抵抗体２１を構成する。
その後、ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタのソース及びドレイン２３を形成する。
【００４１】
（Ｊ）全面にチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
（Ｋ）ＲＴＡ法により約４００℃、３０秒の条件で窒素アニールを施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
（Ｌ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅いので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００４２】
第２参考例では、ＭＯＳトランジスタ形成のためのゲート酸化膜９を熱酸化により形成する時、抵抗体パターン７の上面にＣＶＤ酸化膜パターン３５を存在させることにより抵抗体パターン７上面の酸化膜形成を低減できるので、膜厚減少のバラツキを減少させ、抵抗体２１の抵抗値のバラツキを低減することができる。
さらに、第２参考例の工程（Ｇ）でのシリコン窒化膜パターン３３除去と同様の、ＣＶＤ酸化膜パターン３５を除去する工程を設ける必要が無いので、工程数を低減することができる。
【００４３】
上記実施例、第１参考例及び第２参考例に示したような抵抗体パターンは、抵抗体パターン上層の絶縁膜に開口部を形成して、その開口部を介してレーザー照射によって抵抗体パターンを切断することにより抵抗値を調整するトリミング処理にも用いられる。その場合、トリミング処理用の開口部を介して水分や水素イオンが浸入し、抵抗体パターンの抵抗値が変化してしまうことがある。
【００４４】
図１０及び図１１は、第３参考例を示す工程断面図である。第３参考例は、抵抗体パターンへの水分や水素イオンの浸入を防止すべく、抵抗体パターン上にシリコン窒化膜パターンを形成し、残存させるものである。第３参考例において、シリコン基板１上にフィールド酸化膜３、バッファ酸化膜５、抵抗体パターン７、シリコン窒化膜パターン３３、ポリシリコン膜１３及びゲート電極パターン１３ａを形成する工程は、図４に示した上記実施例の工程（Ａ）から工程（Ｅ）及び図５に示した上記実施例の工程（Ｆ）と同じなので、その説明は省略する。その続きの工程を図１０及び図１１を用いて説明する。
【００４５】
（Ｇ）上記実施例の工程（Ａ）から工程（Ｆ）と同様にして、シリコン基板１上に、フィールド酸化膜３、抵抗体パターン７、ゲート酸化膜９、熱酸化膜１１、ゲート電極パターン１３ａ、側面残渣膜１３ｂ及びシリコン窒化膜パターン３３を形成した後、シリコン基板１上全面にＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。
（Ｈ）抵抗体パターンの所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００４６】
（Ｉ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７及びシリコン窒化膜パターン３３を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及びシリコン窒化膜パターン３３ａを形成する。これにより、抵抗体パターン７のシリコン窒化膜パターン３３ａが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの抵抗体パターン７側の側面にシリコン窒化膜パターン３３が残存して側面残渣膜３３ｂが形成され、側面残渣膜１３ｂの抵抗体パターン７側とは反対側の側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、ＣＶＤ酸化膜パターン１７ｃ及びシリコン窒化膜パターン３３ａは抵抗体２１を構成する。
その後、ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタのソース及びドレイン２３を形成する。
【００４７】
（Ｊ）全面にチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
（Ｋ）ＲＴＡ法により約４００℃、３０秒の条件で窒素アニールを施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
（Ｌ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅いので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００４８】
第３参考例は、抵抗体パターン７上にシリコン窒化膜パターン３３ａを残存させているので、後工程で、層間絶縁膜２９にトリミング用の開口部が形成されても、抵抗体パターンへの水分や水素イオンの浸入を防止でき、抵抗パターン７の抵抗値変化を防止することができる。
さらに、ＭＯＳトランジスタ形成のためのゲート酸化膜９を熱酸化により形成する時、抵抗体パターン７の側面に熱酸化膜１１が形成されるが、抵抗体パターン７の上面にはシリコン窒化膜パターン３３が存在するため酸化膜は形成されないので、抵抗体パターン７の膜厚が減少することがなく、膜厚減少のバラツキがないので、抵抗体２１の抵抗値のバラツキを低減することができる。
【００４９】
上記実施例及び上記第１から第３参考例では、抵抗体パターン７用のポリシリコン膜及びゲート電極パターン１３ａ用のポリシリコン膜１３に不純物を導入する方法としてイオン注入を用いているが、本発明及び参考例はこれに限定されるものではなく、固相拡散法や、不純物をドープしながらＬＰＣＶＤでポリシリコンを堆積する方法など、他の方法を用いてもよい。
また、ゲート電極パターン１３ａ用のポリシリコン膜１３にイオン注入によって不純物を導入する場合、イオン注入する工程の順番には特に制約はなく、ポリシリコン膜１３をエッチングしてゲート電極パターン１３ａを形成した後にゲート電極パターン１３ａにイオン注入を行なってもよい。
【００５０】
上記実施例及び上記第１から第３参考例では、サイドウォールスペーサ１７ａをソース及びドレイン２３上のチタンシリサイド層２７とゲート電極パターン１３ａ上のチタンシリサイド層２７が短絡するのを防ぐための絶縁物として使用しているが、本発明及び参考例はこれに限定されるものではなく、ＭＯＳトランジスタのＬＤＤ（Lightly Doped Drain）構造形成のためのスペーサとして用いてもよい。
上記実施例及び上記第１から第３参考例では高融点金属としてチタン２５を用いているが、本発明及び参考例はこれに限定されるものではなく、ニッケル、タングステン、コバルト、モリブデンなど、他の高融点金属を使用してもよい。
【００５１】
【発明の効果】
請求項１の製造方法では、抵抗体パターン形成工程（Ｂ）で第１のポリシリコン膜からなる抵抗体パターン及び抵抗体パターンを覆う保護用絶縁膜をフィールド絶縁膜上に形成した後、ゲート電極形成工程（Ｃ）において第１のポリシリコン膜より厚い膜厚の第２のポリシリコン膜からなるゲート電極パターンを形成するようにしたので、抵抗体パターン用のポリシリコン膜がゲート電極パターン側面に残存するのを防止し、ＭＯＳトランジスタのトランジスタ特性を維持することができる。
さらに、サリサイド工程（Ｆ）で抵抗体パターン上面の両端側に高融点金属シリサイド層を形成し、コンタクトホール形成工程（Ｇ）で融点金属シリサイド層上を含む必要な位置にコンタクトホールを形成するようにしたので、コンタクトホール形成時に抵抗体パターンがエッチングされるのを防止でき、抵抗体のコンタクト抵抗の安定性を維持することができる。
さらに、エッチング工程（Ｄ）で、抵抗体を構成するＣＶＤ酸化膜パターンを抵抗体パターン上に形成するのと同時に、ゲート電極パターン側面にサイドウォールスペーサとなるＣＶＤ酸化膜の残渣膜を形成するようにしたので、複雑な工程を経ずに、ＭＯＳトランジスタ形成工程に適用可能である。
【００５２】
参考例として、請求項１に記載の製造方法の抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターンを形成した後、熱酸化処理を施して、抵抗体パターン上面及び側面に熱酸化膜からなる保護用絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成するようにすれば、半導体装置の製造工程数を低減することができる。
【００５３】
請求項１の製造方法では、抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターン及び抵抗体パターン上層にＣＶＤ絶縁膜パターンを形成した後、熱酸化処理を施して、抵抗体パターン側面に熱酸化膜からなる保護用絶縁膜を形成してＣＶＤ絶縁膜パターン及び熱酸化膜からなる保護絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成するようにしたので、保護用絶縁膜とゲート酸化膜を同時に形成することにより半導体装置の製造工程数を低減することができ、さらに、熱酸化処理時に抵抗体パターンの上面が酸化されるのを抑制でき、抵抗体の抵抗値の制御性を向上させることができる。
【００５４】
他の参考例として、上記ＣＶＤ絶縁膜パターンの材料としてシリコン酸化膜を用いるようにすれば、保護用絶縁膜とゲート酸化膜を同時に形成することにより半導体装置の製造工程数を低減することができ、さらに、熱酸化処理時に抵抗体パターンの上面が酸化されるのを抑制でき、抵抗体の抵抗値の制御性を向上させることができる。
【００５５】
請求項１の製造方法では、上記ＣＶＤ絶縁膜パターンの材料としてシリコン窒化膜を用いるようにしたので、抵抗体パターンの上面が酸化されるのを完全に防止でき、抵抗値の制御性が増す。
さらに他の参考例として、ＣＶＤ絶縁膜パターンとしてのシリコン窒化膜を残存させるようにすれば、抵抗体上層の絶縁膜に、レーザー照射によって抵抗体パターンを切断するトリミング処理用の開口部が形成されても、抵抗体パターン上層にシリコン窒化膜が存在しているので、抵抗体パターンへの水分や水素イオンの浸入を防止でき、抵抗体パターンの抵抗値変化を防止することができる。
【００５６】
請求項１の製造方法では、上記エッチング工程（Ｄ）で、保護用絶縁膜として抵抗体パターン上層に形成されたシリコン窒化膜を選択的に除去した後、半導体基板上全面にＣＶＤ酸化膜を形成し、フォトリソグラフィー技術及びエッチング技術を用いてＣＶＤ酸化膜をパターニングして抵抗体パターン上に所定の長さのＣＶＤ酸化膜パターンを形成するようにしたので、抵抗体パターン上にシリコン窒化膜が存在せず、シリコン窒化膜による抵抗体パターンへの機械的ストレスをなくすことができるので、抵抗体パターンの抵抗値の変化を抑制することができる。
【図面の簡単な説明】
【図１】 第１参考例の前半を示す工程断面図である。
【図２】 第１参考例の中盤を示し、図１の続きを示す工程断面図である。
【図３】 第１参考例の後半を示し、図２の続きを示す工程断面図である。
【図４】 実施例の前半を示す工程断面図である。
【図５】 同実施例の中盤を示し、図４の続きを示す工程断面図である。
【図６】 同実施例の後半を示し、図５の続きを示す工程断面図である。
【図７】 第２参考例の前半を示す工程断面図である。
【図８】 第２参考例の中盤を示し、図７の続きを示す工程断面図である。
【図９】 第２参考例の後半を示し、図８の続きを示す工程断面図である。
【図１０】 第３参考例の中盤を示し、図５（Ｆ）の続きを示す工程断面図である。
【図１１】 第３参考例の後半を示し、図１０の続きを示す工程断面図である。
【図１２】 従来の製造方法によって形成した膜厚が薄いポリシリコン膜を使用した薄膜抵抗体と、その抵抗体と金属配線とを接続するコンタクトホールを断面で示す模式図である。
【図１３】 従来の製造方法における不具合を示す断面図である。
【図１４】 従来技術１によって形成した抵抗体を示す断面図である。
【図１５】 従来技術２によって形成した抵抗体を示す断面図である。
【符号の説明】
１ シリコン基板
３ フィールド酸化膜
５ バッファ酸化膜
７ 抵抗体パターン
９ ゲート酸化膜
１１ 熱酸化膜
１１ａ 熱酸化膜パターン
１３ ポリシリコン膜
１３ａ ゲート電極パターン
１３ｂ 側面残渣膜
１５，１９，３７ フォトレジストパターン
１７ ＣＶＤ酸化膜
１７ａ サイドウォールスペーサ
１７ｂ 側面残渣膜
１７ｃ ＣＶＤ酸化膜パターン
２１ 抵抗体
２３ ソース及びドレイン
２５ チタン
２７ チタンシリサイド層
２９ 層間絶縁膜
３１ コンタクトホール
３３ シリコン窒化膜パターン
３５，３５ａ ＣＶＤ酸化膜パターン
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にポリシリコン膜を用いた抵抗体を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
集積度の高いＳＲＡＭや、アナログ回路を搭載した集積回路（ＬＳＩ）ではポリシリコン膜からなる比較的抵抗値の高い抵抗体が用いられるのが主流である。
式（１）に抵抗体の抵抗値を表す式を示す。
Ｒ ＝（ρ／ｔ）×（Ｌ／Ｗ） ・・・（１）
（Ｒ：抵抗値、ρ：抵抗率、ｔ：膜厚、Ｌ：抵抗体の長さ、Ｗ：抵抗体の幅）
【０００３】
式（１）からわかるように、抵抗値Ｒを高くするためには、抵抗率ρもしくは長さＬを大きくするか、又は膜厚ｔもしくは幅Ｗを小さくする必要がある。
このうち、膜厚ｔを薄くする方法は抵抗値Ｒを安定して高くする方法として有用であるが、膜厚ｔを薄くすることによる以下のような不具合が発生する。
【０００４】
図１２は、膜厚が薄いポリシリコン膜を使用した薄膜抵抗体と、その抵抗体と金属配線とを接続するコンタクトホールを断面で示す模式図である。
シリコン基板上に形成されたフィールド酸化膜３上に、Ｎ型不純物又はＰ型不純物を含有したポリシリコン膜からなる抵抗体パターン７が形成されており、抵抗体パターン７を覆うようにして層間絶縁膜２９が形成されている。抵抗体パターン７にコンタクトを形成する場合、通常、電気的接続を良好にするために抵抗体パターン７の両端に低抵抗領域（高濃度に不純物を含有している領域）７ａが形成されている。低抵抗領域７ａ上の層間絶縁膜２９にはコンタクトホール３１が形成されている。層間絶縁膜２９上には金属配線層３９が形成されている。コンタクトホール３１内には、低抵抗領域７ａと金属配線層３９を電気的に接続するための導電材料４１が充填されている。
【０００５】
抵抗体パターン７の抵抗値を高くするために抵抗体パターン７及び低抵抗領域７ａを構成するポリシリコン膜の膜厚を薄くすると、コンタクトホール３１を形成するためのドライエッチングによって、図１３に示すように、低抵抗領域７ａもエッチングされて、コンタクトホール３１の底部が低抵抗領域７ａを貫通して下地としてのフィールド酸化膜３に達してしまうことがある。この場合、コンタクトホール３１に充填された導電材料４１と低抵抗領域７ａとの接触面積がコンタクトホール３１の側面部分３１ａのみとなって、コンタクト抵抗が上昇してしまう。そのため、所望の抵抗値を得るために抵抗体パターン７の長さを設計しても、コンタクト抵抗の上昇やバラツキなどが大きく影響し、所望の抵抗値が正確に得られないという不具合があった。
【０００６】
この不具合を解決するために、従来では以下のような方法が提案されている。
▲１▼ 抵抗体を構成するポリシリコン膜のコンタクトホールを形成する領域のポリシリコン膜を厚膜化する方法（特開平０５−２３５２７６号公報、特開平０５−０５５５２０号公報、特開平１０−０３２２４６号公報、特開平１０−１６３４３０号公報参照）。
【０００７】
例えば特開平０５−０５５５２０号公報で開示されている方法（従来技術１）では、図１４に示すように、配線領域で金属配線層３９と電極用コンタクト部３１を介して接続しうる低抵抗用の、不純物が高濃度に添加された膜厚の厚いポリシリコン膜２を第１の絶縁膜３上に成長させた後、高抵抗部領域の厚いポリシリコン膜２をエッチングして絶縁膜３に至る高抵抗部用開口１０を形成し、開口１０を含む絶縁膜３及び厚いポリシリコン膜２上の全面に新たに高抵抗用の、不純物が添加されないか、不純物が低濃度に添加された薄いポリシリコン膜７を成長させ、薄いポリシリコン膜７上の全面に第２の絶縁膜２９を形成し、絶縁膜２９に電極用コンタクト部３１を形成している。
従来技術１では、抵抗体を構成する薄いポリシリコン膜７がコンタクト開口箇所３１ａで貫通しても、その下部にポリシリコン膜２が存在するのでコンタクト抵抗値に大きな変動はない。
【０００８】
従来技術１では抵抗体パターン形成に関する製造方法が開示されているが、例えばこの製造方法を実際にＳＲＡＭやアナログ回路などを集積したＬＳＩ製造に用いる場合、抵抗体パターン７とは別に、ポリシリコンからなるＭＯＳトランジスタのゲート電極を形成する必要がある。ＭＯＳトランジスタのゲート電極を、図１４の厚いポリシリコン膜２を用いて形成することを想定すると、ポリシリコン電極の側面に、薄いポリシリコン膜７により形成される側面残渣膜が形成されてしまう。ＭＯＳトランジスタのゲート電極の側面に、電気伝導性膜であるポリシリコン膜による残渣膜が形成されると、そのトランジスタ特性は大いに影響を受けることとなる。仮に、この薄いポリシリコン膜７により形成される側面残渣膜が形成されないようにすることを考えると、その製造方法は複雑になることが予想される。
【０００９】
また、特開平１０−１６３４３０号公報で開示されている方法（従来技術２）では、図１５に示すように、フィールド酸化膜３上に不純物濃度の低い１層目のポリシリコン膜７を形成し、ポリシリコン膜７と、不純物濃度の高い２層目のポリシリコン膜１２との間に、高抵抗素子の形成領域のみにＳｉＮエッチング停止膜パターン１４を介在させ、さらにＷＳｉｘ膜１６を積層してＷＳｉｘ膜１６及びポリシリコン膜１２，７をレジストパターンを介してエッチングする。これにより、薄い１層目のポリシリコン膜７を主体とする高抵抗素子と、ＷＳｉｘ膜１６及びポリシリコン膜７，１２用いた低抵抗素子とを、フィールド酸化膜３上に形成する。
【００１０】
従来技術２では、抵抗体をポリシリコン膜７，１２の２層構造としている。図１５に示すポリシリコン膜７，１２をＭＯＳトランジスタのゲート電極に使用する場合、ゲート電極へのコンタクトは良好に接続することができるが、微細な寸法が要求される場合、ゲート電極を構成するポリシリコン膜が２層構造であるためポリシリコン膜７，１２をエッチングする時のエッチング形状が不連続な形状となり、トランジスタ特性の変動、バラツキに影響することが予想される。
【００１１】
▲２▼ 薄いポリシリコン膜上面のコンタクトホールを形成する領域のみに金属シリサイド層を形成して、コンタクトホール形成時のエッチング掘れを防ぐ方法（特開平０５−０２９３４６号公報、特開平０７−１８３５２６号公報参照）。
この方法は金属シリサイド層のエッチングレートがシリコン酸化膜及び層間絶縁膜よりも小さいことを利用して、コンタクトホール形成用のエッチング処理時に金属シリサイド層でエッチングが終了するようにしたものである。
【００１２】
例えば特開平０７−１８３５２６公報では、薄膜トランジスタへのコンタクト形成方法について開示されており、その方法を薄膜ポリシリコンからなる抵抗体の形成に適用することができる。しかし、薄膜ポリシリコンからなる抵抗体とＭＯＳトランジスタを同一基板上に形成する方法は示されておらず、特開平０７−１８３５２６公報に記載の方法を抵抗体及びＭＯＳトランジスタの同一基板上への形成に適用した場合、上記従来技術１と同様に、ポリシリコン電極の側面に抵抗体用の薄いポリシリコン膜の側面残渣膜が形成されることが予想され、従来技術１で述べたのと同様の不具合が起こると考えられる。
【００１３】
【発明が解決しようとする課題】
そこで本発明は、ＭＯＳトランジスタ及び薄いポリシリコン膜を用いた抵抗体を同一基板上にともに形成する場合であっても、抵抗体のコンタクト抵抗の安定性、及びＭＯＳトランジスタのトランジスタ特性を維持できる半導体装置の製造方法を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、以下の工程（Ａ）から（Ｇ）を含む。
（Ａ）半導体基板表面に素子分離のためのフィールド絶縁膜を形成し、フィールド絶縁膜に囲まれた活性領域を形成する素子分離工程、
（Ｂ）第１のポリシリコン膜からなる抵抗体パターン、及びその抵抗体パターンを覆う保護用絶縁膜をフィールド絶縁膜上に形成する抵抗体パターン形成工程、
（Ｃ）活性領域上にゲート酸化膜を介して第１のポリシリコン膜より厚い膜厚の第２のポリシリコン膜からなるゲート電極パターンを形成するゲート電極形成工程、
（Ｄ）半導体基板上全面にＣＶＤ酸化膜を形成した後、フォトリソグラフィー技術及びエッチング技術を用いて抵抗体パターン上の層をパターニングして抵抗体パターン上に所定の長さのＣＶＤ酸化膜パターンを含むパターンを形成し、抵抗体パターンの両端側上面を露出させるとともに、ゲート電極パターン上面を露出させ、ゲート電極パターン側面にＣＶＤ酸化膜の残渣膜を形成し、活性領域表面を露出させるエッチング工程、
（Ｅ）活性領域の露出した表面を介して半導体基板にソース及びドレイン用のイオン注入を施すイオン注入工程、
（Ｆ）半導体基板上全面に高融点金属を堆積した後、加熱処理を施して、抵抗体パターンの露出した両端側上面、ゲート電極パターン上面、及び活性領域の露出した表面に高融点金属シリサイド層を形成するサリサイド工程、
（Ｇ）半導体基板上全面に層間絶縁膜を形成した後、抵抗体パターンの両端側上面に形成された高融点金属シリサイド層上を含む必要な位置に層間絶縁膜に開口部を形成するコンタクトホール形成工程。
本明細書において、ＣＶＤ酸化膜の語はＣＶＤ（Chemical Vapor Deposition：気相成長法）によって形成されたシリコン酸化膜を意味する。
【００１５】
本発明の半導体装置の製造方法では、抵抗体パターン及び保護用絶縁膜をフィールド絶縁膜上に形成した後、ゲート電極パターンを形成することにより、抵抗体パターン用のポリシリコン膜がゲート電極パターン側面に残存するのを防止し、ＭＯＳトランジスタのトランジスタ特性を維持できる。
さらに、抵抗体パターン上面の両端側に、エッチングレートが層間絶縁膜に比べて遅い高融点金属シリサイド層を形成し、融点金属シリサイド層上にコンタクトホールを形成することにより、コンタクトホール形成時に抵抗体パターンがエッチングされるのを防止し、抵抗体のコンタクト抵抗の安定性を維持できる。
さらに、エッチング工程（Ｄ）において、半導体基板上全面に形成したＣＶＤ酸化膜をエッチングして、抵抗体を構成するＣＶＤ酸化膜パターンを形成するのと同時に、ゲート電極パターン側面にサイドウォールスペーサとなるＣＶＤ酸化膜の残渣膜を形成することにより、複雑な工程を経ずに、ＭＯＳトランジスタ形成工程に適用可能である。
【００１６】
本発明にかかる製造方法の参考例は、抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターンを形成した後、熱酸化処理を施して、抵抗体パターン上面及び側面に熱酸化膜からなる保護用絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成する。その結果、半導体装置の製造工程数を低減することができる。
【００１７】
本発明にかかる製造方法は、抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターン及び抵抗体パターン上層にＣＶＤ絶縁膜パターンを形成した後、熱酸化処理を施して、抵抗体パターン側面に熱酸化膜からなる保護用絶縁膜を形成してＣＶＤ絶縁膜パターン及び熱酸化膜からなる保護絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成する。
本明細書において、ＣＶＤ絶縁膜の語は、ＣＶＤによって形成された絶縁膜を意味する。
上記ＣＶＤ絶縁膜パターンの材料はシリコン窒化膜である。
上記ＣＶＤ絶縁膜パターンの材料の参考例はシリコン酸化膜である。
【００１８】
本発明によれば、保護用絶縁膜とゲート酸化膜を同時に形成することにより半導体装置の製造工程数を低減することができる。
さらに、熱酸化処理前に予め抵抗体パターン上層にＣＶＤ絶縁膜パターンを形成しておくことにより、熱酸化処理時に抵抗体パターンの上面が酸化されるのを抑制できるので、抵抗体の抵抗値の制御性を向上させることができる。特に、ＣＶＤ絶縁膜パターンとしてシリコン窒化膜を用いるので、抵抗体パターンの上面が酸化されるのを完全に防止できるので、抵抗値の制御性が増す。
参考例として、ＣＶＤ絶縁膜パターンとしてのシリコン窒化膜を残存させる場合、抵抗体上層の絶縁膜に、レーザー照射によって抵抗体パターンを切断するトリミング処理用の開口部が形成されても、抵抗体パターン上層にシリコン窒化膜が存在しているので、抵抗体パターンへの水分や水素イオンの浸入を防止でき、抵抗体パターンの抵抗値変化を防止することができる。
【００１９】
本発明の製造方法において、エッチング工程（Ｄ）で、保護用絶縁膜として抵抗体パターン上層に形成されたシリコン窒化膜を選択的に除去した後、半導体基板上全面にＣＶＤ酸化膜を形成し、フォトリソグラフィー技術及びエッチング技術を用いてＣＶＤ酸化膜をパターニングして抵抗体パターン上に所定の長さのＣＶＤ酸化膜パターンを形成するようにしたので、抵抗体パターン上にシリコン窒化膜が存在せず、シリコン窒化膜による抵抗体パターンへの機械的ストレスをなくすことができるので、抵抗体パターンの抵抗値の変化を抑制することができる。
【００２０】
【実施例】
図１から図３は、第１参考例を示す工程断面図である。図１から図３を用いて第１参考例を説明する。
（Ａ）シリコン基板１に、公知技術により素子分離のためのフィールド酸化膜３を膜厚４００〜１０００ｎｍ程度に形成し、ＭＯＳトランジスタが形成される領域（活性領域）にバッファ酸化膜５を膜厚２０〜１００ｎｍ程度形成する。
【００２１】
（Ｂ）抵抗体用のポリシリコン膜（第１のポリシリコン）を膜厚１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で形成し、イオン注入によりリンを例えば注入エネルギー１０ｋｅＶ、注入量を１×１０14ｃｍ-2で注入する。フォトリソグラフィー技術及びエッチング技術を用いて、上記ポリシリコン膜をパターニングし、フィールド酸化膜３上にポリシリコン膜からなる所望の抵抗体パターン７を形成する。
（Ｃ）ふっ酸溶液にてバッファ酸化膜５をエッチング除去し、活性領域のシリコン基板１を露出させる。
【００２２】
（Ｄ）活性領域のシリコン基板１の表面にＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化により形成する。このとき、抵抗体パターン７の上面及び側面に保護用絶縁膜としての熱酸化膜１１が同時に形成される。
（Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコン膜（第２のポリシリコン膜）１３を膜厚１００〜５００ｎｍ程度、例えば２００ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化するために、不純物としてのリンを例えばイオン注入法により注入エネルギー２０ｋｅＶ、注入量を５×１０15ｃｍ-2の条件で導入する。
【００２３】
（Ｆ）ＭＯＳトランジスタのゲート電極パターン形成のために、活性領域の所定位置のポリシリコン膜１３上にフォトレジストパターン１５を形成する。
（Ｇ）フォトレジストパターン１５をマスクにして、ポリシリコン膜１３を異方性エッチングし、活性領域のゲート酸化膜９上にポリシリコンからなるゲート電極パターン１３ａを形成する。このとき、抵抗体パターン７を覆う熱酸化膜１１の側面にはポリシリコン膜１３から側面残渣膜１３ｂが形成される。
（Ｈ）ＬＰＣＶＤ（減圧ＣＶＤ）にてＣＶＤ酸化膜１７を堆積する。
（Ｉ）抵抗体の所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００２４】
（Ｊ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７及び熱酸化膜１１を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及び熱酸化膜パターン１１ａを形成する。これにより、抵抗体パターン７の熱酸化膜１１ａが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、熱酸化膜パターン１１ａ及びＣＶＤ酸化膜パターン１７ｃは抵抗体２１を構成する。
【００２５】
（Ｋ）ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタの高濃度不純物領域（ソース及びドレイン）２３を形成する。
（Ｌ）高融点金属であるチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
【００２６】
（Ｍ）ＲＴＡ（Rapid Thermal Anneal）法により約４００℃、３０秒の条件で窒素アニール（窒素雰囲気でのアニール）を施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面（シリコン基板１が露出したところ）、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
【００２７】
（Ｎ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅い（選択比で最大２０程度）ので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００２８】
第１参考例ではＣＶＤ酸化膜１７及び熱酸化膜１１をパターニングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及び熱酸化膜１１ａを形成することにより抵抗体２１を形成している。ＣＶＤ酸化膜１７ｃ及び熱酸化膜１１ａの形状により、抵抗体２１の抵抗値を決定することができる。
またＣＶＤ酸化膜１７は、ゲート電極パターン１３ａのサイドウォールスペーサ１７ａの形成も兼ねており、簡単な工程で抵抗体２１とＭＯＳトランジスタを同時に形成することができる。
【００２９】
図４から図６は、本発明の実施例を示す工程断面図である。図４から図６を用いてこの実施例を説明する。
（Ａ）シリコン基板１に、公知技術により素子分離のためのフィールド酸化膜３を膜厚４００〜１０００ｎｍ程度に形成し、ＭＯＳトランジスタが形成される領域（活性領域）にバッファ酸化膜５を膜厚２０〜１００ｎｍ程度形成する。
【００３０】
（Ｂ）抵抗体パターン用のポリシリコン膜を膜厚１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で形成し、イオン注入によりリンを例えば注入エネルギー１０ｋｅＶ、注入量を１×１０14ｃｍ-2で注入する。さらにその上にシリコン窒化膜を膜厚１０〜１００ｎｍ程度、例えば５０ｎｍの膜厚で形成する。フォトリソグラフィー技術及びエッチング技術を用いて、上記ポリシリコン膜及びシリコン窒化膜をパターニングして、フィールド酸化膜３上に所望の抵抗体パターン７及びシリコン窒化膜パターン３３を形成する。
（Ｃ）ふっ酸溶液にてバッファ酸化膜５をエッチング除去し、活性領域のシリコン基板１を露出させる。
【００３１】
（Ｄ）活性領域のシリコン基板１の表面にＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化により形成する。このとき、抵抗体パターン７の側面に熱酸化膜１１が同時に形成される。抵抗体パターン７の上面はシリコン窒化膜パターン３３で覆われているので、抵抗体パターン７の上面には酸化膜は形成されない。熱酸化膜１１及びシリコン窒化膜パターン３３は保護用絶縁膜を構成する。
（Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコン膜１３を膜厚１００〜５００ｎｍ程度、例えば２００ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化するために、不純物としてのリンを例えばイオン注入法により注入エネルギー２０ｋｅＶ、注入量を５×１０15ｃｍ-2の条件で導入する。
【００３２】
（Ｆ）ＭＯＳトランジスタのゲート電極パターン形成のために、フォトリソグラフィー及びエッチング工程を経て、活性領域のゲート酸化膜９上にポリシリコンからなるゲート電極パターン１３ａを形成する。このとき、シリコン窒化膜パターン３３及び熱酸化膜１１の側面にはポリシリコン膜１３から側面残渣膜１３ｂが形成される。
（Ｇ）シリコン窒化膜パターン３３を熱リン酸溶液にて除去する。
（Ｈ）ＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。
（Ｉ）抵抗体パターンの所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００３３】
（Ｊ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃを形成する。これにより、抵抗体パターン７のＣＶＤ酸化膜パターン１７ｃが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７及びＣＶＤ酸化膜パターン１７ｃは抵抗体２１を構成する。
その後、ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタのソース及びドレイン２３を形成する。
【００３４】
（Ｋ）全面にチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
（Ｌ）ＲＴＡ法により約４００℃、３０秒の条件で窒素アニールを施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
（Ｍ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅いので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００３５】
この実施例では、ＭＯＳトランジスタ形成のためのゲート酸化膜９を熱酸化により形成する時、抵抗体パターン７の側面に熱酸化膜１１が形成されるが、抵抗体パターン７の上面にはシリコン窒化膜パターン３３が存在するので酸化膜は形成されない。これにより、酸化により抵抗体パターン７の膜厚が減少することがなく、膜厚減少のバラツキがないので、抵抗体２１の抵抗値のバラツキを低減することができる。
【００３６】
この実施例ではシリコン窒化膜パターン３３を堆積したが、代わりに例えばＬＰＣＶＤによるシリコン酸化膜を用いてもよい。そのとき、上記実施例では図５に示す工程（Ｇ）でシリコン窒化膜パターン３３を除去しているが、抵抗体パターン７上に形成したＣＶＤ酸化膜であれば除去する必要はない。そのような製造工程を図７から図９を用いて第２参考例として説明する。
図７から図９は、第２参考例を示す工程断面図である。
【００３７】
（Ａ）上記第１参考例及び上記実施例の工程（Ａ）と同様にして、シリコン基板１にフィールド酸化膜３及びバッファ酸化膜５を形成する。
（Ｂ）抵抗体パターン用のポリシリコン膜を膜厚１０〜３００ｎｍ程度、例えば５０ｎｍの膜厚で形成し、イオン注入によりリンを例えば注入エネルギー１０ｋｅＶ、注入量を１×１０14ｃｍ-2で注入する。さらにその上に、ＬＰＣＶＤによってＣＶＤ酸化膜を膜厚１０〜５０ｎｍ程度、例えば２０ｎｍの膜厚で形成する。フィールド酸化膜３上に所望の抵抗体パターン７及びＣＶＤ酸化膜パターン３５を形成すべく、フォトリソグラフィー技術により、ＣＶＤ酸化膜上にフォトレジストパターン３７を形成した後、エッチング技術により、フォトレジストパターン３７をマスクにして上記ポリシリコン膜及びＣＶＤ酸化膜をパターニングして、抵抗体パターン７及びＣＶＤ酸化膜パターン３５を形成する。
（Ｃ）フォトレジストパターン３７を残した状態で、ふっ酸溶液にてバッファ酸化膜５をエッチング除去し、活性領域のシリコン基板１を露出させる。
【００３８】
（Ｄ）フォトレジストパターン３７を除去した後、活性領域のシリコン基板１の表面にＭＯＳトランジスタを構成するゲート酸化膜９を熱酸化により形成する。同時に、抵抗体パターン７の側面に熱酸化膜１１が形成され、抵抗体パターン７の上部のポリシリコンが酸化される。ここで抵抗体パターン７の上部に形成されたシリコン酸化膜はＣＶＤ酸化膜パターン３５と一体化して示す。熱酸化膜１１及びＣＶＤ酸化膜パターン３５は保護用絶縁膜を構成する。
（Ｅ）ＭＯＳトランジスタのゲート電極用のポリシリコン膜１３を膜厚１００〜５００ｎｍ程度、例えば２００ｎｍの膜厚で堆積し、ポリシリコン膜１３を低抵抗化するために、不純物としてのリンを例えばイオン注入法により注入エネルギー２０ｋｅＶ、注入量を５×１０15ｃｍ-2の条件で導入する。
【００３９】
（Ｆ）ＭＯＳトランジスタのゲート電極パターン形成のために、フォトリソグラフィー及びエッチング工程を経て、活性領域のゲート酸化膜９上にポリシリコンからなるゲート電極パターン１３ａを形成する。このとき、ＣＶＤ酸化膜パターン３５及び熱酸化膜１１の側面にはポリシリコン膜１３から側面残渣膜１３ｂが形成される。
（Ｇ）ＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。
（Ｈ）抵抗体パターンの所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００４０】
（Ｉ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７及びＣＶＤ酸化膜３５を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及び３５ａを形成する。これにより、抵抗体パターン７のＣＶＤ酸化膜パターン３５ａが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、及びＣＶＤ酸化膜パターン１７ｃ，３５ａは抵抗体２１を構成する。
その後、ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタのソース及びドレイン２３を形成する。
【００４１】
（Ｊ）全面にチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
（Ｋ）ＲＴＡ法により約４００℃、３０秒の条件で窒素アニールを施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
（Ｌ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅いので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００４２】
第２参考例では、ＭＯＳトランジスタ形成のためのゲート酸化膜９を熱酸化により形成する時、抵抗体パターン７の上面にＣＶＤ酸化膜パターン３５を存在させることにより抵抗体パターン７上面の酸化膜形成を低減できるので、膜厚減少のバラツキを減少させ、抵抗体２１の抵抗値のバラツキを低減することができる。
さらに、第２参考例の工程（Ｇ）でのシリコン窒化膜パターン３３除去と同様の、ＣＶＤ酸化膜パターン３５を除去する工程を設ける必要が無いので、工程数を低減することができる。
【００４３】
上記実施例、第１参考例及び第２参考例に示したような抵抗体パターンは、抵抗体パターン上層の絶縁膜に開口部を形成して、その開口部を介してレーザー照射によって抵抗体パターンを切断することにより抵抗値を調整するトリミング処理にも用いられる。その場合、トリミング処理用の開口部を介して水分や水素イオンが浸入し、抵抗体パターンの抵抗値が変化してしまうことがある。
【００４４】
図１０及び図１１は、第３参考例を示す工程断面図である。第３参考例は、抵抗体パターンへの水分や水素イオンの浸入を防止すべく、抵抗体パターン上にシリコン窒化膜パターンを形成し、残存させるものである。第３参考例において、シリコン基板１上にフィールド酸化膜３、バッファ酸化膜５、抵抗体パターン７、シリコン窒化膜パターン３３、ポリシリコン膜１３及びゲート電極パターン１３ａを形成する工程は、図４に示した上記実施例の工程（Ａ）から工程（Ｅ）及び図５に示した上記実施例の工程（Ｆ）と同じなので、その説明は省略する。その続きの工程を図１０及び図１１を用いて説明する。
【００４５】
（Ｇ）上記実施例の工程（Ａ）から工程（Ｆ）と同様にして、シリコン基板１上に、フィールド酸化膜３、抵抗体パターン７、ゲート酸化膜９、熱酸化膜１１、ゲート電極パターン１３ａ、側面残渣膜１３ｂ及びシリコン窒化膜パターン３３を形成した後、シリコン基板１上全面にＬＰＣＶＤにてＣＶＤ酸化膜１７を堆積する。
（Ｈ）抵抗体パターンの所望の抵抗値が得られるように、抵抗体パターン７上の領域のＣＶＤ酸化膜１７上にフォトレジストパターン１９を形成する。
【００４６】
（Ｉ）フォトレジストパターン１９をマスクにしてＣＶＤ酸化膜１７及びシリコン窒化膜パターン３３を異方性エッチングして、抵抗体パターン７上にＣＶＤ酸化膜パターン１７ｃ及びシリコン窒化膜パターン３３ａを形成する。これにより、抵抗体パターン７のシリコン窒化膜パターン３３ａが存在しない領域の表面が露出する。同時に、ゲート電極パターン１３ａ上面が露出され、ゲート電極パターン１３ａの側面にＣＶＤ酸化膜１７からなるサイドウォールスペーサ１７ａが形成され、側面残渣膜１３ｂの抵抗体パターン７側の側面にシリコン窒化膜パターン３３が残存して側面残渣膜３３ｂが形成され、側面残渣膜１３ｂの抵抗体パターン７側とは反対側の側面にＣＶＤ酸化膜１７が残存して側面残渣膜１７ｂが形成される。さらに、ＭＯＳトランジスタのソース及びドレインが形成されるシリコン基板１上のゲート酸化膜９も同時に除去され、その領域のシリコン基板１の表面が露出する。
抵抗体パターン７、ＣＶＤ酸化膜パターン１７ｃ及びシリコン窒化膜パターン３３ａは抵抗体２１を構成する。
その後、ＭＯＳトランジスタのソース及びドレインを形成するためのシリコン基板１に対する不純物注入をイオン注入法によって行ない、活性化のための熱処理を経て、ＭＯＳトランジスタのソース及びドレイン２３を形成する。
【００４７】
（Ｊ）全面にチタン２５を３〜２０ｎｍ程度の膜厚でスパッタ法にて堆積する。
（Ｋ）ＲＴＡ法により約４００℃、３０秒の条件で窒素アニールを施すことにより、シリコンとチタンが結合してチタンシリサイド層２７を形成する。すなわち、露出した抵抗体パターン７上面、ソース及びドレイン２３の表面、及びゲート電極パターン１３ａ上面にチタンシリサイド層２７が形成される。窒素アニール終了後、硫酸と過酸化水素水の混合液によりシリサイド化されていないチタンを除去する。
（Ｌ）層間絶縁膜２９を堆積した後、抵抗体パターン７上のチタンシリサイド層２７上ならびにソース及びドレイン２３上の層間絶縁膜２９にコンタクトホール３１を形成する。チタンシリサイド層２７のエッチングレートは層間絶縁膜２９に比べて遅いので、コンタクトホール３１がチタンシリサイド層２７を貫通するのを防止することができ、抵抗体２１のコンタクト抵抗の安定を図ることができる。
【００４８】
第３参考例は、抵抗体パターン７上にシリコン窒化膜パターン３３ａを残存させているので、後工程で、層間絶縁膜２９にトリミング用の開口部が形成されても、抵抗体パターンへの水分や水素イオンの浸入を防止でき、抵抗パターン７の抵抗値変化を防止することができる。
さらに、ＭＯＳトランジスタ形成のためのゲート酸化膜９を熱酸化により形成する時、抵抗体パターン７の側面に熱酸化膜１１が形成されるが、抵抗体パターン７の上面にはシリコン窒化膜パターン３３が存在するため酸化膜は形成されないので、抵抗体パターン７の膜厚が減少することがなく、膜厚減少のバラツキがないので、抵抗体２１の抵抗値のバラツキを低減することができる。
【００４９】
上記実施例及び上記第１から第３参考例では、抵抗体パターン７用のポリシリコン膜及びゲート電極パターン１３ａ用のポリシリコン膜１３に不純物を導入する方法としてイオン注入を用いているが、本発明及び参考例はこれに限定されるものではなく、固相拡散法や、不純物をドープしながらＬＰＣＶＤでポリシリコンを堆積する方法など、他の方法を用いてもよい。
また、ゲート電極パターン１３ａ用のポリシリコン膜１３にイオン注入によって不純物を導入する場合、イオン注入する工程の順番には特に制約はなく、ポリシリコン膜１３をエッチングしてゲート電極パターン１３ａを形成した後にゲート電極パターン１３ａにイオン注入を行なってもよい。
【００５０】
上記実施例及び上記第１から第３参考例では、サイドウォールスペーサ１７ａをソース及びドレイン２３上のチタンシリサイド層２７とゲート電極パターン１３ａ上のチタンシリサイド層２７が短絡するのを防ぐための絶縁物として使用しているが、本発明及び参考例はこれに限定されるものではなく、ＭＯＳトランジスタのＬＤＤ（Lightly Doped Drain）構造形成のためのスペーサとして用いてもよい。
上記実施例及び上記第１から第３参考例では高融点金属としてチタン２５を用いているが、本発明及び参考例はこれに限定されるものではなく、ニッケル、タングステン、コバルト、モリブデンなど、他の高融点金属を使用してもよい。
【００５１】
【発明の効果】
請求項１の製造方法では、抵抗体パターン形成工程（Ｂ）で第１のポリシリコン膜からなる抵抗体パターン及び抵抗体パターンを覆う保護用絶縁膜をフィールド絶縁膜上に形成した後、ゲート電極形成工程（Ｃ）において第１のポリシリコン膜より厚い膜厚の第２のポリシリコン膜からなるゲート電極パターンを形成するようにしたので、抵抗体パターン用のポリシリコン膜がゲート電極パターン側面に残存するのを防止し、ＭＯＳトランジスタのトランジスタ特性を維持することができる。
さらに、サリサイド工程（Ｆ）で抵抗体パターン上面の両端側に高融点金属シリサイド層を形成し、コンタクトホール形成工程（Ｇ）で融点金属シリサイド層上を含む必要な位置にコンタクトホールを形成するようにしたので、コンタクトホール形成時に抵抗体パターンがエッチングされるのを防止でき、抵抗体のコンタクト抵抗の安定性を維持することができる。
さらに、エッチング工程（Ｄ）で、抵抗体を構成するＣＶＤ酸化膜パターンを抵抗体パターン上に形成するのと同時に、ゲート電極パターン側面にサイドウォールスペーサとなるＣＶＤ酸化膜の残渣膜を形成するようにしたので、複雑な工程を経ずに、ＭＯＳトランジスタ形成工程に適用可能である。
【００５２】
参考例として、請求項１に記載の製造方法の抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターンを形成した後、熱酸化処理を施して、抵抗体パターン上面及び側面に熱酸化膜からなる保護用絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成するようにすれば、半導体装置の製造工程数を低減することができる。
【００５３】
請求項１の製造方法では、抵抗体パターン形成工程（Ｂ）において、フィールド酸化膜上に抵抗体パターン及び抵抗体パターン上層にＣＶＤ絶縁膜パターンを形成した後、熱酸化処理を施して、抵抗体パターン側面に熱酸化膜からなる保護用絶縁膜を形成してＣＶＤ絶縁膜パターン及び熱酸化膜からなる保護絶縁膜を形成するとともに、活性領域表面にゲート酸化膜を形成するようにしたので、保護用絶縁膜とゲート酸化膜を同時に形成することにより半導体装置の製造工程数を低減することができ、さらに、熱酸化処理時に抵抗体パターンの上面が酸化されるのを抑制でき、抵抗体の抵抗値の制御性を向上させることができる。
【００５４】
他の参考例として、上記ＣＶＤ絶縁膜パターンの材料としてシリコン酸化膜を用いるようにすれば、保護用絶縁膜とゲート酸化膜を同時に形成することにより半導体装置の製造工程数を低減することができ、さらに、熱酸化処理時に抵抗体パターンの上面が酸化されるのを抑制でき、抵抗体の抵抗値の制御性を向上させることができる。
【００５５】
請求項１の製造方法では、上記ＣＶＤ絶縁膜パターンの材料としてシリコン窒化膜を用いるようにしたので、抵抗体パターンの上面が酸化されるのを完全に防止でき、抵抗値の制御性が増す。
さらに他の参考例として、ＣＶＤ絶縁膜パターンとしてのシリコン窒化膜を残存させるようにすれば、抵抗体上層の絶縁膜に、レーザー照射によって抵抗体パターンを切断するトリミング処理用の開口部が形成されても、抵抗体パターン上層にシリコン窒化膜が存在しているので、抵抗体パターンへの水分や水素イオンの浸入を防止でき、抵抗体パターンの抵抗値変化を防止することができる。
【００５６】
請求項１の製造方法では、上記エッチング工程（Ｄ）で、保護用絶縁膜として抵抗体パターン上層に形成されたシリコン窒化膜を選択的に除去した後、半導体基板上全面にＣＶＤ酸化膜を形成し、フォトリソグラフィー技術及びエッチング技術を用いてＣＶＤ酸化膜をパターニングして抵抗体パターン上に所定の長さのＣＶＤ酸化膜パターンを形成するようにしたので、抵抗体パターン上にシリコン窒化膜が存在せず、シリコン窒化膜による抵抗体パターンへの機械的ストレスをなくすことができるので、抵抗体パターンの抵抗値の変化を抑制することができる。
【図面の簡単な説明】
【図１】 第１参考例の前半を示す工程断面図である。
【図２】 第１参考例の中盤を示し、図１の続きを示す工程断面図である。
【図３】 第１参考例の後半を示し、図２の続きを示す工程断面図である。
【図４】 実施例の前半を示す工程断面図である。
【図５】 同実施例の中盤を示し、図４の続きを示す工程断面図である。
【図６】 同実施例の後半を示し、図５の続きを示す工程断面図である。
【図７】 第２参考例の前半を示す工程断面図である。
【図８】 第２参考例の中盤を示し、図７の続きを示す工程断面図である。
【図９】 第２参考例の後半を示し、図８の続きを示す工程断面図である。
【図１０】 第３参考例の中盤を示し、図５（Ｆ）の続きを示す工程断面図である。
【図１１】 第３参考例の後半を示し、図１０の続きを示す工程断面図である。
【図１２】 従来の製造方法によって形成した膜厚が薄いポリシリコン膜を使用した薄膜抵抗体と、その抵抗体と金属配線とを接続するコンタクトホールを断面で示す模式図である。
【図１３】 従来の製造方法における不具合を示す断面図である。
【図１４】 従来技術１によって形成した抵抗体を示す断面図である。
【図１５】 従来技術２によって形成した抵抗体を示す断面図である。
【符号の説明】
１ シリコン基板
３ フィールド酸化膜
５ バッファ酸化膜
７ 抵抗体パターン
９ ゲート酸化膜
１１ 熱酸化膜
１１ａ 熱酸化膜パターン
１３ ポリシリコン膜
１３ａ ゲート電極パターン
１３ｂ 側面残渣膜
１５，１９，３７ フォトレジストパターン
１７ ＣＶＤ酸化膜
１７ａ サイドウォールスペーサ
１７ｂ 側面残渣膜
１７ｃ ＣＶＤ酸化膜パターン
２１ 抵抗体
２３ ソース及びドレイン
２５ チタン
２７ チタンシリサイド層
２９ 層間絶縁膜
３１ コンタクトホール
３３ シリコン窒化膜パターン
３５，３５ａ ＣＶＤ酸化膜パターン
Claims (1)
- 以下の工程（Ａ）から（Ｇ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板表面に素子分離のためのフィールド絶縁膜を形成し、フィールド絶縁膜に囲まれた活性領域を形成する素子分離工程、
（Ｂ）第１のポリシリコン膜からなる抵抗体パターン、及びその抵抗体パターンを覆う保護用絶縁膜を前記フィールド絶縁膜上に形成する抵抗体パターン形成工程、
（Ｃ）前記活性領域上にゲート酸化膜を介して前記第１のポリシリコン膜より厚い膜厚の第２のポリシリコン膜からなるゲート電極パターンを形成するゲート電極形成工程、
（Ｄ）半導体基板上全面にＣＶＤ酸化膜を形成した後、フォトリソグラフィー技術及びエッチング技術を用いて前記抵抗体パターン上の層をパターニングして前記抵抗体パターン上に所定の長さのＣＶＤ酸化膜パターンを含むパターンを形成し、前記抵抗体パターンの両端側上面を露出させるとともに、前記ゲート電極パターン上面を露出させ、前記ゲート電極パターン側面に前記ＣＶＤ酸化膜の残渣膜を形成し、前記活性領域表面を露出させるエッチング工程、
（Ｅ）前記活性領域の露出した表面を介して前記半導体基板にソース及びドレイン用のイオン注入を施すイオン注入工程、
（Ｆ）半導体基板上全面に高融点金属を堆積した後、加熱処理を施して、前記抵抗体パターンの露出した両端側上面、前記ゲート電極パターン上面、及び前記活性領域の露出した表面に高融点金属シリサイド層を形成するサリサイド工程、
（Ｇ）半導体基板上全面に層間絶縁膜を形成した後、前記抵抗体パターンの両端側上面に形成された前記高融点金属シリサイド層上を含む必要な位置に前記層間絶縁膜に開口部を形成するコンタクトホール形成工程を含み、
前記抵抗体パターン形成工程（Ｂ）は、前記フィールド酸化膜上に前記抵抗体パターン及び抵抗体パターン上層にシリコン窒化膜からなるＣＶＤ絶縁膜パターンを形成した後、熱酸化処理を施して、前記抵抗体パターン側面に熱酸化膜からなる前記保護用絶縁膜を形成して前記ＣＶＤ絶縁膜パターン及び前記熱酸化膜からなる前記保護絶縁膜を形成するとともに、前記活性領域表面にゲート酸化膜を形成する工程を含み、
前記エッチング工程（Ｄ）は、前記保護用絶縁膜として前記抵抗体パターン上層に形成された前記ＣＶＤ絶縁膜パターンを選択的に除去した後、半導体基板上全面にＣＶＤ酸化膜を形成し、フォトリソグラフィー技術及びエッチング技術を用いて前記ＣＶＤ酸化膜をパターニングして前記抵抗体パターン上に所定の長さの前記ＣＶＤ酸化膜パターンを形成する工程を含む。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000374573A JP3794915B2 (ja) | 2000-12-08 | 2000-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000374573A JP3794915B2 (ja) | 2000-12-08 | 2000-12-08 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002176109A JP2002176109A (ja) | 2002-06-21 |
| JP3794915B2 true JP3794915B2 (ja) | 2006-07-12 |
Family
ID=18843736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000374573A Expired - Fee Related JP3794915B2 (ja) | 2000-12-08 | 2000-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3794915B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199259A (ja) * | 2009-02-25 | 2010-09-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4786126B2 (ja) * | 2003-06-04 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4546054B2 (ja) * | 2003-08-29 | 2010-09-15 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP5354160B2 (ja) * | 2008-10-16 | 2013-11-27 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP5524662B2 (ja) * | 2010-03-17 | 2014-06-18 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5850671B2 (ja) | 2011-08-15 | 2016-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2000
- 2000-12-08 JP JP2000374573A patent/JP3794915B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199259A (ja) * | 2009-02-25 | 2010-09-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002176109A (ja) | 2002-06-21 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A871 | Explanation of circumstances concerning accelerated examination |
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| A975 | Report on accelerated examination |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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