KR0177534B1 - 반도체 장치 제조방법 - Google Patents
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Abstract
P형 반도체 기판(11)상에 필드 산화막(12), n+형 확산층(13), 층간 절연막(14)을 형성하고, 거기에 컨택트 홀을 형성한다. 티타늄 막을 퇴적하고 비소를 이온주입한다.
열처리를 시행하여 주입인 확산층(16)의 불순물을 활성화시키는 동시에 티타늄과 실리콘을 반응시켜 컨택트 영역에 티타늄 실리사이드막(17)을 형성한다. 티타늄 막(15)에서 생성된 질화실리콘 막(15a)을 제거하지 않고, 금속막을 금속 배선(18)내로 형성한다.
Description
제1a도 내지 1d도는 반도체 장치를 제조하기 위한 제1종래기술을 나타내는 공정 순서 단면도.
제2a도 내지 2d도는 반도체 장치를 제조하기 위한 제3종래기술을 나타내는 공정 순서 단면도.
제3a도 내지 3d도는 본 발명에 따라 반도체 장치를 제조하기 위한 공정 순도 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : P형 반도체 기판 22 : 필드 산화물막
23 : n+형 확산층 24 : 층간 절연막
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히, 반도체 기판상의 확산층과 금속 배선 사이의 컨택트부 및 상기 컨택부를 통해 연장되는 금속배선의 형성 방법에 관한 것이다.
근래의 반도체 장치에 있어서 회로 소자의 고집적화와 미세화에 따라 회로 소자와 배선을 전기 접속하기 위해 컨택트부도 미세 패턴으로 형성되고 있다. 이러한 경향에 따라 반도체 기판에 형성된 확산층의 컨택트 영역과 컨택트-홀(contact hole)사이에서 제조상 위치 어긋남의 허용량도 매우 엄격하게 된다.
확산층의 컨택트 영역과 컨택트 홀 사이에서 제조상의 위치 어긋남이 발생할 경우, 상층 배선과 반도체 기판이 단락되어, 디바이스로서 정상 동작이 불가능하게 된다.
이런 문제를 해결하기 위해, 종래기술에서는 컨택트 홀을 형성한 후, 상기 컨택트 홀을 통해 컨택트 대상인 확산층과 동일 도전형의 불순물을 이온 주입하여 배선과 반도체 기판 사이에서 단락을 방지하고 있다.
제1a도 내지 1d도는 그의 일예(이하, 그 예를 제1의 종래예라 한다)를 설명하기 위한 공정 순서 단면도이며, 여기에서는 특히 확산층의 컨택트 영역과 컨택트-홀 사이에서 제조상의 위치 어긋남이 발생한 경우의 예가 도시되어 있다.
제1a도에 도시된 바와 같이, P형 반도체 기판(21)상에 선택적으로 필드 산화막(22)을 형성하고, 필드 산화막으로 덮혀지지 않은 활성 영역내에 n+형 확산층(23)을 형성한 후, 전체를 층간 절연막(24)으로 커버하고, 이층간 절연막에 컨택트-홀을 형성하여 기판 표면을 노출시킨다.
그 다음에, 제1b도에 도시된 바와 같이, 반도체 기판 전면에 산화막(29)을 10∼30nm 의 막 두께로 성장시킨 후, 컨택트 영역에, 예를 들면, 에너지 : 50 KeV, 도우즈(dosage): 1×1015cm-2의 조건하에서 인(P)을 이온주입한다. 그후, 800℃에서 10분 정도의 열처리에 의해 이온 주입된 인을 활성화시켜 인확산층(26)을 형성한다.
반도체 기판 전면에 형성된 산화막(29)는, 주입 이온의 채널링 방지, 이온 주입시 실리콘 표면의 금속 불순물에 의한 오염 방지, 기판의 열처리시 인의 외부 확산 방지 등을 위해 제공된다.
열처리후, 제1c도에 도시된 바와 같이, 산화막(29)을 에칭 제거하여 컨택트-홀내의 기판 표면을 노출시킨다.
또한 제1d도에 도시된 바와 같이 배리어 금속층(25) 및 금속 배선(28)을 형성하여 반도체 장치를 완성시킨다. 배리어(barrier) 금속층(25)으로서는, 티타늄(Ti)막, 질화티타늄(TiN)막 또는 그 결합 등이 사용되고 있다.
상기 제1의 종래예의 변경으로서, 특히 컨택트-홀내의 실리사이드화에 관련된 것으로서, 특개평 3-29321 호 공보, 특개펑 2-114634 호 공보, 특개소 60-138962 호 공보 등이 있다.
특개펑 3-29321 호 공보에서는, 컨택트 영역에 이온주입한 후 실리사이드 형성 재료를 기판 표면에 퇴적하고, 열처리를 시행하는 것에 의해 컨택트-홀내의 실리사이드화를 형성하며, 그후 금속 배선을 형성하는 기술(이하, 이것을 제2의 종래예라 한다)이 예시되어 있다.
제2a도 내지 2d도는 특개평 2-114634 호 공보 또는 특개소 60-138962 호 공보에 기재된 개량예(이하, 이것을 제3의 종래예라 한다)를 설명하기 위한 공정 순서 단면도이다.
여기에서도 확산층의 컨택트 영역과 컨택트-홀과의 사이에서 제조상의 위치 어긋남이 발생한 경우의 예가 되시되어 있다.
제2a도에 도시된 바와같이, P형 반도체 기판(31) 상에 선택적으로 필드 산화막(32)을 형성하고, 필드 산화막으로 덮혀지지 않은 활성 영역내에 N+형 확산층(33)을 형성한 후, 전체를 층간 절연막(34)으로 커버하고, 이층간 절연막에 컨택트-홀을 형성하여 기판 표면의 일부를 노출시킨다.
그 다음, 제2b도에 도시된 바와 같이, 반도체 기판 전면에 몰리브덴(Mo) 등의 고융점 금속을 퇴적하여 막 두께 50nm정도의 고융점 금속막(35)을 형성한다. 계속하여, 비소(As)등의 n 형 불순물을, 에너지 : 70keV, 도우즈 : 4×1015cm-2조건하에서 이온주입하여 비소확산층(36)을 형성한다.
그후, 제2c도에 도시된 바와 같이, 550℃에서 30분 정도의 열처리에 의해 컨택트-홀의 실리콘 기판 표면의 몰리브덴을 실리사이드화하여 실리사이드막(37)을 형성하며, 연속하여, 실리사이드화되지 않은 고융점 금속을 에칭 제거한다.
제2d도에 도시된 바와 같이, 금속 배선(38)은 전체 표면상에 형성되어 반도체 장치를 완성시킨다.
상술한 각 종래 기술중, 제1의 종래예에서는, 산화막을 통해 이온 주입을 행하하기 때문에, 이온 주입시 인과 동시에 산화막 중의 산소도 기판내에 주입되어, 컨택트 저항의 증가 및, n+형 확산층과 금속 배선 사이의 컨택트 신뢰성의 저하를 초래한다. 또한, 제1의 종래예에서는 이온 주입을 위해 산화막의 형성과 그의 제거가 필요하며, 더우기, 별도의 배리어 금속층의 형성이 필요로 되기 때문에 공정이 복잡한 공정수가 많아지는 단점이 있다.
이것에 대하여, 제2의 종래예에서는, 산화막을 형성하지 않고 컨택트 영역에 이온 주입을 행하기 때문에, 공정수를 단축할 수 있다. 그러나, 이 방법에서는 노출된 실리콘 기판 표면에 이온 주입을 행하고 있기 때문에, 이온 주입시 이온 주입 장치로부터 방출된 Fe 등의 금속 불순물의 인입을 방지할 수 없다. 이 금속 불순물은 실리콘 기판내의 결함을 발생하여 리크의 증대를 초래하는등 제품의 특성 열화를 초래한다. 또한, 제2의 종래예의 방법에서는, 이온주입시 채널링이 발생하고, 결과적으로 컨택트 저항도 크게 된다.
또한, 제2a 내지 2d도에 도시한 제3의 종래예에서도, 고융점 금속막을 통해 컨택트 영역에 불순물을 이온주입하기 때문에 산화막의 형성 및 제거 공정은 불필요하다. 그러나, 이 프로세스에서는 열처리후 고융점 금속의 미반응 부분을 제거할때 컨택트-홀내의 실리사이드 표면에 대기중에 노출되어 얇은 절연막이 형성된다. 그 때문에 컨택트 저항 변화가 발생하고, 신뢰성 저하를 초래한다.
이런 단점을 개선하기 위해서는, 그 절연막을 에칭 제거하는 것이 필요하지만 그 경우에는 에칭 공정이 추가되는 것 외에, 이 에칭 공정 중에 컨택트-홀내의 실리사이드 막 두께도 얇게 되어야 하는 단점이 발생한다.
본 발명은 종래 기술의 단점을 해결하기 위한 것으로, 그 목적은 보다 적은 공정수에 의해 저항 값의 변화가 감소되고 신뢰성이 높은 컨택트를 갖는 반도체 장치를 형성하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 의하면,
(1) 실리콘 기판의 한 표면상에 절연막을 형성하는 공정과,
(2) 상기 절연막의 소정 위치에 개구부를 형성하여 상기 개구부를 통해 상기 실리콘 기판의 일부 표면을 노출시키는 공정과,
(3) 상기 개구부를 포함한 전면에 고융점 금속을 퇴적하여 소정 막 두께의 고융점 금속막을 형성하는 공정과,
(4) 상기 고융점 금속막을 통해 상기 개구부의 실리콘 기판 표면에 선택적으로 불순물 이온을 주입하는 공정과,
(5) 실리콘 기판의 열처리를 시행하는 것에 의해 주입 불순물을 활성화시키는 동시에 상기 개구부의 실리콘 기판 표면에 선택적으로 고융점 금속 실리사이드를 형성하는 공정과,
(6) 실리사이드화되지 않은 고융점 금속과 상기 제5의 공정에서 발생된 실리사이드 상에, 금속막을 성장시키는 공정을 포함하는 것으로 특징으로 하는 반도체 장치의 제조방법이 제공된다.
다음에, 본 발명의 실시예를 도면을 참조하여 설명한다.
제3a도 내지 3d도는 본 발명의 한 실시예를 공정순으로 도시하는 단면도이며, 종래기술에서 도시한 경우와 동일하게 확산층의 콘택트 영역과 콘택트-홀 사이에서 위치 어긋남이 발생한 경우의 예가 도시된다.
제3a도에 도시된 바와 같이, 단결정 실리콘으로 이루어진 특정 저항 범위 5∼15Ω · cm 의 P형 반도체 기판(11)표면을 LOCOS 법에 의해 선택적으로 산화하여 막 두께 500nm 의 필드 산화막(12)을 형성하고, 필드 산화막(12)에 의해 에워싸인 활성 영역내에 약 1×1015cm-2정도의 비소 이온을 주입하여 n+형 확산층(13)을 형성한다. 연속하여 CVD(Chemical Vapor Deposition) 법에 의해 실리콘 산화막을 1.0㎛ 의 막 두께로 퇴적하여 층간 절연막(14)을 형성하고, n+형 확산층(13)상의 층간 절연막(14)을 선택적으로에칭하여 콘택트 직경이 0.35㎛인 콘택트-홀을 형성한다.
그 다음 제3b도에 도시된 바와 같이, 스퍼터링법에 의해 티타늄(Ti)을 반도체 기판 전면에 퇴적하여 티타늄 막(15)을 형성한다. 이 티타늄은 최후적으로는 배리어 금속층으로서 역활을 하게 된다. 이때, 티타늄 막 두께는 10nm 이상으로 설명된다. 막 두께를 10nm 이상으로 하는 것은, 미세화된 반도체 장치에서는 컨택트-홀의 종횡비는 2 이상으로 되기 때문에 (본 실시예에서는, 1.0/0.35=2.9) Ti 의 막 두께를 10nm 미만으로 하면, 컨택트-홀 내의 Ti 막 두께는 5nm 이하로 되어 배리어 금속층으로서 역할을 하지 못하게 된다. 또한, 후술의 이유에 의해 티타늄 막 두께는 100nm 이하로 되는 것이 바람직하다.
티타늄 막(15)을 퇴적한 후, 상기 티타늄막(15)을 통해 인을 예를 들면, 에너지 : 50keV, 도우즈 : 1×1015cm-2조건하 에서 이온 주입하여, 인 확산층(16)을 형성한다. 이 방법의 장점으로서는 인 이온 주입시 실리콘(Si)과 티타늄(Ti)이 서로 혼합되어 티타늄의 실리사이드화 반응에 있어서 TiSi2의 결정 구조(49 내지 54)로부터 위상전이온도가 약 20-30℃ 이기때문에, 티타늄 실리사이드 반응의 안정성이 증대할 수 있다.
더우기, 이온 주입된 인을 활성화하기 위해 RTA(Rapid thermal anneal) 법에 의해, 질소 포함 대기중에서 750℃, 30초의 열처리를 실행한다. 그리고 그때 기판이 열처리될 때, 티타늄과 실리콘의 상호 반응이 일어나고, 제1c도에 도시된 바와 같이, 컨택트 영역에서 티타늄 실리사이드막(17)을 형성된다. 또한, 실리사이드화 되지 않은 티타늄 전부 또는 일부는 질화물 티타늄(TiN)으로 질화된다. 즉, 티타늄 막(15)는 질화 티타늄 막(15a)으로 변화된다.
이 열처리 온도는, 650℃ 이상, 850℃ 미만으로 설정된다. 650℃ 미만으로는 이온주입된 인이 충분히 활성화되지 않기 때문에, 컨택트 주입의 목적이 달성되지 않는다. 850℃ 이상에서는 컨택트 영역에 형성된 티타늄 실리사이드 막(17)이 뭉쳐지게 되어, 컨택트 저항의 분산이 일어난다. 이 컨택트 저항의 분산은 컨택트 홀의 직경이 1.5㎛ 이상인 경우에 특히 더 크게 된다.
제3d도에 도시된 바와 같이, 생성된 질화 티타늄 막(15a) (이 막에는 티타늄 금속이 포함된다)을 남게한대로, 전면에 알루미늄 등으로 이루어진 금속막을 퇴적하여 포토리소그래픽 기술에 의해 적층 구조의 금속 배선(18)을 형성한다.
예를 들면, 알루미늄(Al)/질화티타늄(TiN) 적층 구조의 금속 배선은 알루미늄 단층의 배선 보다 확실히 큰 일렉트론미그레이션(electronmigration)에 대해 더 긴 수명을 갖는다.
그러나, 알루미늄(Al)의 특정 저항은 약 3Ω/cm 이며 질화티타늄(TiN)의 특정 저항은 약 100Ω/cm 이다. 그러므로, 질화티타늄은 일렉스톤 미그레이션에 대해 효과가 있지만, 금속배선의 저저항화에 대해서는 효과가 없다. 질화티타늄의 막두께를 두껍게 하면, 저항은 낮아진다. 그러나 질화티타늄의 막 두께를 100nm 이상으로 하면 배선간의 용량이 크게 되고, CR 시정수가 증대하여 회로 동작의 스피드가 저하한다. 또한, 질화티타늄의 막 두께가 두꺼우면 금속 배선 전체의 막 두께도 두껍게 되어, 금속 배선 사이에 절연막을 끼워 넣은 것이 불가능하다. 이러한 이유 때문에 티타늄 막의 두께는 100nm 또는 그 이하인 것이 바람직하다.
이상 설명한 바와 같이, 본 발명에 의한 반도체 장치 제조 방법은, 컨택트 홀 형성후 기판 표면에 고융점 금속을 퇴적하여 상기 고융점 금속을 통해 이온 주입을 행하고 그후 기판을 열처리하여 주입된 이온의 활성화와, 고융점 금속을 실리사이드화를 동시에 행한다. 그러므로, 저저항이고 안정가능한 컨택트가 종래의 공정수 보다 적은 공정수로 형성될 수 있다.
상기 고융점 금속이 금속 배선의 일부로서 남아 있기 때문에, 반도체 장치 제조 단계를 증가하는것 없이 일렉트론 미그레이션에 대해 높은 저항을 갖은 적층 금속 배선을 형성할 수 있다.
형성된 실리사이드막은 대기로의 노출이 방지되기 때문에 그 표면은 산화되지 않으며 컨택트 저항의 증가도 방지된다.
Claims (3)
- (1) 실리콘 기판이 한표면상에 절연막을 형성하는 공정과; (2) 상기 절연막의 소정 위치에 개구부를 형성하여 상기 개구부를 통해 상기 실리콘 기판의 일부 표면을 노출시키는 공정과; (3) 상기 개구부를 포함한 전면에 고융점 금속을 퇴적하여 소정 막 두께의 고융점 금속막을 형성하는 공정과; (4) 상기 고융점 금속막을 통해 상기 개구부의 실리콘 표면에 선택적으로 불순물 이온을 주입하는 공정과; (5) 실리콘 기판의 열 처리를 실시하는 것에 의해 주입 불순물을 활성화시키는 동시에 상기 개구부의 실리콘 기판 표면에 선택적으로 고융점 금속 실리사이드를 형성하는 공정과; (6) 실리사이드화 되지 않은 고융점 금속과 상기(5) 공정에서 발생된 실리사이드 상에, 금속막을 성장시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제(3)의 공정에서 퇴적되어 있는 고융점 금속은 티타늄(Ti)을 포함하고, 상기 티타늄 막 두께가 10∼100nm 인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제(5)의 공정에서 열처리는 질소 포함 대기중에서 행해지며 상기 열처리 온도 범위는 650℃ 이상 850℃ 미만인 것을 특징으로 하는 반도체 장치의 제조방법.
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