JPH1167691A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1167691A JPH1167691A JP9241783A JP24178397A JPH1167691A JP H1167691 A JPH1167691 A JP H1167691A JP 9241783 A JP9241783 A JP 9241783A JP 24178397 A JP24178397 A JP 24178397A JP H1167691 A JPH1167691 A JP H1167691A
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Abstract
(57)【要約】
【課題】 半導体領域の表面に自己整合的に形成する半
導体と金属との化合物膜の細線効果を抑制する。 【解決手段】 相対的に低温の第１の熱処理で相対的に
高抵抗のＴｉＳｉ2 膜４２を形成し、ＳｉＯ2 膜４３、
ＳｉＯ2 系膜４４及びＳｉＯ2 膜４５を形成した後の相
対的に高温の第２の熱処理でＴｉＳｉ2 膜４２を相対的
に低抵抗のＴｉＳｉ2 膜４８にする。このため、ＴｉＳ
ｉ2 膜４２を低抵抗化するための熱処理と他の熱処理と
を兼用させることができ、低抵抗化されたＴｉＳｉ2 膜
４８に加えられる熱処理の回数が少なくて、細線効果を
抑制することができる。
導体と金属との化合物膜の細線効果を抑制する。 【解決手段】 相対的に低温の第１の熱処理で相対的に
高抵抗のＴｉＳｉ2 膜４２を形成し、ＳｉＯ2 膜４３、
ＳｉＯ2 系膜４４及びＳｉＯ2 膜４５を形成した後の相
対的に高温の第２の熱処理でＴｉＳｉ2 膜４２を相対的
に低抵抗のＴｉＳｉ2 膜４８にする。このため、ＴｉＳ
ｉ2 膜４２を低抵抗化するための熱処理と他の熱処理と
を兼用させることができ、低抵抗化されたＴｉＳｉ2 膜
４８に加えられる熱処理の回数が少なくて、細線効果を
抑制することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体と金属
との化合物膜を半導体領域の表面に自己整合的に形成す
る半導体装置の製造方法に関するものである。
との化合物膜を半導体領域の表面に自己整合的に形成す
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体装置を微
細化、高速化するためには、半導体基板に形成されてい
る不純物領域や半導体で形成されている配線の低抵抗化
が必要であり、そのために、半導体と金属との化合物膜
を半導体領域の表面に自己整合的に形成する構造が考え
られている。
細化、高速化するためには、半導体基板に形成されてい
る不純物領域や半導体で形成されている配線の低抵抗化
が必要であり、そのために、半導体と金属との化合物膜
を半導体領域の表面に自己整合的に形成する構造が考え
られている。
【０００３】図５は、この様な化合物膜を有するＭＯＳ
トランジスタの製造方法の第１従来例を示している。こ
の第１従来例では、Ｓｉ基板１１の表面にＳｉＯ2 膜１
２を選択的に形成して素子分離領域を決定し、Ｓｉ基板
１１中にウェル１３を形成し、更に、ＳｉＯ2 膜１２に
囲まれている素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１４を形成する。
トランジスタの製造方法の第１従来例を示している。こ
の第１従来例では、Ｓｉ基板１１の表面にＳｉＯ2 膜１
２を選択的に形成して素子分離領域を決定し、Ｓｉ基板
１１中にウェル１３を形成し、更に、ＳｉＯ2 膜１２に
囲まれている素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１４を形成する。
【０００４】その後、多結晶Ｓｉ膜１５等でゲート電極
を形成し、ＬＤＤ構造のソース・ドレイン領域を構成す
る低濃度の不純物領域１６を形成し、更に、ＳｉＮ膜１
７から成る側壁スペーサを多結晶Ｓｉ膜１５に形成す
る。そして、ＬＤＤ構造のソース・ドレイン領域を構成
する高濃度の不純物領域１８を形成し、Ｓｉ基板１１上
の全面にＴｉ膜（図示せず）を堆積させる。
を形成し、ＬＤＤ構造のソース・ドレイン領域を構成す
る低濃度の不純物領域１６を形成し、更に、ＳｉＮ膜１
７から成る側壁スペーサを多結晶Ｓｉ膜１５に形成す
る。そして、ＬＤＤ構造のソース・ドレイン領域を構成
する高濃度の不純物領域１８を形成し、Ｓｉ基板１１上
の全面にＴｉ膜（図示せず）を堆積させる。
【０００５】その後、比較的低温の第１段階の熱処理で
Ｓｉ基板１１及び多結晶Ｓｉ膜１５とＴｉ膜との界面で
シリサイド化反応を生じさせて、比較的高抵抗のＣ４９
相のＴｉＳｉ2 膜（図示せず）を形成してから、ＳｉＯ
2 膜１２上やＳｉＮ膜１７上に未反応のまま残っている
Ｔｉ膜等を除去する。そして、比較的高温の第２段階の
熱処理で、Ｃ４９相のＴｉＳｉ2 膜を比較的低抵抗のＣ
５４相のＴｉＳｉ2 膜２１に相転移させる。
Ｓｉ基板１１及び多結晶Ｓｉ膜１５とＴｉ膜との界面で
シリサイド化反応を生じさせて、比較的高抵抗のＣ４９
相のＴｉＳｉ2 膜（図示せず）を形成してから、ＳｉＯ
2 膜１２上やＳｉＮ膜１７上に未反応のまま残っている
Ｔｉ膜等を除去する。そして、比較的高温の第２段階の
熱処理で、Ｃ４９相のＴｉＳｉ2 膜を比較的低抵抗のＣ
５４相のＴｉＳｉ2 膜２１に相転移させる。
【０００６】なお、この様に２段階の熱処理を行うの
は、低抵抗のＣ５４相のＴｉＳｉ2 膜２１を直ちに形成
することができる高温の熱処理を当初から施すと、Ｓｉ
Ｏ2 膜１２上やＳｉＮ膜１７上のＴｉ膜にも不純物領域
１８からＳｉが供給され、ＳｉＯ2 膜１２上やＳｉＮ膜
１７上にもＴｉＳｉ2 膜２１が形成されて、例えば多結
晶Ｓｉ膜１５上のＴｉＳｉ2 膜２１と不純物領域１８上
のＴｉＳｉ2 膜２１とが短絡するおそれがあるからであ
る。
は、低抵抗のＣ５４相のＴｉＳｉ2 膜２１を直ちに形成
することができる高温の熱処理を当初から施すと、Ｓｉ
Ｏ2 膜１２上やＳｉＮ膜１７上のＴｉ膜にも不純物領域
１８からＳｉが供給され、ＳｉＯ2 膜１２上やＳｉＮ膜
１７上にもＴｉＳｉ2 膜２１が形成されて、例えば多結
晶Ｓｉ膜１５上のＴｉＳｉ2 膜２１と不純物領域１８上
のＴｉＳｉ2 膜２１とが短絡するおそれがあるからであ
る。
【０００７】Ｃ５４相のＴｉＳｉ2 膜２１を形成した
後、層間絶縁膜としてのＳｉＯ2 膜２２、ＳｉＯ2 系膜
２３及びＳｉＯ2 膜２４を順次に堆積させ、これらのＳ
ｉＯ2膜２４、ＳｉＯ2 系膜２３及びＳｉＯ2 膜２２に
接続孔２５を形成する。そして、接続孔２５をＷ膜２６
等で埋め、更に、上層の配線（図示せず）等を形成し
て、このＭＯＳトランジスタを完成させる。
後、層間絶縁膜としてのＳｉＯ2 膜２２、ＳｉＯ2 系膜
２３及びＳｉＯ2 膜２４を順次に堆積させ、これらのＳ
ｉＯ2膜２４、ＳｉＯ2 系膜２３及びＳｉＯ2 膜２２に
接続孔２５を形成する。そして、接続孔２５をＷ膜２６
等で埋め、更に、上層の配線（図示せず）等を形成し
て、このＭＯＳトランジスタを完成させる。
【０００８】図６は、ＭＯＳトランジスタの製造方法の
第２従来例を示している。この第２従来例も、接続孔２
５を形成した後、この接続孔２５を介して不純物をイオ
ン注入して、不純物領域１６、１８と同一導電型の不純
物領域２７をＳｉ基板１１中に形成して、この不純物を
熱処理で活性化させてから、接続孔２５をＷ膜２６で埋
めることを除いて、図５に示した第１従来例と実質的に
同様の工程を実行する。
第２従来例を示している。この第２従来例も、接続孔２
５を形成した後、この接続孔２５を介して不純物をイオ
ン注入して、不純物領域１６、１８と同一導電型の不純
物領域２７をＳｉ基板１１中に形成して、この不純物を
熱処理で活性化させてから、接続孔２５をＷ膜２６で埋
めることを除いて、図５に示した第１従来例と実質的に
同様の工程を実行する。
【０００９】
【発明が解決しようとする課題】ところが、上述の第１
従来例では、図５に示した様に、接続孔２５を形成する
際のフォトリソグラフィにおけるマスクの合わせずれ等
のために、接続孔２５の位置がずれて接続孔２５がＳｉ
Ｏ2 膜１２の端部上に位置すると、ＳｉＯ2 膜２４、Ｓ
ｉＯ2 系膜２３及びＳｉＯ2 膜２２と共にＳｉＯ2 膜１
２もエッチングされる。
従来例では、図５に示した様に、接続孔２５を形成する
際のフォトリソグラフィにおけるマスクの合わせずれ等
のために、接続孔２５の位置がずれて接続孔２５がＳｉ
Ｏ2 膜１２の端部上に位置すると、ＳｉＯ2 膜２４、Ｓ
ｉＯ2 系膜２３及びＳｉＯ2 膜２２と共にＳｉＯ2 膜１
２もエッチングされる。
【００１０】この結果、接続孔２５を埋めるＷ膜２６と
ウェル１３とが不純物領域１８を介さずに直接に接触す
る接触部２８が生じる。なお、接続孔２５がＳｉＮ膜１
７上に位置しても、ＳｉＯ2 膜２２、ＳｉＯ2 系膜２３
及びＳｉＯ2 膜２４とＳｉＮ膜１７とのエッチング選択
比を大きくすることができるので、ＳｉＯ2 膜２２、Ｓ
ｉＯ2 系膜２３及びＳｉＯ2 膜２４と共にＳｉＮ膜１７
もエッチングされることはない。
ウェル１３とが不純物領域１８を介さずに直接に接触す
る接触部２８が生じる。なお、接続孔２５がＳｉＮ膜１
７上に位置しても、ＳｉＯ2 膜２２、ＳｉＯ2 系膜２３
及びＳｉＯ2 膜２４とＳｉＮ膜１７とのエッチング選択
比を大きくすることができるので、ＳｉＯ2 膜２２、Ｓ
ｉＯ2 系膜２３及びＳｉＯ2 膜２４と共にＳｉＮ膜１７
もエッチングされることはない。
【００１１】接触部２８が生じると、不純物領域１８と
ウェル１３とが逆バイアスされていても、接触部２８を
介してＷ膜２６とウェル１３との間でリーク電流が流れ
る。フォトリソグラフィでマスクの合わせずれ等が生じ
ても接続孔２５がＳｉＯ2 膜１２の端部上に位置するこ
とを防止するためは、不純物領域１８の面積を広げざる
を得ないが、これでは微細なＭＯＳトランジスタを製造
することができない。
ウェル１３とが逆バイアスされていても、接触部２８を
介してＷ膜２６とウェル１３との間でリーク電流が流れ
る。フォトリソグラフィでマスクの合わせずれ等が生じ
ても接続孔２５がＳｉＯ2 膜１２の端部上に位置するこ
とを防止するためは、不純物領域１８の面積を広げざる
を得ないが、これでは微細なＭＯＳトランジスタを製造
することができない。
【００１２】これに対して、上述の第２従来例では、図
６に示した様に不純物領域２７を形成しているので、Ｗ
膜２６とウェル１３との間のリーク電流が防止されてい
て、接続孔２５の位置ずれが補償されている。しかし、
この第２従来例では、低抵抗のＣ５４相のＴｉＳｉ2 膜
２１を形成した後に、不純物領域２７中の不純物を活性
化させるための熱処理を施しているので、この熱処理に
よってＴｉＳｉ2 膜２１が凝集して、このＴｉＳｉ2 膜
２１の抵抗が上昇する。
６に示した様に不純物領域２７を形成しているので、Ｗ
膜２６とウェル１３との間のリーク電流が防止されてい
て、接続孔２５の位置ずれが補償されている。しかし、
この第２従来例では、低抵抗のＣ５４相のＴｉＳｉ2 膜
２１を形成した後に、不純物領域２７中の不純物を活性
化させるための熱処理を施しているので、この熱処理に
よってＴｉＳｉ2 膜２１が凝集して、このＴｉＳｉ2 膜
２１の抵抗が上昇する。
【００１３】熱処理によるＴｉＳｉ2 膜２１の抵抗の上
昇は、線幅の細い多結晶Ｓｉ膜１５上で特に顕著に生
じ、線幅が０．１５μｍの多結晶Ｓｉ膜１５上では、１
０Ω／□以下であったシート抵抗が、８５０℃、３０秒
の熱処理で５０Ω／□程度まで上昇する。従って、第２
従来例では、不純物領域２７を形成するための不純物を
活性化させるための熱処理で、ＴｉＳｉ2 膜２１に細線
効果が生じている。
昇は、線幅の細い多結晶Ｓｉ膜１５上で特に顕著に生
じ、線幅が０．１５μｍの多結晶Ｓｉ膜１５上では、１
０Ω／□以下であったシート抵抗が、８５０℃、３０秒
の熱処理で５０Ω／□程度まで上昇する。従って、第２
従来例では、不純物領域２７を形成するための不純物を
活性化させるための熱処理で、ＴｉＳｉ2 膜２１に細線
効果が生じている。
【００１４】つまり、上述の第１従来例では、不純物領
域１８等の面積を縮小することができなくて微細な半導
体装置を製造することができず、第２従来例では、低抵
抗のＴｉＳｉ2 膜２１を形成することができなくて高速
な半導体装置を製造することができない。
域１８等の面積を縮小することができなくて微細な半導
体装置を製造することができず、第２従来例では、低抵
抗のＴｉＳｉ2 膜２１を形成することができなくて高速
な半導体装置を製造することができない。
【００１５】要するに、上述の第１及び第２従来例の何
れでも、微細で且つ高速な半導体装置を製造することが
できなかった。従って、本願の発明は、微細で且つ高速
な半導体装置を低コストで製造することができる方法を
提供することを目的としている。
れでも、微細で且つ高速な半導体装置を製造することが
できなかった。従って、本願の発明は、微細で且つ高速
な半導体装置を低コストで製造することができる方法を
提供することを目的としている。
【００１６】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、絶縁膜を形成した後の相対的に高温
の第２の熱処理によって、相対的に高抵抗の第１の化合
物膜を相対的に低抵抗の第２の化合物膜にするので、化
合物膜を低抵抗化するための熱処理と他の熱処理とを兼
用させることができる。
置の製造方法では、絶縁膜を形成した後の相対的に高温
の第２の熱処理によって、相対的に高抵抗の第１の化合
物膜を相対的に低抵抗の第２の化合物膜にするので、化
合物膜を低抵抗化するための熱処理と他の熱処理とを兼
用させることができる。
【００１７】請求項２に係る半導体装置の製造方法で
は、化合物膜を低抵抗化するための熱処理と接続孔を介
して導入した不純物を活性化させるための熱処理とが兼
用されている。
は、化合物膜を低抵抗化するための熱処理と接続孔を介
して導入した不純物を活性化させるための熱処理とが兼
用されている。
【００１８】請求項３に係る半導体装置の製造方法で
は、化合物膜を低抵抗化するための熱処理と絶縁膜をリ
フローで平坦化するための熱処理とが兼用されている。
は、化合物膜を低抵抗化するための熱処理と絶縁膜をリ
フローで平坦化するための熱処理とが兼用されている。
【００１９】請求項４に係る半導体装置の製造方法で
は、化合物膜を低抵抗化するための熱処理と絶縁膜をデ
ンシファイで緻密・安定化するための熱処理とが兼用さ
れている。
は、化合物膜を低抵抗化するための熱処理と絶縁膜をデ
ンシファイで緻密・安定化するための熱処理とが兼用さ
れている。
【００２０】請求項５に係る半導体装置の製造方法で
は、７５０〜９００℃の温度及び５〜６０秒の時間で第
２の熱処理を行うので、化合物膜を効率的に低抵抗化す
ることができる。
は、７５０〜９００℃の温度及び５〜６０秒の時間で第
２の熱処理を行うので、化合物膜を効率的に低抵抗化す
ることができる。
【００２１】請求項６に係る半導体装置の製造方法で
は、半導体領域の表面に非晶質層を形成してから金属膜
を形成するので、半導体領域と金属膜との化合反応を促
進することができる。
は、半導体領域の表面に非晶質層を形成してから金属膜
を形成するので、半導体領域と金属膜との化合反応を促
進することができる。
【００２２】請求項７に係る半導体装置の製造方法で
は、Ｎ型の不純物領域を形成すべき半導体領域にはその
表面を露出させた状態でＮ型の不純物をイオン注入する
ので、半導体領域の比較的深い位置までＮ型の不純物を
イオン注入することができて、Ａｓ等の様に拡散係数の
比較的小さいＮ型の不純物でも、接合の比較的深いＮ型
の不純物領域を形成することができる。
は、Ｎ型の不純物領域を形成すべき半導体領域にはその
表面を露出させた状態でＮ型の不純物をイオン注入する
ので、半導体領域の比較的深い位置までＮ型の不純物を
イオン注入することができて、Ａｓ等の様に拡散係数の
比較的小さいＮ型の不純物でも、接合の比較的深いＮ型
の不純物領域を形成することができる。
【００２３】また、半導体領域の比較的深い位置までＮ
型の不純物をイオン注入することができるので、Ｎ型の
不純物領域の表面における不純物濃度を低くすることが
でき、且つ、被覆膜がＳｉＯ2 膜等である場合の様にノ
ックオン効果によって酸素が半導体領域中に混入するの
を抑制することもできて、半導体領域と金属膜との化合
反応を促進することができる。
型の不純物をイオン注入することができるので、Ｎ型の
不純物領域の表面における不純物濃度を低くすることが
でき、且つ、被覆膜がＳｉＯ2 膜等である場合の様にノ
ックオン効果によって酸素が半導体領域中に混入するの
を抑制することもできて、半導体領域と金属膜との化合
反応を促進することができる。
【００２４】一方、Ｐ型の不純物領域を形成すべき半導
体領域にはその表面を被覆膜で覆った状態でＰ型の不純
物をイオン注入するので、ＢＦ2 + 等の様にＰ型の不純
物自体と他の不純物との化合物をイオン注入しても、Ｐ
型の不純物以外の不純物が半導体領域中に混入するのを
抑制することができて、半導体領域と金属膜との化合反
応を促進することができる。
体領域にはその表面を被覆膜で覆った状態でＰ型の不純
物をイオン注入するので、ＢＦ2 + 等の様にＰ型の不純
物自体と他の不純物との化合物をイオン注入しても、Ｐ
型の不純物以外の不純物が半導体領域中に混入するのを
抑制することができて、半導体領域と金属膜との化合反
応を促進することができる。
【００２５】また、半導体領域の表面を被覆膜で覆った
状態でこの被覆膜を介してＰ型の不純物をイオン注入す
るので、半導体領域の比較的浅い位置にＰ型の不純物を
イオン注入することができる。このため、Ｂ等の様に拡
散係数の大きいＰ型の不純物でも、接合の比較的浅いＰ
型の不純物領域を形成することができる。
状態でこの被覆膜を介してＰ型の不純物をイオン注入す
るので、半導体領域の比較的浅い位置にＰ型の不純物を
イオン注入することができる。このため、Ｂ等の様に拡
散係数の大きいＰ型の不純物でも、接合の比較的浅いＰ
型の不純物領域を形成することができる。
【００２６】請求項８に係る半導体装置の製造方法で
は、金属膜としてＴｉ膜を用い、半導体領域とＴｉ膜と
の化合反応によってＴｉ化合物膜が形成されるが、Ｔｉ
化合物膜を低抵抗化するための熱処理と他の熱処理とを
兼用させることができる。
は、金属膜としてＴｉ膜を用い、半導体領域とＴｉ膜と
の化合反応によってＴｉ化合物膜が形成されるが、Ｔｉ
化合物膜を低抵抗化するための熱処理と他の熱処理とを
兼用させることができる。
【００２７】
【発明の実施の形態】以下、ＭＯＳトランジスタの製造
方法に適用した本願の発明の第１〜第５実施形態を、図
１〜４を参照しながら説明する。第１実施形態では、図
１（ａ）に示す様に、９５０℃のウエット酸化を行うＬ
ＯＣＯＳ法で、Ｓｉ基板３１の表面にＳｉＯ2 膜３２を
選択的に形成して素子分離領域を決定する。ＬＯＣＯＳ
法の代わりにトレンチ法等で素子分離を行ってもよい。
方法に適用した本願の発明の第１〜第５実施形態を、図
１〜４を参照しながら説明する。第１実施形態では、図
１（ａ）に示す様に、９５０℃のウエット酸化を行うＬ
ＯＣＯＳ法で、Ｓｉ基板３１の表面にＳｉＯ2 膜３２を
選択的に形成して素子分離領域を決定する。ＬＯＣＯＳ
法の代わりにトレンチ法等で素子分離を行ってもよい。
【００２８】そして、Ｓｉ基板３１に不純物をイオン注
入して、Ｓｉ基板１１中にウェル１３を形成したり、Ｍ
ＯＳトランジスタのソース領域とドレイン領域との間の
パンチスルーを抑制するための埋め込み層（図示せず）
を形成したり、ＭＯＳトランジスタの閾値電圧を調整し
たりする。
入して、Ｓｉ基板１１中にウェル１３を形成したり、Ｍ
ＯＳトランジスタのソース領域とドレイン領域との間の
パンチスルーを抑制するための埋め込み層（図示せず）
を形成したり、ＭＯＳトランジスタの閾値電圧を調整し
たりする。
【００２９】次に、図１（ｂ）に示す様に、Ｈ2 ／Ｏ2
を用いる８５０℃のパイロジェニック酸化等で、ＳｉＯ
2 膜３２に囲まれている素子活性領域の表面に、ゲート
酸化膜として厚さ５ｎｍ程度のＳｉＯ2 膜３４を形成す
る。そして、厚さ２００ｎｍ程度の多結晶Ｓｉ膜３５を
全面に堆積させる。非晶質Ｓｉ膜や非晶質Ｓｉ膜と多結
晶Ｓｉ膜との複合膜等を多結晶Ｓｉ膜３５の代わりに形
成してもよい。
を用いる８５０℃のパイロジェニック酸化等で、ＳｉＯ
2 膜３２に囲まれている素子活性領域の表面に、ゲート
酸化膜として厚さ５ｎｍ程度のＳｉＯ2 膜３４を形成す
る。そして、厚さ２００ｎｍ程度の多結晶Ｓｉ膜３５を
全面に堆積させる。非晶質Ｓｉ膜や非晶質Ｓｉ膜と多結
晶Ｓｉ膜との複合膜等を多結晶Ｓｉ膜３５の代わりに形
成してもよい。
【００３０】次に、図１（ｃ）に示す様に、フォトリソ
グラフィ及び異方性ドライエッチングで、多結晶Ｓｉ膜
３５をゲート電極のパターンに加工し、この多結晶Ｓｉ
膜３５及びＳｉＯ2 膜３２をマスクにしてＳｉ基板３１
に不純物をイオン注入して、ＬＤＤ構造のソース・ドレ
イン領域を構成する低濃度の不純物領域３６を形成す
る。
グラフィ及び異方性ドライエッチングで、多結晶Ｓｉ膜
３５をゲート電極のパターンに加工し、この多結晶Ｓｉ
膜３５及びＳｉＯ2 膜３２をマスクにしてＳｉ基板３１
に不純物をイオン注入して、ＬＤＤ構造のソース・ドレ
イン領域を構成する低濃度の不純物領域３６を形成す
る。
【００３１】その後、厚さ１００〜２００ｎｍのＳｉＮ
膜３７を全面に堆積させ、ＳｉＮ膜３７の全面をエッチ
バックして、このＳｉＮ膜３７から成る側壁スペーサを
多結晶Ｓｉ膜３５に形成する。そして、多結晶Ｓｉ膜３
５、ＳｉＮ膜３７及びＳｉＯ2 膜３２をマスクにしてＳ
ｉ基板３１に不純物をイオン注入して、ＬＤＤ構造のソ
ース・ドレイン領域を構成する高濃度の不純物領域３８
を形成する。
膜３７を全面に堆積させ、ＳｉＮ膜３７の全面をエッチ
バックして、このＳｉＮ膜３７から成る側壁スペーサを
多結晶Ｓｉ膜３５に形成する。そして、多結晶Ｓｉ膜３
５、ＳｉＮ膜３７及びＳｉＯ2 膜３２をマスクにしてＳ
ｉ基板３１に不純物をイオン注入して、ＬＤＤ構造のソ
ース・ドレイン領域を構成する高濃度の不純物領域３８
を形成する。
【００３２】Ｎ型の不純物領域３８を形成するためには
Ａｓを３×１０15／ｃｍ2 のドーズ量でイオン注入し、
Ｐ型の不純物領域３８を形成するためにはＢＦ2 を３×
１０15／ｃｍ2 のドーズ量でイオン注入する。そして、
１０００℃、１０秒程度の高速熱処理等で不純物領域３
６、３８中の不純物を活性化させる。
Ａｓを３×１０15／ｃｍ2 のドーズ量でイオン注入し、
Ｐ型の不純物領域３８を形成するためにはＢＦ2 を３×
１０15／ｃｍ2 のドーズ量でイオン注入する。そして、
１０００℃、１０秒程度の高速熱処理等で不純物領域３
６、３８中の不純物を活性化させる。
【００３３】次に、図１（ｄ）に示す様に、厚さ３０ｎ
ｍ程度のＴｉ膜４１をスパッタ法等で堆積させる。そし
て、図２（ａ）に示す様に、窒素雰囲気中における６５
０℃、３０秒の高速熱処理等でＳｉ基板３１及び多結晶
Ｓｉ膜３５とＴｉ膜４１との界面でシリサイド化反応を
生じさせて、比較的高抵抗のＣ４９相のＴｉＳｉ2 膜４
２を形成する。
ｍ程度のＴｉ膜４１をスパッタ法等で堆積させる。そし
て、図２（ａ）に示す様に、窒素雰囲気中における６５
０℃、３０秒の高速熱処理等でＳｉ基板３１及び多結晶
Ｓｉ膜３５とＴｉ膜４１との界面でシリサイド化反応を
生じさせて、比較的高抵抗のＣ４９相のＴｉＳｉ2 膜４
２を形成する。
【００３４】次に、図２（ｂ）に示す様に、ＳｉＯ2 膜
３２上やＳｉＮ膜３７上に未反応のまま残っているＴｉ
膜４１と、窒素雰囲気中の熱処理で形成されたＴｉＮ膜
（図示せず）とを、アンモニア過水で除去する。従っ
て、不純物領域３８の表面及び多結晶Ｓｉ膜１５の表面
にのみＣ４９相のＴｉＳｉ2 膜４２が残る。
３２上やＳｉＮ膜３７上に未反応のまま残っているＴｉ
膜４１と、窒素雰囲気中の熱処理で形成されたＴｉＮ膜
（図示せず）とを、アンモニア過水で除去する。従っ
て、不純物領域３８の表面及び多結晶Ｓｉ膜１５の表面
にのみＣ４９相のＴｉＳｉ2 膜４２が残る。
【００３５】次に、図２（ｃ）に示す様に、厚さ１００
ｎｍ程度のＳｉＯ2 膜４３を堆積させ、図２（ｄ）に示
す様に、ＢＳＧ膜やＰＳＧ膜やＢＰＳＧ膜等である厚さ
３００ｎｍ程度のＳｉＯ2 系膜４４を堆積させる。そし
て、図３（ａ）に示す様に、ＴＥＯＳを原料にしたプラ
ズマＣＶＤ法でＳｉＯ2 膜４５を堆積させ、化学的機械
的研磨でＳｉＯ2 膜４５の表面を平坦化する。この結
果、ＳｉＯ2 膜４３、ＳｉＯ2 系膜４４及びＳｉＯ2 膜
４５によって層間絶縁膜が形成される。
ｎｍ程度のＳｉＯ2 膜４３を堆積させ、図２（ｄ）に示
す様に、ＢＳＧ膜やＰＳＧ膜やＢＰＳＧ膜等である厚さ
３００ｎｍ程度のＳｉＯ2 系膜４４を堆積させる。そし
て、図３（ａ）に示す様に、ＴＥＯＳを原料にしたプラ
ズマＣＶＤ法でＳｉＯ2 膜４５を堆積させ、化学的機械
的研磨でＳｉＯ2 膜４５の表面を平坦化する。この結
果、ＳｉＯ2 膜４３、ＳｉＯ2 系膜４４及びＳｉＯ2 膜
４５によって層間絶縁膜が形成される。
【００３６】次に、図３（ｂ）に示す様に、フォトリソ
グラフィ及びドライエッチングでＳｉＯ2 膜４５、Ｓｉ
Ｏ2 系膜４４及びＳｉＯ2 膜４３に接続孔４６を形成す
る。なお、この図３（ｂ）は、接続孔４６の位置がずれ
て接続孔４６がＳｉＯ2 膜３２の端部上に位置した状態
を示している。
グラフィ及びドライエッチングでＳｉＯ2 膜４５、Ｓｉ
Ｏ2 系膜４４及びＳｉＯ2 膜４３に接続孔４６を形成す
る。なお、この図３（ｂ）は、接続孔４６の位置がずれ
て接続孔４６がＳｉＯ2 膜３２の端部上に位置した状態
を示している。
【００３７】次に、図３（ｃ）に示す様に、接続孔４６
を介して不純物をイオン注入して、不純物領域３６、３
８と同一導電型の不純物領域４７をＳｉ基板３１中に形
成する。そして、７５０〜９００℃、５〜６０秒程度の
高速熱処理を施して、不純物領域４７中の不純物を活性
化させると同時に、比較的高抵抗のＣ４９相のＴｉＳｉ
2 膜４２を比較的低抵抗のＣ５４相のＴｉＳｉ2 膜４８
に相転移させる。
を介して不純物をイオン注入して、不純物領域３６、３
８と同一導電型の不純物領域４７をＳｉ基板３１中に形
成する。そして、７５０〜９００℃、５〜６０秒程度の
高速熱処理を施して、不純物領域４７中の不純物を活性
化させると同時に、比較的高抵抗のＣ４９相のＴｉＳｉ
2 膜４２を比較的低抵抗のＣ５４相のＴｉＳｉ2 膜４８
に相転移させる。
【００３８】なお、このときの熱処理はＣ４９相のＴｉ
Ｓｉ2 膜４２に施される最初の高温の熱処理であるの
で、この熱処理では相転移だけが生じて凝集は生じな
い。その後、図４に示す様に、接続孔４６をＷ膜４９等
で埋め、更に、上層の配線（図示せず）等を形成して、
このＭＯＳトランジスタを完成させる。
Ｓｉ2 膜４２に施される最初の高温の熱処理であるの
で、この熱処理では相転移だけが生じて凝集は生じな
い。その後、図４に示す様に、接続孔４６をＷ膜４９等
で埋め、更に、上層の配線（図示せず）等を形成して、
このＭＯＳトランジスタを完成させる。
【００３９】次に、第２実施形態を説明する。この第２
実施形態も、図２（ｄ）に示した様にＳｉＯ2 系膜４４
を形成した後に、熱処理を施してＳｉＯ2 系膜４４をリ
フローさせると同時にＣ４９相のＴｉＳｉ2 膜４２をＣ
５４相のＴｉＳｉ2 膜４８に相転移させることを除い
て、図１〜４に示した上述の第１実施形態と実質的に同
様の工程を実行する。
実施形態も、図２（ｄ）に示した様にＳｉＯ2 系膜４４
を形成した後に、熱処理を施してＳｉＯ2 系膜４４をリ
フローさせると同時にＣ４９相のＴｉＳｉ2 膜４２をＣ
５４相のＴｉＳｉ2 膜４８に相転移させることを除い
て、図１〜４に示した上述の第１実施形態と実質的に同
様の工程を実行する。
【００４０】次に、第３実施形態を説明する。この第３
実施形態も、図２（ｄ）に示した様にＳｉＯ2 系膜４４
を形成した後に、熱処理を施してＳｉＯ2 系膜４４をデ
ンシファイさせると同時にＣ４９相のＴｉＳｉ2 膜４２
をＣ５４相のＴｉＳｉ2 膜４８に相転移させることを除
いて、図１〜４に示した上述の第１実施形態と実質的に
同様の工程を実行する。
実施形態も、図２（ｄ）に示した様にＳｉＯ2 系膜４４
を形成した後に、熱処理を施してＳｉＯ2 系膜４４をデ
ンシファイさせると同時にＣ４９相のＴｉＳｉ2 膜４２
をＣ５４相のＴｉＳｉ2 膜４８に相転移させることを除
いて、図１〜４に示した上述の第１実施形態と実質的に
同様の工程を実行する。
【００４１】次に、第４実施形態を説明する。この第４
実施形態も、図１（ｃ）に示した様に不純物領域３８を
形成した後に、Ｓｉ基板３１及び多結晶Ｓｉ膜３５にＡ
ｓをイオン注入してこれらの表面に非晶質層（図示せ
ず）を形成し、その後に、図１（ｄ）に示した様にＴｉ
膜４１を堆積させることを除いて、図１〜４に示した上
述の第１実施形態と実質的に同様の工程を実行する。
実施形態も、図１（ｃ）に示した様に不純物領域３８を
形成した後に、Ｓｉ基板３１及び多結晶Ｓｉ膜３５にＡ
ｓをイオン注入してこれらの表面に非晶質層（図示せ
ず）を形成し、その後に、図１（ｄ）に示した様にＴｉ
膜４１を堆積させることを除いて、図１〜４に示した上
述の第１実施形態と実質的に同様の工程を実行する。
【００４２】この様な第４実施形態では、Ｓｉ基板３１
及び多結晶Ｓｉ膜３５の表面が非晶質層の状態で、Ｔｉ
Ｓｉ2 膜４２を形成するためのシリサイド化反応が生じ
るので、このシリサイド化反応を促進することができ、
ＴｉＳｉ2 膜４２を安定的に形成して細線効果を抑制す
ることができる。
及び多結晶Ｓｉ膜３５の表面が非晶質層の状態で、Ｔｉ
Ｓｉ2 膜４２を形成するためのシリサイド化反応が生じ
るので、このシリサイド化反応を促進することができ、
ＴｉＳｉ2 膜４２を安定的に形成して細線効果を抑制す
ることができる。
【００４３】次に、第５実施形態を説明する。この第５
実施形態は、ＣＭＯＳトランジスタの製造方法に本願の
発明を適用したものであり、Ｎ型の不純物領域を形成す
るためのＮ型の不純物のイオン注入はＳｉ基板の表面を
露出させた状態で行い、Ｐ型の不純物領域を形成するた
めのＰ型の不純物のイオン注入はＳｉ基板の表面をＳｉ
Ｏ2 膜等で覆った状態で行うことを除いて、図１〜４に
示した上述の第１実施形態と実質的に同様の工程を実行
する。
実施形態は、ＣＭＯＳトランジスタの製造方法に本願の
発明を適用したものであり、Ｎ型の不純物領域を形成す
るためのＮ型の不純物のイオン注入はＳｉ基板の表面を
露出させた状態で行い、Ｐ型の不純物領域を形成するた
めのＰ型の不純物のイオン注入はＳｉ基板の表面をＳｉ
Ｏ2 膜等で覆った状態で行うことを除いて、図１〜４に
示した上述の第１実施形態と実質的に同様の工程を実行
する。
【００４４】この様な第５実施形態でも、ＴｉＳｉ2 膜
４２を形成するためのシリサイド化反応を促進すること
ができ、ＴｉＳｉ2 膜４２を安定的に形成して細線効果
を抑制することができる。しかも、ＮＭＯＳトランジス
タ部では接合リークの少ないＮ型の不純物領域を形成す
ることができ、ＰＮＭＯＳトランジスタ部では短チャネ
ル効果を抑制することができる。
４２を形成するためのシリサイド化反応を促進すること
ができ、ＴｉＳｉ2 膜４２を安定的に形成して細線効果
を抑制することができる。しかも、ＮＭＯＳトランジス
タ部では接合リークの少ないＮ型の不純物領域を形成す
ることができ、ＰＮＭＯＳトランジスタ部では短チャネ
ル効果を抑制することができる。
【００４５】なお、以上の第１〜第５実施形態の何れに
おいても、シリサイド膜としてＴｉＳｉ2 膜４８を形成
しているが、Ｔｉ以外の高融点金属のシリサイド膜を形
成してもよい。
おいても、シリサイド膜としてＴｉＳｉ2 膜４８を形成
しているが、Ｔｉ以外の高融点金属のシリサイド膜を形
成してもよい。
【００４６】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、化合物膜を低抵抗化するための熱処理と他の熱処理
とを兼用させることができるので、低抵抗化された化合
物膜に加えられる熱処理の回数が少ない。この結果、凝
集による化合物膜の細線効果を抑制することができて、
半導体領域及び化合物膜のシート抵抗を低くすることが
でき、しかも、製造工程も少ないので、微細で且つ高速
な半導体装置を低コストで製造することができる。
は、化合物膜を低抵抗化するための熱処理と他の熱処理
とを兼用させることができるので、低抵抗化された化合
物膜に加えられる熱処理の回数が少ない。この結果、凝
集による化合物膜の細線効果を抑制することができて、
半導体領域及び化合物膜のシート抵抗を低くすることが
でき、しかも、製造工程も少ないので、微細で且つ高速
な半導体装置を低コストで製造することができる。
【００４７】請求項２に係る半導体装置の製造方法で
は、化合物膜を低抵抗化するための熱処理と接続孔を介
して導入した不純物を活性化させるための熱処理とが兼
用されている。この結果、低抵抗化された化合物膜に加
えられる熱処理の回数が少なくて化合物膜の細線効果を
抑制することができ、製造工程が少なく、接続孔の位置
ずれを補償して歩留りを高めることもできるので、微細
で且つ高速な半導体装置を低コストで製造することがで
きる。
は、化合物膜を低抵抗化するための熱処理と接続孔を介
して導入した不純物を活性化させるための熱処理とが兼
用されている。この結果、低抵抗化された化合物膜に加
えられる熱処理の回数が少なくて化合物膜の細線効果を
抑制することができ、製造工程が少なく、接続孔の位置
ずれを補償して歩留りを高めることもできるので、微細
で且つ高速な半導体装置を低コストで製造することがで
きる。
【００４８】請求項３に係る半導体装置の製造方法で
は、化合物膜を低抵抗化するための熱処理と絶縁膜をリ
フローで平坦化するための熱処理とが兼用されている。
この結果、低抵抗化された化合物膜に加えられる熱処理
の回数が少なくて化合物膜の細線効果を抑制することが
でき、製造工程が少なく、配線をパターニングするため
のリソグラフィ等を容易に行うことができて歩留りを高
めることもできるので、微細で且つ高速な半導体装置を
低コストで製造することができる。
は、化合物膜を低抵抗化するための熱処理と絶縁膜をリ
フローで平坦化するための熱処理とが兼用されている。
この結果、低抵抗化された化合物膜に加えられる熱処理
の回数が少なくて化合物膜の細線効果を抑制することが
でき、製造工程が少なく、配線をパターニングするため
のリソグラフィ等を容易に行うことができて歩留りを高
めることもできるので、微細で且つ高速な半導体装置を
低コストで製造することができる。
【００４９】請求項４に係る半導体装置の製造方法で
は、化合物膜を低抵抗化するための熱処理と絶縁膜をデ
ンシファイで緻密・安定化するための熱処理とが兼用さ
れている。この結果、低抵抗化された化合物膜に加えら
れる熱処理の回数が少なくて化合物膜の細線効果を抑制
することができ、製造工程が少なく、絶縁膜の膜質を向
上させて歩留りを高めることもできるので、微細で且つ
高速な半導体装置を低コストで製造することができる。
は、化合物膜を低抵抗化するための熱処理と絶縁膜をデ
ンシファイで緻密・安定化するための熱処理とが兼用さ
れている。この結果、低抵抗化された化合物膜に加えら
れる熱処理の回数が少なくて化合物膜の細線効果を抑制
することができ、製造工程が少なく、絶縁膜の膜質を向
上させて歩留りを高めることもできるので、微細で且つ
高速な半導体装置を低コストで製造することができる。
【００５０】請求項５に係る半導体装置の製造方法で
は、化合物膜を効率的に低抵抗化することができるの
で、微細で且つ高速な半導体装置を低コストで製造する
ことができる。
は、化合物膜を効率的に低抵抗化することができるの
で、微細で且つ高速な半導体装置を低コストで製造する
ことができる。
【００５１】請求項６に係る半導体装置の製造方法で
は、半導体領域と金属膜との化合反応を促進することが
できるので、化合物膜を安定的に形成して細線効果を抑
制することができて、微細で且つ高速な半導体装置を低
コストで製造することができる。
は、半導体領域と金属膜との化合反応を促進することが
できるので、化合物膜を安定的に形成して細線効果を抑
制することができて、微細で且つ高速な半導体装置を低
コストで製造することができる。
【００５２】請求項７に係る半導体装置の製造方法で
は、Ｎ型の不純物領域を形成すべき半導体領域及びＰ型
の不純物領域を形成すべき半導体領域の何れにおいて
も、半導体領域と金属膜との化合反応を促進することが
できるので、化合物膜を安定的に形成して細線効果を抑
制することができて、微細で且つ高速な半導体装置を低
コストで製造することができる。
は、Ｎ型の不純物領域を形成すべき半導体領域及びＰ型
の不純物領域を形成すべき半導体領域の何れにおいて
も、半導体領域と金属膜との化合反応を促進することが
できるので、化合物膜を安定的に形成して細線効果を抑
制することができて、微細で且つ高速な半導体装置を低
コストで製造することができる。
【００５３】しかも、接合の比較的深いＮ型の不純物領
域を形成することができるので、表面に化合物膜を形成
しても接合リークの少ないＮ型の不純物領域を形成する
ことができ、また、接合の比較的浅いＰ型の不純物領域
を形成することができるので、短チャネル効果を抑制す
ることができ、従って、信頼性の高い半導体装置を製造
することができる。
域を形成することができるので、表面に化合物膜を形成
しても接合リークの少ないＮ型の不純物領域を形成する
ことができ、また、接合の比較的浅いＰ型の不純物領域
を形成することができるので、短チャネル効果を抑制す
ることができ、従って、信頼性の高い半導体装置を製造
することができる。
【００５４】請求項８に係る半導体装置の製造方法で
は、Ｔｉ化合物膜を低抵抗化するための熱処理と他の熱
処理とを兼用させることができるので、低抵抗化された
Ｔｉ化合物膜に加えられる熱処理の回数が少ない。この
結果、特に凝集し易いＴｉ化合物膜の細線効果を抑制す
ることができて、半導体領域及びＴｉ化合物膜のシート
抵抗を低くすることができるので、微細で且つ高速な半
導体装置を低コストで製造することができる。
は、Ｔｉ化合物膜を低抵抗化するための熱処理と他の熱
処理とを兼用させることができるので、低抵抗化された
Ｔｉ化合物膜に加えられる熱処理の回数が少ない。この
結果、特に凝集し易いＴｉ化合物膜の細線効果を抑制す
ることができて、半導体領域及びＴｉ化合物膜のシート
抵抗を低くすることができるので、微細で且つ高速な半
導体装置を低コストで製造することができる。
【図１】本願の発明の第１実施形態の最初の工程を順次
に示す側断面図である。
に示す側断面図である。
【図２】図１に続く工程を順次に示す側断面図である。
【図３】図２に続く工程を順次に示す側断面図である。
【図４】第１実施形態で製造したＭＯＳトランジスタの
側断面図である。
側断面図である。
【図５】本願の発明の第１従来例で製造したＭＯＳトラ
ンジスタの側断面図である。
ンジスタの側断面図である。
【図６】本願の発明の第２従来例で製造したＭＯＳトラ
ンジスタの側断面図である。
ンジスタの側断面図である。
３５…多結晶Ｓｉ膜（半導体領域）、３８…不純物領域
（半導体領域）、４１…Ｔｉ膜（金属膜）、４２…Ｔｉ
Ｓｉ2 膜（第１の化合物膜）、４３…ＳｉＯ2膜（絶縁
膜）、４４…ＳｉＯ2 系膜（絶縁膜）、４５…ＳｉＯ2
膜（絶縁膜）、４６…接続孔、４８…ＴｉＳｉ2 膜（第
２の化合物膜）
（半導体領域）、４１…Ｔｉ膜（金属膜）、４２…Ｔｉ
Ｓｉ2 膜（第１の化合物膜）、４３…ＳｉＯ2膜（絶縁
膜）、４４…ＳｉＯ2 系膜（絶縁膜）、４５…ＳｉＯ2
膜（絶縁膜）、４６…接続孔、４８…ＴｉＳｉ2 膜（第
２の化合物膜）
Claims (8)
- 【請求項１】 半導体と金属との化合物膜を半導体領域
の表面に形成する半導体装置の製造方法において、 前記半導体領域上に金属膜を形成する工程と、 前記半導体領域と前記金属膜とを相対的に低温の第１の
熱処理で化合反応させて相対的に高抵抗の第１の前記化
合物膜を前記表面に形成する工程と、 前記第１の化合物膜よりも上層に絶縁膜を形成する工程
と、 前記絶縁膜を形成した後の相対的に高温の第２の熱処理
で前記第１の化合物膜を相対的に低抵抗の第２の前記化
合物膜にする工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記絶縁膜に接続孔を形成する工程と、 前記接続孔の底面に露出している領域に前記接続孔を介
して不純物を導入する工程と、 前記第２の熱処理で前記不純物を活性化させる工程とを
具備することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記第２の熱処理で前記絶縁膜のリフロ
ーを行うことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 前記第２の熱処理で前記絶縁膜のデンシ
ファイを行うことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項５】 ７５０〜９００℃の温度及び５〜６０秒
の時間で前記第２の熱処理を行うことを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項６】 前記半導体領域に対するイオン注入で前
記表面に非晶質層を形成する工程と、 前記非晶質層を形成した前記半導体領域上に前記金属膜
を形成する工程とを具備することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項７】 Ｎ型の不純物領域を形成すべき前記半導
体領域の前記表面を露出させた状態でこの半導体領域に
Ｎ型の不純物をイオン注入する工程と、 Ｐ型の不純物領域を形成すべき前記半導体領域の前記表
面を被覆膜で覆った状態でこの被覆膜を介して前記半導
体領域にＰ型の不純物をイオン注入する工程とを具備す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項８】 前記金属膜としてＴｉ膜を用いることを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9241783A JPH1167691A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
| TW087112646A TW425608B (en) | 1997-08-22 | 1998-07-31 | Manufacture of semiconductor device |
| US09/136,016 US6455420B1 (en) | 1997-08-22 | 1998-08-19 | Method of forming a compound film of a semiconductor and a metal by self-alignment |
| KR1019980033945A KR19990023775A (ko) | 1997-08-22 | 1998-08-21 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9241783A JPH1167691A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167691A true JPH1167691A (ja) | 1999-03-09 |
Family
ID=17079460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9241783A Abandoned JPH1167691A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6455420B1 (ja) |
| JP (1) | JPH1167691A (ja) |
| KR (1) | KR19990023775A (ja) |
| TW (1) | TW425608B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151020B1 (en) * | 2004-05-04 | 2006-12-19 | Advanced Micro Devices, Inc. | Conversion of transition metal to silicide through back end processing in integrated circuit technology |
| US7132352B1 (en) * | 2004-08-06 | 2006-11-07 | Advanced Micro Devices, Inc. | Method of eliminating source/drain junction spiking, and device produced thereby |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358889A (en) * | 1981-05-28 | 1982-11-16 | General Motors Corporation | Process for making a late programming enhanced contact ROM |
| EP0366343B1 (en) * | 1988-10-28 | 1996-03-20 | AT&T Corp. | Integrated circuit fabrication, including low temperature method for making silicide structures |
| JPH02262371A (ja) * | 1989-04-03 | 1990-10-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5023201A (en) * | 1990-08-30 | 1991-06-11 | Cornell Research Foundation, Inc. | Selective deposition of tungsten on TiSi2 |
| JPH07263684A (ja) * | 1994-03-25 | 1995-10-13 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPH0837164A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | 半導体装置の製造方法 |
| JP2692617B2 (ja) * | 1994-12-06 | 1997-12-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5940699A (en) * | 1996-02-26 | 1999-08-17 | Sony Corporation | Process of fabricating semiconductor device |
-
1997
- 1997-08-22 JP JP9241783A patent/JPH1167691A/ja not_active Abandoned
-
1998
- 1998-07-31 TW TW087112646A patent/TW425608B/zh not_active IP Right Cessation
- 1998-08-19 US US09/136,016 patent/US6455420B1/en not_active Expired - Fee Related
- 1998-08-21 KR KR1019980033945A patent/KR19990023775A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| TW425608B (en) | 2001-03-11 |
| US6455420B1 (en) | 2002-09-24 |
| KR19990023775A (ko) | 1999-03-25 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040806 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041206 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041209 |