JPH07115196A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07115196A JPH07115196A JP28061893A JP28061893A JPH07115196A JP H07115196 A JPH07115196 A JP H07115196A JP 28061893 A JP28061893 A JP 28061893A JP 28061893 A JP28061893 A JP 28061893A JP H07115196 A JPH07115196 A JP H07115196A
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Abstract
(57)【要約】
【目的】 微細化されたＭＯＳＦＥＴを備えた半導体装
置のゲート電極の抵抗を下げながら拡散領域の接合リー
クが増大することなく拡散領域の抵抗を所望の値にする
ことのできる半導体装置及びその製造方法を提供する。 【構成】 シリコン基板１には、Ｐウエル３及びＮウエ
ル４が形成されている。Ｐウエル３のＮＭＯＳのゲート
構造１１には、Ｎ型ソース／ドレイン領域１６及びＬＤ
Ｄ構造を有するＮ−拡散領域１３、Ｎウエル４のＰＭＯ
Ｓのゲート構造１２には、Ｐ型ソース／ドレイン領域１
７及びＬＤＤ構造を有するＰ−拡散領域１４、各ソース
／ドレイン領域１６、１７の表面には、ＴｉＳｉ2 から
なるシリサイド層１９が形成されて各領域のシート抵抗
を下げている。ゲート構造１１、１２ポリシリコン膜７
の上には、ＴｉＮからなるバリア層８が形成されてお
り、これがＷ等の金属層９を形成する際の熱処理によ
る、又は、半導体装置完成後高温に晒された時などの熱
によって金属層９がシリサイド化するのを防止する。
置のゲート電極の抵抗を下げながら拡散領域の接合リー
クが増大することなく拡散領域の抵抗を所望の値にする
ことのできる半導体装置及びその製造方法を提供する。 【構成】 シリコン基板１には、Ｐウエル３及びＮウエ
ル４が形成されている。Ｐウエル３のＮＭＯＳのゲート
構造１１には、Ｎ型ソース／ドレイン領域１６及びＬＤ
Ｄ構造を有するＮ−拡散領域１３、Ｎウエル４のＰＭＯ
Ｓのゲート構造１２には、Ｐ型ソース／ドレイン領域１
７及びＬＤＤ構造を有するＰ−拡散領域１４、各ソース
／ドレイン領域１６、１７の表面には、ＴｉＳｉ2 から
なるシリサイド層１９が形成されて各領域のシート抵抗
を下げている。ゲート構造１１、１２ポリシリコン膜７
の上には、ＴｉＮからなるバリア層８が形成されてお
り、これがＷ等の金属層９を形成する際の熱処理によ
る、又は、半導体装置完成後高温に晒された時などの熱
によって金属層９がシリサイド化するのを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、高速化を実現するため
の微細化されたＭＯＳトランジスタを有する半導体装置
及びその製造方法に関するものである。
の微細化されたＭＯＳトランジスタを有する半導体装置
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタを備えた半導
体集積回路の高性能化をはかるためにゲート電極や拡散
領域の抵抗を下げることが行われている。図１５は、こ
のＭＯＳトランジスタを備えた従来の半導体装置の断面
図を示している。高性能なＭＯＳトランジスタを実現す
るために、シリコン半導体基板１に形成されたソース／
ドレイン領域５０の上及びポリシリコンゲート電極２０
の上にＴｉＳｉ2 などのシリサイド７１、６１を形成し
ていた。このシリサイドは、自己整合的に形成するいわ
ゆるサリサイド（Salicide;Self Aligned Silisaide)技
術を用いて形成している。
体集積回路の高性能化をはかるためにゲート電極や拡散
領域の抵抗を下げることが行われている。図１５は、こ
のＭＯＳトランジスタを備えた従来の半導体装置の断面
図を示している。高性能なＭＯＳトランジスタを実現す
るために、シリコン半導体基板１に形成されたソース／
ドレイン領域５０の上及びポリシリコンゲート電極２０
の上にＴｉＳｉ2 などのシリサイド７１、６１を形成し
ていた。このシリサイドは、自己整合的に形成するいわ
ゆるサリサイド（Salicide;Self Aligned Silisaide)技
術を用いて形成している。
【０００３】図１６及び図１７は、この半導体装置のＭ
ＯＳトランジスタの製造工程の断面図である。基板とし
て、例えば、Ｐ型半導体基板１を用い、半導体基板１表
面に素子領域を分離するためのフィールド酸化膜８０を
形成する。半導体基板１表面には、例えば、熱酸化によ
りゲート酸化膜１０を形成する。次いで、半導体基板１
全面にポリシリコンを堆積し、これをパターニングして
ポリシリコンゲート電極２０を形成する。次いで、ポリ
シリコンゲート電極２０をマスクにして自己整合的に不
純物を拡散してゲート電極２０の両脇にＮ−低不純物拡
散領域４０、いわゆるＬＤＤ（Lightly Doped Drain)構
造を形成する（図１６（ａ））。次に、半導体基板１表
面の全面にＳｉＯ2 膜３０あるいはＳｉ3 Ｎ4 膜をＣＶ
Ｄ法などで堆積し（図１６（ｂ））、その後、このＣＶ
ＤＳｉＯ2 膜３０をＲＩＥなどの異方性エッチングで選
択的にエッチングしてポリシリコンゲート２０の側壁に
のみこれを残すようにしてゲート側壁ＳｉＯ2 絶縁膜３
１を形成する。
ＯＳトランジスタの製造工程の断面図である。基板とし
て、例えば、Ｐ型半導体基板１を用い、半導体基板１表
面に素子領域を分離するためのフィールド酸化膜８０を
形成する。半導体基板１表面には、例えば、熱酸化によ
りゲート酸化膜１０を形成する。次いで、半導体基板１
全面にポリシリコンを堆積し、これをパターニングして
ポリシリコンゲート電極２０を形成する。次いで、ポリ
シリコンゲート電極２０をマスクにして自己整合的に不
純物を拡散してゲート電極２０の両脇にＮ−低不純物拡
散領域４０、いわゆるＬＤＤ（Lightly Doped Drain)構
造を形成する（図１６（ａ））。次に、半導体基板１表
面の全面にＳｉＯ2 膜３０あるいはＳｉ3 Ｎ4 膜をＣＶ
Ｄ法などで堆積し（図１６（ｂ））、その後、このＣＶ
ＤＳｉＯ2 膜３０をＲＩＥなどの異方性エッチングで選
択的にエッチングしてポリシリコンゲート２０の側壁に
のみこれを残すようにしてゲート側壁ＳｉＯ2 絶縁膜３
１を形成する。
【０００４】その後ポリシリコンゲート電極２０及びゲ
ート側壁絶縁膜３１をマスクにして自己整合的に不純物
をイオン注入し、熱拡散を行ってソース／ドレイン領域
となる１対のＮ型不純物拡散領域５０を形成する。それ
ぞれの向い合う先端部分には前述したＬＤＤ−Ｎ−低不
純物拡散領域４０が形成される（図１７（ａ））。次
に、ポリシリコンゲート２０およびソース／ドレイン領
域５０の上にのみチタン（Ｔｉ）の薄膜６０、７０を形
成する。これらの薄膜は、チタン化合物をシラン（Ｓｉ
Ｈ4 ）で還元することによって選択的に堆積する前記選
択ＣＶＤ法を用いて形成する（図１７（ｂ））。その
後、半導体基板１を加熱処理してチタンをシリサイド化
し、チタンシリサイド（ＴｉＳｉ2 ）薄膜６１、７１を
形成する（図１５）。シリサイド膜の材料としては、こ
の他に白金及びコバルトなどのシリサイド（ＰｔＳｉ、
ＣｏＳｉ2 ）が用いられる。
ート側壁絶縁膜３１をマスクにして自己整合的に不純物
をイオン注入し、熱拡散を行ってソース／ドレイン領域
となる１対のＮ型不純物拡散領域５０を形成する。それ
ぞれの向い合う先端部分には前述したＬＤＤ−Ｎ−低不
純物拡散領域４０が形成される（図１７（ａ））。次
に、ポリシリコンゲート２０およびソース／ドレイン領
域５０の上にのみチタン（Ｔｉ）の薄膜６０、７０を形
成する。これらの薄膜は、チタン化合物をシラン（Ｓｉ
Ｈ4 ）で還元することによって選択的に堆積する前記選
択ＣＶＤ法を用いて形成する（図１７（ｂ））。その
後、半導体基板１を加熱処理してチタンをシリサイド化
し、チタンシリサイド（ＴｉＳｉ2 ）薄膜６１、７１を
形成する（図１５）。シリサイド膜の材料としては、こ
の他に白金及びコバルトなどのシリサイド（ＰｔＳｉ、
ＣｏＳｉ2 ）が用いられる。
【０００５】
【発明が解決しようとする課題】半導体装置における半
導体素子の微細化に伴い、ショートチャネル効果を抑制
するために、ソース／ドレイン接合の半導体基板表面か
らの深さ（ｘj ) を浅くしなければならない。とくに、
ゲート長の短いＭＯＳＦＥＴをショートチャネル効果を
抑制しながら実現するためには、このソース／ドレイン
領域の接合深さを図１９に示すように浅くしていかなけ
ればならない。一方、ゲート電極の抵抗も半導体装置の
高速化、微細化が進むに伴って下げる必要があり、それ
に必要なポリシリコンゲート２０上のシリサイド膜６１
の膜厚ｔ1 も厚くしていく必要がある。もし前述のよう
なサリサイド技術をこのように高速度化、微細化する半
導体装置に適用するなら、シリサイド膜６１を厚くする
にしたがって、ソース／ドレイン領域５０上のシリサイ
ド膜７１の膜厚ｔ2 も図１９の破線で示されたｔ1 と同
程度に厚くなっていく。このソース／ドレイン領域の接
合深さ（ｘj ）は、現在の０．２μｍ程度であるが次第
に０．１μｍ程度にまで浅くなる。
導体素子の微細化に伴い、ショートチャネル効果を抑制
するために、ソース／ドレイン接合の半導体基板表面か
らの深さ（ｘj ) を浅くしなければならない。とくに、
ゲート長の短いＭＯＳＦＥＴをショートチャネル効果を
抑制しながら実現するためには、このソース／ドレイン
領域の接合深さを図１９に示すように浅くしていかなけ
ればならない。一方、ゲート電極の抵抗も半導体装置の
高速化、微細化が進むに伴って下げる必要があり、それ
に必要なポリシリコンゲート２０上のシリサイド膜６１
の膜厚ｔ1 も厚くしていく必要がある。もし前述のよう
なサリサイド技術をこのように高速度化、微細化する半
導体装置に適用するなら、シリサイド膜６１を厚くする
にしたがって、ソース／ドレイン領域５０上のシリサイ
ド膜７１の膜厚ｔ2 も図１９の破線で示されたｔ1 と同
程度に厚くなっていく。このソース／ドレイン領域の接
合深さ（ｘj ）は、現在の０．２μｍ程度であるが次第
に０．１μｍ程度にまで浅くなる。
【０００６】このようにソース／ドレイン領域の接合深
さ（ｘj ）が浅くなるとシリサイド膜７１の膜厚ｔ2
は、この接合深さに等しくなり、さらに、これより厚く
なってシリサイド膜が拡散領域を突き抜けて拡散領域の
接合リークを引き起こすこともある。逆に接合リークを
抑制するために、シリサイド膜７１の膜厚ｔ2 を図１９
の点線で示すように前記接合深さより浅くする（ｔ2 ＜
ｘj ）と、当然ｔ1 もｔ2 と同程度に薄くなるので、ゲ
ート抵抗が高くなってしまう。ただし、ソース／ドレイ
ン領域５０の膜厚ｔ2 を厚くしてシート抵抗を下げる必
要があるのは、図１８（ａ）に示すようなコンタクト９
０がパターンの制約からソース／ドレイン領域のコーナ
ーのみにある場合であり、この場合は、低シート抵抗が
望ましい。しかし、図１８（ｂ）に示すようにコンタク
ト９０がゲート電極の近くに複数形成されている通常の
パターンでは、それほど低いシート抵抗は要求されな
い。
さ（ｘj ）が浅くなるとシリサイド膜７１の膜厚ｔ2
は、この接合深さに等しくなり、さらに、これより厚く
なってシリサイド膜が拡散領域を突き抜けて拡散領域の
接合リークを引き起こすこともある。逆に接合リークを
抑制するために、シリサイド膜７１の膜厚ｔ2 を図１９
の点線で示すように前記接合深さより浅くする（ｔ2 ＜
ｘj ）と、当然ｔ1 もｔ2 と同程度に薄くなるので、ゲ
ート抵抗が高くなってしまう。ただし、ソース／ドレイ
ン領域５０の膜厚ｔ2 を厚くしてシート抵抗を下げる必
要があるのは、図１８（ａ）に示すようなコンタクト９
０がパターンの制約からソース／ドレイン領域のコーナ
ーのみにある場合であり、この場合は、低シート抵抗が
望ましい。しかし、図１８（ｂ）に示すようにコンタク
ト９０がゲート電極の近くに複数形成されている通常の
パターンでは、それほど低いシート抵抗は要求されな
い。
【０００７】即ち、図１８（ｂ）に示される通常のパタ
ーンを有する半導体装置では、前述の従来技術を用いる
と、ゲート電極の抵抗を必要なだけ下げようとすれば、
拡散領域にも厚いシリサイド膜がついて、必要以上に抵
抗が下がる。その結果、この従来技術を拡散領域の接合
深さ自体が浅い微細なＭＯＳＦＥＴを有する半導体装置
に用いつづけると、ゲート電極の抵抗は必要なだけ下が
るが、ソース／ドレイン領域を構成する拡散領域のシー
ト抵抗は、必要以上に下がり、また、接合リークは、異
常に大きくなる。図１８は、図１５に示す半導体基板表
面のＭＯＳトランジスタ領域を示す部分平面図である。
トランジスタは、素子分離領域内に形成されており、ゲ
ート電極のシリサイド膜６１の下に形成されているソー
ス／ドレイン領域５０はコンタクト９０を通してこの領
域を被覆している層間絶縁膜（図示せず）の上に形成さ
れた金属配線（図示せず）と電気的接続を行っている。
本発明は、微細化されたＭＯＳＦＥＴを有する半導体装
置のゲート電極の抵抗を下げながら拡散領域の接合リー
クが増大することなく拡散領域の抵抗を所望の値にする
半導体装置及びその製造方法を提供することを目的にし
ている。
ーンを有する半導体装置では、前述の従来技術を用いる
と、ゲート電極の抵抗を必要なだけ下げようとすれば、
拡散領域にも厚いシリサイド膜がついて、必要以上に抵
抗が下がる。その結果、この従来技術を拡散領域の接合
深さ自体が浅い微細なＭＯＳＦＥＴを有する半導体装置
に用いつづけると、ゲート電極の抵抗は必要なだけ下が
るが、ソース／ドレイン領域を構成する拡散領域のシー
ト抵抗は、必要以上に下がり、また、接合リークは、異
常に大きくなる。図１８は、図１５に示す半導体基板表
面のＭＯＳトランジスタ領域を示す部分平面図である。
トランジスタは、素子分離領域内に形成されており、ゲ
ート電極のシリサイド膜６１の下に形成されているソー
ス／ドレイン領域５０はコンタクト９０を通してこの領
域を被覆している層間絶縁膜（図示せず）の上に形成さ
れた金属配線（図示せず）と電気的接続を行っている。
本発明は、微細化されたＭＯＳＦＥＴを有する半導体装
置のゲート電極の抵抗を下げながら拡散領域の接合リー
クが増大することなく拡散領域の抵抗を所望の値にする
半導体装置及びその製造方法を提供することを目的にし
ている。
【０００８】
【課題を解決するための手段】本発明は、ソース／ドレ
イン拡散領域上には自己整合的にシリサイド層を形成
し、ポリシリコンゲート電極上には前記シリサイド層よ
りシート抵抗の低い金属層を形成し、この金属層とポリ
シリコンゲート電極の間には、バリア層を形成すること
を特徴としている。すなわち、本発明の半導体装置は、
半導体基板と、前記半導体基板に形成されたソース／ド
レイン領域と、前記ソース／ドレイン散領域上に自己整
合的に形成されたシリサイド層と、前記半導体基板上に
ゲート酸化膜を介して形成され、前記ソース／ドレイン
領域間の上に配置されたゲート電極とを備え、前記ゲー
ト電極は、ポリシリコン膜と、このポリシリコン膜の上
に形成され、シート抵抗が前記シリサイド層より低い金
属層を含む複合膜とから構成されていることを特徴とし
ている。前記複合膜は、前記ポリシリコン膜の上に形成
されたバリア層とこのバリア層の上に形成されたシート
抵抗が前記シリサイド層より低い前記金属層からなって
いる。バリア層は、絶縁膜であってもよい。
イン拡散領域上には自己整合的にシリサイド層を形成
し、ポリシリコンゲート電極上には前記シリサイド層よ
りシート抵抗の低い金属層を形成し、この金属層とポリ
シリコンゲート電極の間には、バリア層を形成すること
を特徴としている。すなわち、本発明の半導体装置は、
半導体基板と、前記半導体基板に形成されたソース／ド
レイン領域と、前記ソース／ドレイン散領域上に自己整
合的に形成されたシリサイド層と、前記半導体基板上に
ゲート酸化膜を介して形成され、前記ソース／ドレイン
領域間の上に配置されたゲート電極とを備え、前記ゲー
ト電極は、ポリシリコン膜と、このポリシリコン膜の上
に形成され、シート抵抗が前記シリサイド層より低い金
属層を含む複合膜とから構成されていることを特徴とし
ている。前記複合膜は、前記ポリシリコン膜の上に形成
されたバリア層とこのバリア層の上に形成されたシート
抵抗が前記シリサイド層より低い前記金属層からなって
いる。バリア層は、絶縁膜であってもよい。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基板にゲート酸化膜を介してゲート電極を構成す
るポリシリコン膜を形成する工程と、前記ポリシリコン
膜上にバリア層を形成する工程と、前記バリア層の上に
第１の金属層を形成する工程と、前記第１の金属層の上
に絶縁膜を形成する工程と、前記積層されたポリシリコ
ン膜、バリア層、第１の金属層及び絶縁膜の側面に側壁
絶縁膜を形成する工程と、前記半導体基板にソース／ド
レイン領域を形成する工程と、前記ソース／ドレイン領
域上に第２の金属層を形成する工程と、前記第２の金属
層を熱処理することによって、これを前記第１の金属層
よりシート抵抗の高いシリサイド層に変える工程とを備
えていることを特徴としている。
半導体基板にゲート酸化膜を介してゲート電極を構成す
るポリシリコン膜を形成する工程と、前記ポリシリコン
膜上にバリア層を形成する工程と、前記バリア層の上に
第１の金属層を形成する工程と、前記第１の金属層の上
に絶縁膜を形成する工程と、前記積層されたポリシリコ
ン膜、バリア層、第１の金属層及び絶縁膜の側面に側壁
絶縁膜を形成する工程と、前記半導体基板にソース／ド
レイン領域を形成する工程と、前記ソース／ドレイン領
域上に第２の金属層を形成する工程と、前記第２の金属
層を熱処理することによって、これを前記第１の金属層
よりシート抵抗の高いシリサイド層に変える工程とを備
えていることを特徴としている。
【００１０】
【作用】ポリシリコンゲート電極上の金属層は熱の影響
によってシリサイド化せずに、用いられるので、ソース
／ドレイン領域などの拡散領域上のシリサイド層とは直
接に関係なくゲート電極の抵抗を低くすることができ
る。
によってシリサイド化せずに、用いられるので、ソース
／ドレイン領域などの拡散領域上のシリサイド層とは直
接に関係なくゲート電極の抵抗を低くすることができ
る。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図１２を参照して第１の実施例を
説明する。図は、ＮＭＯＳ及びＰＭＯＳトランジスタを
備えたＣＭＯＳ構造の半導体装置の断面図及びその製造
工程断面図である。図１は、第１金属配線までが形成さ
れた微細構造のＣＭＯＳ型半導体装置の断面図である。
Ｐ型シリコン半導体基板１には、素子領域となるＰウエ
ル３及びＮウエル４が形成されている。Ｐウエル３は、
ＮＭＯＳトランジスタが形成されるＮＭＯＳ部であり、
Ｎウエル４は、ＰＭＯＳトランジスタが形成されるＰＭ
ＯＳ部である。素子領域間を分離するために、半導体基
板１の表面にフィールド酸化膜５が形成されている。フ
ィールド酸化膜５に囲まれた素子領域内には、Ｐウエル
３にＮ型ソース／ドレイン領域１６及びＬＤＤ構造を構
成するＮ−拡散領域１３、Ｎウエル４には、Ｐ型ソース
／ドレイン領域１７及びＬＤＤ構造を構成するＰ−拡散
領域１４が形成されている。各ソース／ドレイン領域１
６、１７の表面には、ＴｉＳｉ2 からなるシリサイド層
１９が形成されて各領域のシート抵抗を下げるようにし
ている。
する。まず、図１乃至図１２を参照して第１の実施例を
説明する。図は、ＮＭＯＳ及びＰＭＯＳトランジスタを
備えたＣＭＯＳ構造の半導体装置の断面図及びその製造
工程断面図である。図１は、第１金属配線までが形成さ
れた微細構造のＣＭＯＳ型半導体装置の断面図である。
Ｐ型シリコン半導体基板１には、素子領域となるＰウエ
ル３及びＮウエル４が形成されている。Ｐウエル３は、
ＮＭＯＳトランジスタが形成されるＮＭＯＳ部であり、
Ｎウエル４は、ＰＭＯＳトランジスタが形成されるＰＭ
ＯＳ部である。素子領域間を分離するために、半導体基
板１の表面にフィールド酸化膜５が形成されている。フ
ィールド酸化膜５に囲まれた素子領域内には、Ｐウエル
３にＮ型ソース／ドレイン領域１６及びＬＤＤ構造を構
成するＮ−拡散領域１３、Ｎウエル４には、Ｐ型ソース
／ドレイン領域１７及びＬＤＤ構造を構成するＰ−拡散
領域１４が形成されている。各ソース／ドレイン領域１
６、１７の表面には、ＴｉＳｉ2 からなるシリサイド層
１９が形成されて各領域のシート抵抗を下げるようにし
ている。
【００１２】Ｐウエル３のソース領域及びドレイン領域
間の上には、ゲート酸化膜６を介して、ポリシリコン膜
７、ＴｉＮからなるバリア層８、前記シリサイド層１９
よりシート抵抗の低いタングステン（Ｗ）膜からなる金
属層９及びＳｉＯ2 からなる絶縁膜１０の積層体から構
成されたゲート構造１１が形成されている。また、Ｎウ
エル４のソース領域及びドレイン領域間の上には、ゲー
ト酸化膜６を介して、ポリシリコン膜７、ＴｉＮからな
るバリア層８、前記シリサイド層１９よりシート抵抗の
低いタングステン膜からなる金属層９及びＳｉＯ2 から
なる絶縁膜１０の積層体から構成されたゲート構造１２
が形成されている。これらゲート構造１１、１２の側壁
には、ＳｉＯ2 もしくはＳｉ3 Ｎ4 などからなる側壁絶
縁膜１５が設けられている。また、Ｐウエル側のＮＭＯ
Ｓトランジスタのゲート構造１１のポリシリコン膜７
は、Ｎ型化され、Ｎウエル４のＰＭＯＳトランジスタの
ゲート構造１２のポリシリコン膜７は、Ｐ型化されてい
る。
間の上には、ゲート酸化膜６を介して、ポリシリコン膜
７、ＴｉＮからなるバリア層８、前記シリサイド層１９
よりシート抵抗の低いタングステン（Ｗ）膜からなる金
属層９及びＳｉＯ2 からなる絶縁膜１０の積層体から構
成されたゲート構造１１が形成されている。また、Ｎウ
エル４のソース領域及びドレイン領域間の上には、ゲー
ト酸化膜６を介して、ポリシリコン膜７、ＴｉＮからな
るバリア層８、前記シリサイド層１９よりシート抵抗の
低いタングステン膜からなる金属層９及びＳｉＯ2 から
なる絶縁膜１０の積層体から構成されたゲート構造１２
が形成されている。これらゲート構造１１、１２の側壁
には、ＳｉＯ2 もしくはＳｉ3 Ｎ4 などからなる側壁絶
縁膜１５が設けられている。また、Ｐウエル側のＮＭＯ
Ｓトランジスタのゲート構造１１のポリシリコン膜７
は、Ｎ型化され、Ｎウエル４のＰＭＯＳトランジスタの
ゲート構造１２のポリシリコン膜７は、Ｐ型化されてい
る。
【００１３】ゲート構造１１、１２とともに半導体基板
１表面は、厚さ５００ｎｍ程度のＣＶＤＳｉＯ2 膜から
なる層間絶縁膜２１で被覆されている。この層間絶縁膜
２１の上に、例えば、第１アルミ配線などのような金属
配線２２が形成されている。金属配線２２は、この層間
絶縁膜２１に形成したコンタクト孔を介してソース領域
やドレイン領域と電気的に接続している。ゲート構造１
１、１２のバリア層８は、製品の品質や信頼性を得るた
めのスクリーニングなどで完成された半導体装置を高温
に晒すとき、金属原子が拡散して酸化膜に達して不良を
起こすことを防ぐことが可能になる。
１表面は、厚さ５００ｎｍ程度のＣＶＤＳｉＯ2 膜から
なる層間絶縁膜２１で被覆されている。この層間絶縁膜
２１の上に、例えば、第１アルミ配線などのような金属
配線２２が形成されている。金属配線２２は、この層間
絶縁膜２１に形成したコンタクト孔を介してソース領域
やドレイン領域と電気的に接続している。ゲート構造１
１、１２のバリア層８は、製品の品質や信頼性を得るた
めのスクリーニングなどで完成された半導体装置を高温
に晒すとき、金属原子が拡散して酸化膜に達して不良を
起こすことを防ぐことが可能になる。
【００１４】次に、図２乃至図１２を参照して前述した
半導体装置の製造方法について説明する。まず、Ｐ型シ
リコン半導体基板１を１１００℃程度の高温の酸化雰囲
気中にさらしてシリコン酸化膜２を半導体基板１表面に
成長させる（図２）。次に、この酸化膜２上にフォトレ
ジスト（図示せず）を形成し、このフォトレジストをパ
ターニングしてウエル領域形成パターンを形成する。そ
して、このパターンをマスクにして、ウエル領域形成パ
ターン内の酸化膜２をエッチング除去して酸化膜２に開
口部を形成する。フォトレジストを除去してからパター
ニングされた酸化膜２をマスクにしてボロン（Ｂ）を約
１２００℃で熱拡散させてＰウエル３を形成し（図
３）、さらに、再度熱酸化膜を成長させる。そして、酸
化膜２にあらためて開口部を形成し、この開口部からリ
ン（Ｐ）を約１０００℃で熱拡散させてＮウエル４を形
成する（図４）。ウエル拡散領域は、イオン注入法によ
っても形成することができる。その後、残っている酸化
膜２を除去してからマスクを用いて厚さ６００ｎｍ程度
の素子分離用のフィールド酸化膜５を熱酸化により形成
する。その後、露出している半導体基板１表面に厚さ約
５ｎｍのゲート酸化膜６を形成する（図５）。ゲート酸
化膜６を含めて半導体基板１上にポリシリコン膜７をＣ
ＶＤなどにより１００ｎｍ程度堆積する。
半導体装置の製造方法について説明する。まず、Ｐ型シ
リコン半導体基板１を１１００℃程度の高温の酸化雰囲
気中にさらしてシリコン酸化膜２を半導体基板１表面に
成長させる（図２）。次に、この酸化膜２上にフォトレ
ジスト（図示せず）を形成し、このフォトレジストをパ
ターニングしてウエル領域形成パターンを形成する。そ
して、このパターンをマスクにして、ウエル領域形成パ
ターン内の酸化膜２をエッチング除去して酸化膜２に開
口部を形成する。フォトレジストを除去してからパター
ニングされた酸化膜２をマスクにしてボロン（Ｂ）を約
１２００℃で熱拡散させてＰウエル３を形成し（図
３）、さらに、再度熱酸化膜を成長させる。そして、酸
化膜２にあらためて開口部を形成し、この開口部からリ
ン（Ｐ）を約１０００℃で熱拡散させてＮウエル４を形
成する（図４）。ウエル拡散領域は、イオン注入法によ
っても形成することができる。その後、残っている酸化
膜２を除去してからマスクを用いて厚さ６００ｎｍ程度
の素子分離用のフィールド酸化膜５を熱酸化により形成
する。その後、露出している半導体基板１表面に厚さ約
５ｎｍのゲート酸化膜６を形成する（図５）。ゲート酸
化膜６を含めて半導体基板１上にポリシリコン膜７をＣ
ＶＤなどにより１００ｎｍ程度堆積する。
【００１５】その後、Ｎ型ＭＯＳトランジスタ（ＮＭＯ
Ｓ）が形成されるＰウエル３上のポリシリコン膜７に
は、砒素（Ａｓ）をドーピングしてこのＰウエル３の部
分のポリシリコン膜７をＮ型化し、Ｐ型ＭＯＳトランジ
スタ（ＰＭＯＳ）が形成されるＮウエル４上のポリシリ
コン膜７にはボロンをドーピングしてＮウエル４上のポ
リシリコン膜７をＰ型化する。次に、厚さ１０ｎｍ程度
の窒化チタン（ＴｉＮ）膜８をポリシリコン膜７の上に
堆積する。さらに、このＴｉＮ膜８上にタングステン
（Ｗ）膜９を、例えば、スパッタリング法により１００
ｎｍ程度堆積する。そして、このＷ膜９の上に、例え
ば、プラズマＣＶＤにより、厚さ１００ｎｍ程度のＣＶ
ＤＳｉＯ2 膜１０を形成する（図６）。これらポリシリ
コン膜７からＣＶＤＳｉＯ2 膜１０までの積層体は、リ
ソグラフィ工程を経て、例えば、ＲＩＥエッチングによ
り選択的にエッチングされてＰウエル３のゲート構造体
１１及びＮウエル４のゲート構造体１２になる。ゲート
構造１１、１２は、ゲート酸化膜６の上に形成され、ポ
リシリコン膜（ポリシリコンゲート）７、ＴｉＮ膜８及
びＷ膜９からなるゲート電極とこれを被覆するＣＶＤＳ
ｉＯ2 膜１０の絶縁膜から構成される。
Ｓ）が形成されるＰウエル３上のポリシリコン膜７に
は、砒素（Ａｓ）をドーピングしてこのＰウエル３の部
分のポリシリコン膜７をＮ型化し、Ｐ型ＭＯＳトランジ
スタ（ＰＭＯＳ）が形成されるＮウエル４上のポリシリ
コン膜７にはボロンをドーピングしてＮウエル４上のポ
リシリコン膜７をＰ型化する。次に、厚さ１０ｎｍ程度
の窒化チタン（ＴｉＮ）膜８をポリシリコン膜７の上に
堆積する。さらに、このＴｉＮ膜８上にタングステン
（Ｗ）膜９を、例えば、スパッタリング法により１００
ｎｍ程度堆積する。そして、このＷ膜９の上に、例え
ば、プラズマＣＶＤにより、厚さ１００ｎｍ程度のＣＶ
ＤＳｉＯ2 膜１０を形成する（図６）。これらポリシリ
コン膜７からＣＶＤＳｉＯ2 膜１０までの積層体は、リ
ソグラフィ工程を経て、例えば、ＲＩＥエッチングによ
り選択的にエッチングされてＰウエル３のゲート構造体
１１及びＮウエル４のゲート構造体１２になる。ゲート
構造１１、１２は、ゲート酸化膜６の上に形成され、ポ
リシリコン膜（ポリシリコンゲート）７、ＴｉＮ膜８及
びＷ膜９からなるゲート電極とこれを被覆するＣＶＤＳ
ｉＯ2 膜１０の絶縁膜から構成される。
【００１６】その後、ポリシリコンゲート７をマスクに
してＮＭＯＳ部のＰウエル３にＡｓイオンを２０ｋｅ
Ｖ、１×１０14ｃｍ-2の条件でイオン注入し、ＰＭＯＳ
部のＮウエル４にはＢＦ2 イオンを２０ｋｅＶ、１×１
０14ｃｍ-2の条件でイオン注入し、９５０℃のＲＴＡ(R
apid Thermal Anneal)により約２０秒間熱拡散を行って
それぞれのウエルにＬＤＤ構造を構成するＮ−拡散領域
１３及びＰ−拡散領域１４を形成する（図７）。次に、
プラズマＣＶＤ法により半導体基板１の全面に厚さ１０
０ｎｍ程度のＣＶＤＳｉＯ2 膜１５を堆積する（図
８）。このＣＶＤＳｉＯ2 膜１５は、例えば、ＣＦ4 と
Ｈ2 によるＲＩＥなどの異方性エッチングによってエッ
チングを行ってゲート電極側壁に側壁絶縁膜１５を形成
する（図９）。異方性エッチングは、プラズマエッチン
グを用いても良い。側壁絶縁膜材料は、Ｓｉ3 Ｎ4 など
を用いることもできる。その後、ポリシリコンゲート７
及び側壁絶縁膜１５をマスクにしてＮＭＯＳ部のＰウエ
ル３にＡｓイオンを２０ｋｅＶ、２×１０15ｃｍ-2の条
件でイオン注入し、ＰＭＯＳ部のＮウエル４にはＢＦ2
イオンを２０ｋｅＶ、１×１０15ｃｍ-2の条件でイオン
注入し、９５０℃のＲＴＡにより約２０秒間熱拡散を行
ってそれぞれのウエルにソース／ドレイン領域を構成す
るＮ＋拡散領域１６及びＰ＋拡散領域１７を形成する
（図１０）。
してＮＭＯＳ部のＰウエル３にＡｓイオンを２０ｋｅ
Ｖ、１×１０14ｃｍ-2の条件でイオン注入し、ＰＭＯＳ
部のＮウエル４にはＢＦ2 イオンを２０ｋｅＶ、１×１
０14ｃｍ-2の条件でイオン注入し、９５０℃のＲＴＡ(R
apid Thermal Anneal)により約２０秒間熱拡散を行って
それぞれのウエルにＬＤＤ構造を構成するＮ−拡散領域
１３及びＰ−拡散領域１４を形成する（図７）。次に、
プラズマＣＶＤ法により半導体基板１の全面に厚さ１０
０ｎｍ程度のＣＶＤＳｉＯ2 膜１５を堆積する（図
８）。このＣＶＤＳｉＯ2 膜１５は、例えば、ＣＦ4 と
Ｈ2 によるＲＩＥなどの異方性エッチングによってエッ
チングを行ってゲート電極側壁に側壁絶縁膜１５を形成
する（図９）。異方性エッチングは、プラズマエッチン
グを用いても良い。側壁絶縁膜材料は、Ｓｉ3 Ｎ4 など
を用いることもできる。その後、ポリシリコンゲート７
及び側壁絶縁膜１５をマスクにしてＮＭＯＳ部のＰウエ
ル３にＡｓイオンを２０ｋｅＶ、２×１０15ｃｍ-2の条
件でイオン注入し、ＰＭＯＳ部のＮウエル４にはＢＦ2
イオンを２０ｋｅＶ、１×１０15ｃｍ-2の条件でイオン
注入し、９５０℃のＲＴＡにより約２０秒間熱拡散を行
ってそれぞれのウエルにソース／ドレイン領域を構成す
るＮ＋拡散領域１６及びＰ＋拡散領域１７を形成する
（図１０）。
【００１７】次いで、例えば、スパッタリングなどによ
りチタン（Ｔｉ）を半導体基板１表面に１１ｎｍ厚程度
堆積することによってＴｉ層１８を形成する（図１
１）。その後、ＲＴＡで半導体基板１を加熱して、ソー
ス／ドレイン領域１６、１７上のチタンのみシリコンと
反応させてＴｉＳｉ2 膜１９を形成する。この後、側壁
絶縁膜１５などの絶縁膜上に残っている未反応のチタン
を酸などで溶解する（図１２）。次に、例えば、プラズ
マＣＶＤにより厚さ５００ｎｍ程度のＣＶＤＳｉＯ2 膜
からなる層間絶縁膜２１を形成する（図１）。この層間
絶縁膜２１にコンタクト孔を形成して半導体基板１表面
のソース／ドレイン領域１６、１７を露出する。その
後、Ａｌなどの金属膜を層間絶縁膜２１に堆積し、パタ
ーニングして金属配線２２を形成する。金属配線２２
は、コンタクト孔を介して半導体基板１の拡散領域と接
続している。ゲート電極を構成するＷ膜は、半導体基板
の拡散領域上のＴｉ層がシリサイド化してもバリア層で
あるＴｉＮ膜の存在によって変化しないので、ゲート電
極のシート抵抗を所望の値に低くすることが可能にな
る。この実施例のゲート電極のシート抵抗は、２Ω／□
程度である。一方、ソース／ドレイン領域のシート抵抗
は、１０Ω／□程度にし、このときの接合リークは１．
５Ｖのバイアスで１０ｆＡ／μｍ2 程度に抑制すること
ができる。
りチタン（Ｔｉ）を半導体基板１表面に１１ｎｍ厚程度
堆積することによってＴｉ層１８を形成する（図１
１）。その後、ＲＴＡで半導体基板１を加熱して、ソー
ス／ドレイン領域１６、１７上のチタンのみシリコンと
反応させてＴｉＳｉ2 膜１９を形成する。この後、側壁
絶縁膜１５などの絶縁膜上に残っている未反応のチタン
を酸などで溶解する（図１２）。次に、例えば、プラズ
マＣＶＤにより厚さ５００ｎｍ程度のＣＶＤＳｉＯ2 膜
からなる層間絶縁膜２１を形成する（図１）。この層間
絶縁膜２１にコンタクト孔を形成して半導体基板１表面
のソース／ドレイン領域１６、１７を露出する。その
後、Ａｌなどの金属膜を層間絶縁膜２１に堆積し、パタ
ーニングして金属配線２２を形成する。金属配線２２
は、コンタクト孔を介して半導体基板１の拡散領域と接
続している。ゲート電極を構成するＷ膜は、半導体基板
の拡散領域上のＴｉ層がシリサイド化してもバリア層で
あるＴｉＮ膜の存在によって変化しないので、ゲート電
極のシート抵抗を所望の値に低くすることが可能にな
る。この実施例のゲート電極のシート抵抗は、２Ω／□
程度である。一方、ソース／ドレイン領域のシート抵抗
は、１０Ω／□程度にし、このときの接合リークは１．
５Ｖのバイアスで１０ｆＡ／μｍ2 程度に抑制すること
ができる。
【００１８】ソース／ドレイン領域１６、１７を形成す
る際のイオン注入後に熱拡散する工程時に先のＬＤＤ構
造の低濃度拡散領域１３、１４を熱拡散する工程を合わ
せて行うことも可能である。次に、図１３及び図１４を
参照して第２の実施例を説明する。図１３は、ゲート構
造までが形成された微細構造のＮＭＯＳ型半導体装置の
断面図である。Ｎ型シリコン半導体基板１には、Ｐウエ
ル３が形成されて素子領域を構成している。Ｐウエル３
はＮＭＯＳトランジスタが形成される。素子領域間を分
離するために半導体基板１の表面にフィールド酸化膜５
が形成されている。フィールド酸化膜５に囲まれた素子
領域内には、Ｐウエル３にＮ型ソース／ドレイン領域１
６及びＬＤＤ構造を構成するＮ−拡散領域１３が形成さ
れている。Ｐウエル３のソース領域及びドレイン領域間
の上には、ゲート酸化膜６を介して、ポリシリコン膜７
及びＷＮx からなるバリア層２３の積層体から構成され
たゲート構造が形成されている。ゲート構造の側壁に
は、ＳｉＯ2 もしくはＳｉ3 Ｎ4などからなる側壁絶縁
膜１５が設けられている。
る際のイオン注入後に熱拡散する工程時に先のＬＤＤ構
造の低濃度拡散領域１３、１４を熱拡散する工程を合わ
せて行うことも可能である。次に、図１３及び図１４を
参照して第２の実施例を説明する。図１３は、ゲート構
造までが形成された微細構造のＮＭＯＳ型半導体装置の
断面図である。Ｎ型シリコン半導体基板１には、Ｐウエ
ル３が形成されて素子領域を構成している。Ｐウエル３
はＮＭＯＳトランジスタが形成される。素子領域間を分
離するために半導体基板１の表面にフィールド酸化膜５
が形成されている。フィールド酸化膜５に囲まれた素子
領域内には、Ｐウエル３にＮ型ソース／ドレイン領域１
６及びＬＤＤ構造を構成するＮ−拡散領域１３が形成さ
れている。Ｐウエル３のソース領域及びドレイン領域間
の上には、ゲート酸化膜６を介して、ポリシリコン膜７
及びＷＮx からなるバリア層２３の積層体から構成され
たゲート構造が形成されている。ゲート構造の側壁に
は、ＳｉＯ2 もしくはＳｉ3 Ｎ4などからなる側壁絶縁
膜１５が設けられている。
【００１９】また、ゲート構造のポリシリコン膜７は、
Ｎ型化されている。次に、ポリシリコン膜７上に形成し
たＷＮx のバリア層２３及び半導体基板１表面のソース
／ドレイン領域１６上にのみタングステンの薄膜２４を
１０ｎｍ程度堆積させる（図１３）。この薄膜は、ＷＦ
6 をシラン（ＳｉＨ4 ）で還元することによって選択的
に堆積する選択ＣＶＤ法を用いて形成する。バリヤ層２
３は、タングステン化合物（ＷＮx ）で構成されている
ので、タングステン膜２４はこの上に選択成長すること
ができる。その後、タングステンを加熱してソース／ド
レイン領域１６のタングステン膜２４をシリサイド化し
てタングステンシリサイド（ＷＳｉ2 ）薄膜２５に変え
る（図１４）。ゲート構造上のタングステン膜２４は、
バリア層がシリコンの上に介在しているので、シリサイ
ド化は免れる。この様に、ソース／ドレイン領域及びバ
リア層の上に同一の工程で金属材料を堆積することによ
って、ゲート電極の金属層及びソース／ドレイン領域上
のシリサイド層の形成を効率良く行うことができる。そ
の後、半導体基板１上にＣＶＤＳｉＯ2 膜のような層間
絶縁膜（図示せず）を形成し、この層間絶縁膜上に金属
配線を形成する。
Ｎ型化されている。次に、ポリシリコン膜７上に形成し
たＷＮx のバリア層２３及び半導体基板１表面のソース
／ドレイン領域１６上にのみタングステンの薄膜２４を
１０ｎｍ程度堆積させる（図１３）。この薄膜は、ＷＦ
6 をシラン（ＳｉＨ4 ）で還元することによって選択的
に堆積する選択ＣＶＤ法を用いて形成する。バリヤ層２
３は、タングステン化合物（ＷＮx ）で構成されている
ので、タングステン膜２４はこの上に選択成長すること
ができる。その後、タングステンを加熱してソース／ド
レイン領域１６のタングステン膜２４をシリサイド化し
てタングステンシリサイド（ＷＳｉ2 ）薄膜２５に変え
る（図１４）。ゲート構造上のタングステン膜２４は、
バリア層がシリコンの上に介在しているので、シリサイ
ド化は免れる。この様に、ソース／ドレイン領域及びバ
リア層の上に同一の工程で金属材料を堆積することによ
って、ゲート電極の金属層及びソース／ドレイン領域上
のシリサイド層の形成を効率良く行うことができる。そ
の後、半導体基板１上にＣＶＤＳｉＯ2 膜のような層間
絶縁膜（図示せず）を形成し、この層間絶縁膜上に金属
配線を形成する。
【００２０】金属配線は、前記層間絶縁膜にコンタクト
孔を形成し、このコンタクト孔を介して半導体基板１表
面のソース／ドレイン領域１６と電気的に接続させる。
しかし、ＷＳｉ2 膜のシート抵抗は、ＴｉＳｉ2 膜のシ
ート抵抗より約５倍も大きいので、ソース／ドレイン領
域上のシリサイド層にＷＳｉ2 膜を用いるのは、ＴｉＳ
ｉ2 を用いるより有利ではない。 通常、半導体基板に
形成されたソース／ドレイン領域を半導体基板上に形成
された金属配線と接続して外の回路と接続する場合に
は、ソース／ドレイン領域と金属配線とを隔てる層間絶
縁膜に形成したコンタクト孔を介してコンタクトを形成
している。ソース／ドレイン領域及び金属配線の両者を
電気的に接続する場合において、１つのコンタクトで両
者の接続を行う場合もあれば、複数のコンタクトを形成
する場合もある。ソース／ドレイン領域のシート抵抗を
下げる必要があるのは、図１８（ａ）に示すようなコン
タクトが回路パターンを形成する際の制約からソース／
ドレイン領域のコーナーのみにある場合であり、この場
合は低シート抵抗が望ましい。しかし、図１８（ｂ）に
示すようにコンタクトがゲート電極の近くに複数形成さ
れている場合は、それほど低いシート抵抗は要求されな
い。
孔を形成し、このコンタクト孔を介して半導体基板１表
面のソース／ドレイン領域１６と電気的に接続させる。
しかし、ＷＳｉ2 膜のシート抵抗は、ＴｉＳｉ2 膜のシ
ート抵抗より約５倍も大きいので、ソース／ドレイン領
域上のシリサイド層にＷＳｉ2 膜を用いるのは、ＴｉＳ
ｉ2 を用いるより有利ではない。 通常、半導体基板に
形成されたソース／ドレイン領域を半導体基板上に形成
された金属配線と接続して外の回路と接続する場合に
は、ソース／ドレイン領域と金属配線とを隔てる層間絶
縁膜に形成したコンタクト孔を介してコンタクトを形成
している。ソース／ドレイン領域及び金属配線の両者を
電気的に接続する場合において、１つのコンタクトで両
者の接続を行う場合もあれば、複数のコンタクトを形成
する場合もある。ソース／ドレイン領域のシート抵抗を
下げる必要があるのは、図１８（ａ）に示すようなコン
タクトが回路パターンを形成する際の制約からソース／
ドレイン領域のコーナーのみにある場合であり、この場
合は低シート抵抗が望ましい。しかし、図１８（ｂ）に
示すようにコンタクトがゲート電極の近くに複数形成さ
れている場合は、それほど低いシート抵抗は要求されな
い。
【００２１】本発明は、以上のいずれの構造の半導体装
置にも適用することができる。すなわち、ゲート電極の
シート抵抗を必要なだけ下げてもソース／ドレイン領域
には厚いシリサイド膜を堆積しないようにできるので、
必要以上に抵抗が下がることがない。その結果、本発明
はＢｉ−ＣＭＯＳ、ＣＭＯＳなどの微細化されたＭＯＳ
ＦＥＴを有する半導体装置のゲート電極の抵抗を下げな
がらソース／ドレイン領域などの拡散領域の接合リーク
が増大することなくそのシート抵抗を所望の値にする半
導体装置を提供することができる。ゲート電極を構成す
る拡散領域上のシリサイド層より抵抗の低い金属層の材
料としては、実施例に用いたＷの他にＭｏ、Ｐｔ、Ｔ
ｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｐｄなどを適用することができ
る。バリア層には、主として１０〜１００ｎｍ程度の導
電膜を用いるが、極薄の絶縁膜を用いることができる。
例えば、ＳｉＮ膜がある。その厚さは、ＳｉＮ１分子の
大きさから２ｎｍ程度であるが、０．４〜０．７ｎｍの
範囲がとくにバリア性が高い。導電膜には、実施例に用
いたＴｉＮ以外にもＷＮx ( ｘ＝0.5 〜1)やＷＣ、Ｓｉ
Ｃなどを用いることができる。
置にも適用することができる。すなわち、ゲート電極の
シート抵抗を必要なだけ下げてもソース／ドレイン領域
には厚いシリサイド膜を堆積しないようにできるので、
必要以上に抵抗が下がることがない。その結果、本発明
はＢｉ−ＣＭＯＳ、ＣＭＯＳなどの微細化されたＭＯＳ
ＦＥＴを有する半導体装置のゲート電極の抵抗を下げな
がらソース／ドレイン領域などの拡散領域の接合リーク
が増大することなくそのシート抵抗を所望の値にする半
導体装置を提供することができる。ゲート電極を構成す
る拡散領域上のシリサイド層より抵抗の低い金属層の材
料としては、実施例に用いたＷの他にＭｏ、Ｐｔ、Ｔ
ｉ、Ｔａ、Ｃｏ、Ｚｒ、Ｐｄなどを適用することができ
る。バリア層には、主として１０〜１００ｎｍ程度の導
電膜を用いるが、極薄の絶縁膜を用いることができる。
例えば、ＳｉＮ膜がある。その厚さは、ＳｉＮ１分子の
大きさから２ｎｍ程度であるが、０．４〜０．７ｎｍの
範囲がとくにバリア性が高い。導電膜には、実施例に用
いたＴｉＮ以外にもＷＮx ( ｘ＝0.5 〜1)やＷＣ、Ｓｉ
Ｃなどを用いることができる。
【００２２】
【発明の効果】本発明は、以上のような構成により、微
細なＭＯＳトランジスタを備えた半導体装置において、
ソース／ドレイン領域の接合リークを増大させることな
く、通常の半導体装置に必要なソース／ドレイン領域の
低抵抗化と同時にゲ−ト電極の低抵抗化を実現すること
ができる。
細なＭＯＳトランジスタを備えた半導体装置において、
ソース／ドレイン領域の接合リークを増大させることな
く、通常の半導体装置に必要なソース／ドレイン領域の
低抵抗化と同時にゲ−ト電極の低抵抗化を実現すること
ができる。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の製造工程断面図。
【図３】第１の実施例の半導体装置の製造工程断面図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第１の実施例の半導体装置の製造工程断面図。
【図７】第１の実施例の半導体装置の製造工程断面図。
【図８】第１の実施例の半導体装置の製造工程断面図。
【図９】第１の実施例の半導体装置の製造工程断面図。
【図１０】第１の実施例の半導体装置の製造工程断面
図。
図。
【図１１】第１の実施例の半導体装置の製造工程断面
図。
図。
【図１２】第１の実施例の半導体装置の製造工程断面
図。
図。
【図１３】第２の実施例の半導体装置の断面図。
【図１４】第２の実施例の半導体装置の断面図。
【図１５】従来の半導体装置の断面図。
【図１６】従来の半導体装置の製造工程断面図。
【図１７】従来の半導体装置の製造工程断面図。
【図１８】図１５の部分平面図。
【図１９】半導体装置のデザインルールの半導体装置の
拡散領域上のシリサイド層及び拡散領域の拡散深さの関
係を示す特性図。
拡散領域上のシリサイド層及び拡散領域の拡散深さの関
係を示す特性図。
１ 半導体装置 ２ 酸化膜 ３ Ｐウエル ４ Ｎウエル ５ フィールド酸化膜 ６ ゲート酸化膜 ７ ポリシリコン膜 ８、２３ バリア層 ９、１８、２４ 金属層 １０ 絶縁膜 １１、１２ ゲート構造 １３、１４ ＬＤＤ低濃度不純物拡散領域 １５ 側壁絶縁膜 １６、１７ ソース／ドレイン領域 １９、２５ シリサイド層 ２１ 層間絶縁膜 ２２ 金属配線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板に形成されたソース／ドレイン領域と、 前記ソース／ドレイン散領域上に自己整合的に形成され
たシリサイド層と、 前記半導体基板上にゲート酸化膜を介して形成され、前
記ソース／ドレイン領域間の上に配置されたゲート電極
とを備え、 前記ゲート電極は、ポリシリコン膜と、このポリシリコ
ン膜の上に形成され、シート抵抗が前記シリサイド層よ
り低い金属層を含む複合膜とから構成されていることを
特徴とする半導体装置。 - 【請求項２】 前記複合膜は、前記ポリシリコン膜の上
に形成されたバリア層とこのバリア層の上に形成された
シート抵抗が前記シリサイド層より低い前記金属層から
なることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記バリア層は、絶縁膜であることを特
徴とする請求項２に記載の半導体装置。 - 【請求項４】 半導体基板にゲート酸化膜を介してゲー
ト電極を構成するポリシリコン膜を形成する工程と、 前記ポリシリコン膜上にバリア層を形成する工程と、 前記バリア層上に第１の金属層を形成する工程と、 前記第１の金属層上に絶縁膜を形成する工程と、 前記積層されたポリシリコン膜、バリア層、第１の金属
層及び絶縁膜の側面に側壁絶縁膜を形成する工程と、 前記半導体基板にソース／ドレイン領域を形成する工程
と、 前記ソース／ドレイン領域上に第２の金属層を形成する
工程と、 前記第２の金属層を熱処理することによって、これを前
記第１の金属層よりシート抵抗の高いシリサイド層に変
える工程とを備えていることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28061893A JPH07115196A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28061893A JPH07115196A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115196A true JPH07115196A (ja) | 1995-05-02 |
Family
ID=17627561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28061893A Pending JPH07115196A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115196A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999016116A1 (fr) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Procede pour produire un dispositif a semiconducteur |
| EP0926741A2 (en) * | 1997-12-23 | 1999-06-30 | Texas Instruments Incorporated | Gate structure and method of forming same |
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