JPH0621374A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPH0621374A JPH0621374A JP4175107A JP17510792A JPH0621374A JP H0621374 A JPH0621374 A JP H0621374A JP 4175107 A JP4175107 A JP 4175107A JP 17510792 A JP17510792 A JP 17510792A JP H0621374 A JPH0621374 A JP H0621374A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mos transistor
- gate electrode
- channel mos
- type silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】チャネルと同一導電型のポリサイドゲート電極
を有する微細ＣＭＯＳ半導体装置を提供する。 【構成】Ｎ−ＭＯＳゲート電極３０がＮ型シリコン膜３
２とチタンシリサイド膜５とからなるポリサイド構造，
Ｐ−ＭＯＳゲート電極３０がＰ型シリコン膜３１とチタ
ンシリサイド膜５とからなるポリサイド構造である。Ｎ
−ＭＯＳとＰ−ＭＯＳとが同一のゲート電極３０を有す
る場合、Ｎ型シリコン膜３２とＰ型シリコン膜３１との
Ｐ−Ｎ接合部がフィールド酸化膜２０上に設けられ、こ
のＰ−Ｎ接合部を含めた部分にチタンシリサイド膜５の
空隙部６が設けられている。
を有する微細ＣＭＯＳ半導体装置を提供する。 【構成】Ｎ−ＭＯＳゲート電極３０がＮ型シリコン膜３
２とチタンシリサイド膜５とからなるポリサイド構造，
Ｐ−ＭＯＳゲート電極３０がＰ型シリコン膜３１とチタ
ンシリサイド膜５とからなるポリサイド構造である。Ｎ
−ＭＯＳとＰ−ＭＯＳとが同一のゲート電極３０を有す
る場合、Ｎ型シリコン膜３２とＰ型シリコン膜３１との
Ｐ−Ｎ接合部がフィールド酸化膜２０上に設けられ、こ
のＰ−Ｎ接合部を含めた部分にチタンシリサイド膜５の
空隙部６が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は相補型半導体装置に関
し、特にＭＯＳトランジスタのチャネルの導電型と同じ
導電型のゲート電極を有するＣＭＯＳ型の半導体装置に
関する。
し、特にＭＯＳトランジスタのチャネルの導電型と同じ
導電型のゲート電極を有するＣＭＯＳ型の半導体装置に
関する。
【０００２】
【従来の技術】半導体装置を構成する半導体素子の高集
積化に伴ない、半導体素子の寸法の微細化が急である。
この半導体素子の微細化は、平面方向だけでなく垂直方
向にも行なう必要がある。これらはいずれも半導体装置
内の各半導体素子間を接続する配線層の抵抗値の増大を
もたらす。例えば、ＭＯＳトランジスタの微細化にはソ
ース，ドレイン拡散層の浅接合化が必要であるが、これ
は拡散層抵抗の増大を伴なう。同様に、ゲート長の短縮
はゲート電極自身の配線抵抗を増大させる。
積化に伴ない、半導体素子の寸法の微細化が急である。
この半導体素子の微細化は、平面方向だけでなく垂直方
向にも行なう必要がある。これらはいずれも半導体装置
内の各半導体素子間を接続する配線層の抵抗値の増大を
もたらす。例えば、ＭＯＳトランジスタの微細化にはソ
ース，ドレイン拡散層の浅接合化が必要であるが、これ
は拡散層抵抗の増大を伴なう。同様に、ゲート長の短縮
はゲート電極自身の配線抵抗を増大させる。
【０００３】上記の問題を解決する方法の１つとして、
ソース・ドレイン拡散層の表面およびゲート電極配線の
表面に自己整合的にチタン（Ｔｉ），コバルト（Ｃ
ｏ），タンタル（Ｔａ）等の高融点金属珪化物（高融点
金属シリサイド）を形成し、上記の各層抵抗を減らす構
造が採用され始めている。また、ゲート電極配線の抵抗
値を下げる目的で、ゲート電極をタングステン（Ｗ），
モリブデン（Ｍｏ）等の珪化物とシリコン膜との２層膜
で形成したいわゆるポリサイド構造とすることが一般的
である。
ソース・ドレイン拡散層の表面およびゲート電極配線の
表面に自己整合的にチタン（Ｔｉ），コバルト（Ｃ
ｏ），タンタル（Ｔａ）等の高融点金属珪化物（高融点
金属シリサイド）を形成し、上記の各層抵抗を減らす構
造が採用され始めている。また、ゲート電極配線の抵抗
値を下げる目的で、ゲート電極をタングステン（Ｗ），
モリブデン（Ｍｏ）等の珪化物とシリコン膜との２層膜
で形成したいわゆるポリサイド構造とすることが一般的
である。
【０００４】同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタ（以下、Ｎ−ＭＯＳと記す）とＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐ−ＭＯＳと記す）とを有する
ＣＭＯＳ半導体装置において、ＭＯＳトランジスタの微
細化を進めるにあたっては、チャネル領域の不純物分布
を表面チャネル型にする方が有利である。このため、ハ
ーフ・ミクロン以下のシリコンゲートＣＭＯＳでは、ゲ
ート電極をＭＯＳトランジスタのチャネルの導電型と同
じ導電型にする構造を採用する傾向にある。
ンジスタ（以下、Ｎ−ＭＯＳと記す）とＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐ−ＭＯＳと記す）とを有する
ＣＭＯＳ半導体装置において、ＭＯＳトランジスタの微
細化を進めるにあたっては、チャネル領域の不純物分布
を表面チャネル型にする方が有利である。このため、ハ
ーフ・ミクロン以下のシリコンゲートＣＭＯＳでは、ゲ
ート電極をＭＯＳトランジスタのチャネルの導電型と同
じ導電型にする構造を採用する傾向にある。
【０００５】
【発明が解決しようとする課題】シリコン膜のみから形
成されたＰ型ゲート電極とシリコン膜のみから形成され
たＮ型ゲート電極とを同一基板上に形成する従来のＣＭ
ＯＳ半導体装置では、Ｐ−ＭＯＳとＮ−ＭＯＳとのゲー
ト電極を接続する場合、別層の金属配線を用いて接続す
る必要があった。これは、直接に両ゲート電極を接続す
ると、Ｐ−Ｎ接合が形成され、ゲート電極への電位の与
え方に制約が生じるためである。従って、上記の場合、
両ゲート電極を接続するための余分な領域，および配線
層が必要となり、半導体装置の集積度の向上を妨げると
いう問題があった。
成されたＰ型ゲート電極とシリコン膜のみから形成され
たＮ型ゲート電極とを同一基板上に形成する従来のＣＭ
ＯＳ半導体装置では、Ｐ−ＭＯＳとＮ−ＭＯＳとのゲー
ト電極を接続する場合、別層の金属配線を用いて接続す
る必要があった。これは、直接に両ゲート電極を接続す
ると、Ｐ−Ｎ接合が形成され、ゲート電極への電位の与
え方に制約が生じるためである。従って、上記の場合、
両ゲート電極を接続するための余分な領域，および配線
層が必要となり、半導体装置の集積度の向上を妨げると
いう問題があった。
【０００６】一方、ポリサイド構造のゲート電極では、
Ｐ−ＭＯＳのゲート電極とＮ−ＭＯＳのゲート電極とを
直接に接続することが可能である。ところが、１９８６
年のアイ・イー・ディー・エムの予稿集の２５２頁の報
告（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，１
９８６，ｐ２５２）によれば、シリコン膜上に金属シリ
サイド膜が存在する場合、９００℃前後のアニールによ
り、シリコン膜中に含まれた不純物，特にＮ型不純物の
砒素（Ａｓ）がこの金属シリサイド膜を介してＰ型ゲー
ト電極に再拡散され、Ｐ−ＭＯＳのしきい電圧が変動す
るという問題がある。
Ｐ−ＭＯＳのゲート電極とＮ−ＭＯＳのゲート電極とを
直接に接続することが可能である。ところが、１９８６
年のアイ・イー・ディー・エムの予稿集の２５２頁の報
告（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，１
９８６，ｐ２５２）によれば、シリコン膜上に金属シリ
サイド膜が存在する場合、９００℃前後のアニールによ
り、シリコン膜中に含まれた不純物，特にＮ型不純物の
砒素（Ａｓ）がこの金属シリサイド膜を介してＰ型ゲー
ト電極に再拡散され、Ｐ−ＭＯＳのしきい電圧が変動す
るという問題がある。
【０００７】ゲート電極を構成するシリコン膜の導電型
を決定する不純物ドープは、ソース，ドレイン領域の形
成のためのイオン注入工程を利用するのが一般的である
が、上述のような現象を避けるためには、このイオン注
入後の熱処理温度を８００℃以下に下げる必要がある。
しかしながら、このような制約は、層間膜のリフロー性
等を低下させるという別の問題が生じる。
を決定する不純物ドープは、ソース，ドレイン領域の形
成のためのイオン注入工程を利用するのが一般的である
が、上述のような現象を避けるためには、このイオン注
入後の熱処理温度を８００℃以下に下げる必要がある。
しかしながら、このような制約は、層間膜のリフロー性
等を低下させるという別の問題が生じる。
【０００８】
【課題を解決するための手段】本発明の相補型半導体装
置の第１の態様は、Ｎ型シリコン膜と高融点金属シリサ
イド膜とからなるポリサイド構造のゲート電極を具備し
て一導電型半導体基板表面のＰウェルに設けられたＮチ
ャネルＭＯＳトランジスタと、Ｐ型シリコン膜と上記高
融点金属シリサイド膜とからなるポリサイド構造のゲー
ト電極を具備してこの一導電型半導体基板表面のＮウェ
ルに設けられたＰチャネルＭＯＳトランジスタと、Ｎチ
ャネルＭＯＳトランジスタ並びにＰチャネルＭＯＳトラ
ンジスタを取り囲んで一導電型半導体基板表面に設けら
れたフィールド酸化膜とを有することと、ＮチャネルＭ
ＯＳトランジスタのゲート電極とＰチャネルＭＯＳトラ
ンジスタのゲート電極とがフィールド酸化膜上で接続さ
れるとき、このフィールド酸化膜上に設けられたＮ型シ
リコン膜とＰ型シリコン膜とによるＰ−Ｎ接合部を有
し、Ｐ−Ｎ接合部直上を含む領域に設けられた高融点シ
リサイド膜の空隙部を有し、この空隙部においてＰ−Ｎ
接合部に直接に接続する導電体膜を有することとを特徴
とする。好ましくは、この導電体膜が、アルミニウム系
の金属膜，貴金属膜，高融点金属膜，および高融点金属
窒化膜の少なくとも１つからなる。
置の第１の態様は、Ｎ型シリコン膜と高融点金属シリサ
イド膜とからなるポリサイド構造のゲート電極を具備し
て一導電型半導体基板表面のＰウェルに設けられたＮチ
ャネルＭＯＳトランジスタと、Ｐ型シリコン膜と上記高
融点金属シリサイド膜とからなるポリサイド構造のゲー
ト電極を具備してこの一導電型半導体基板表面のＮウェ
ルに設けられたＰチャネルＭＯＳトランジスタと、Ｎチ
ャネルＭＯＳトランジスタ並びにＰチャネルＭＯＳトラ
ンジスタを取り囲んで一導電型半導体基板表面に設けら
れたフィールド酸化膜とを有することと、ＮチャネルＭ
ＯＳトランジスタのゲート電極とＰチャネルＭＯＳトラ
ンジスタのゲート電極とがフィールド酸化膜上で接続さ
れるとき、このフィールド酸化膜上に設けられたＮ型シ
リコン膜とＰ型シリコン膜とによるＰ−Ｎ接合部を有
し、Ｐ−Ｎ接合部直上を含む領域に設けられた高融点シ
リサイド膜の空隙部を有し、この空隙部においてＰ−Ｎ
接合部に直接に接続する導電体膜を有することとを特徴
とする。好ましくは、この導電体膜が、アルミニウム系
の金属膜，貴金属膜，高融点金属膜，および高融点金属
窒化膜の少なくとも１つからなる。
【０００９】本発明の相補型半導体装置の第２の態様
は、Ｎ型シリコン膜と高融点金属シリサイド膜とからな
るポリサイド構造のゲート電極を具備して一導電型半導
体基板表面のＰウェルに設けられたＮチャネルＭＯＳト
ランジスタと、Ｐ型シリコン膜と上記高融点金属シリサ
イド膜とからなるポリサイド構造のゲート電極を具備し
てこの一導電型半導体基板表面のＮウェルに設けられた
ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳト
ランジスタ並びにＰチャネルＭＯＳトランジスタを取り
囲んで一導電型半導体基板表面に設けられたフィールド
酸化膜とを有することと、ＮチャネルＭＯＳトランジス
タのゲート電極とＰチャネルＭＯＳトランジスタのゲー
ト電極とがフィールド酸化膜上で接続されるとき、この
フィールド酸化膜上に設けられたＮ型シリコン膜とＰ型
シリコン膜とによるＰ−Ｎ接合部を有し、Ｐ−Ｎ接合部
直上にはＮチャネルＭＯＳトランジスタのゲート電極か
ら延在した高融点金属シリサイド膜を有し、このフィー
ルド酸化膜上のＰ型シリコン膜上に設けられた高融点シ
リサイド膜の空隙部を有することとを特徴とする。
は、Ｎ型シリコン膜と高融点金属シリサイド膜とからな
るポリサイド構造のゲート電極を具備して一導電型半導
体基板表面のＰウェルに設けられたＮチャネルＭＯＳト
ランジスタと、Ｐ型シリコン膜と上記高融点金属シリサ
イド膜とからなるポリサイド構造のゲート電極を具備し
てこの一導電型半導体基板表面のＮウェルに設けられた
ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳト
ランジスタ並びにＰチャネルＭＯＳトランジスタを取り
囲んで一導電型半導体基板表面に設けられたフィールド
酸化膜とを有することと、ＮチャネルＭＯＳトランジス
タのゲート電極とＰチャネルＭＯＳトランジスタのゲー
ト電極とがフィールド酸化膜上で接続されるとき、この
フィールド酸化膜上に設けられたＮ型シリコン膜とＰ型
シリコン膜とによるＰ−Ｎ接合部を有し、Ｐ−Ｎ接合部
直上にはＮチャネルＭＯＳトランジスタのゲート電極か
ら延在した高融点金属シリサイド膜を有し、このフィー
ルド酸化膜上のＰ型シリコン膜上に設けられた高融点シ
リサイド膜の空隙部を有することとを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】ＣＭＯＳ半導体装置の平面図である図１
（ａ），およびＣＭＯＳ半導体装置の断面図であり図１
（ａ）のａ−ｂ線での断面図である図１（ｂ）参照する
と、本発明の第１の実施例は、Ｐ型シリコン基板１０の
表面にはＮウェル１１，Ｐウェル１２が設けられ、Ｐ型
シリコン基板１０の表面のフィールド酸化膜２０により
素子分離領域が形成され、フィールド酸化膜２０に囲ま
れたＮウェル１１，Ｐウェル１２の素子領域からフィー
ルド酸化膜２０上に延在した姿態を有して側面にサイド
ウォール４１を具備したゲート電極３０が設けられ、こ
れらの素子領域の表面のゲート電極３０の直下にはそれ
ぞれゲート酸化膜２１が設けられている。Ｎウェル１１
の素子領域，Ｐウェル１２の素子領域にはそれぞれこの
ゲート電極３０に自己整合的にＰ+ 拡散層，Ｎ+ 拡散層
が形成され、Ｐ+ 拡散層とゲート酸化膜２１とゲート電
極３０とによりＰ−ＭＯＳが形成され、Ｎ+ 拡散層とゲ
ート酸化膜２１とゲート電極３０とによりＮ−ＭＯＳが
形成されている。Ｐ−ＭＯＳ，Ｎ−ＭＯＳ，およびフィ
ールド酸化膜２０を覆って、層間膜４３が設けられてい
る。
（ａ），およびＣＭＯＳ半導体装置の断面図であり図１
（ａ）のａ−ｂ線での断面図である図１（ｂ）参照する
と、本発明の第１の実施例は、Ｐ型シリコン基板１０の
表面にはＮウェル１１，Ｐウェル１２が設けられ、Ｐ型
シリコン基板１０の表面のフィールド酸化膜２０により
素子分離領域が形成され、フィールド酸化膜２０に囲ま
れたＮウェル１１，Ｐウェル１２の素子領域からフィー
ルド酸化膜２０上に延在した姿態を有して側面にサイド
ウォール４１を具備したゲート電極３０が設けられ、こ
れらの素子領域の表面のゲート電極３０の直下にはそれ
ぞれゲート酸化膜２１が設けられている。Ｎウェル１１
の素子領域，Ｐウェル１２の素子領域にはそれぞれこの
ゲート電極３０に自己整合的にＰ+ 拡散層，Ｎ+ 拡散層
が形成され、Ｐ+ 拡散層とゲート酸化膜２１とゲート電
極３０とによりＰ−ＭＯＳが形成され、Ｎ+ 拡散層とゲ
ート酸化膜２１とゲート電極３０とによりＮ−ＭＯＳが
形成されている。Ｐ−ＭＯＳ，Ｎ−ＭＯＳ，およびフィ
ールド酸化膜２０を覆って、層間膜４３が設けられてい
る。
【００１２】Ｐ+ 拡散層，Ｎ+ 拡散層の表面には、それ
ぞれこれらと自己整合的にチタンシリサイド膜５が形成
されている。ゲート電極３０の上面にはこれと自己整合
的にチタンシリサイド膜５が形成され、Ｐ−ＭＯＳのゲ
ート電極３０はＰ型シリコン膜３１とこのチタンシリサ
イド膜５とからなるポリサイド構造からなり、Ｎ−ＭＯ
Ｓのゲート電極３０はＮ型シリコン膜３２とこのチタン
シリサイド膜５とからなるポリサイド構造からなる。さ
らに、Ｐ−ＭＯＳのゲート電極とＮ−ＭＯＳのゲート電
極とが接続されて１つのゲート電極３０よりなる場合に
は、Ｐ型シリコン膜３１とＮ型シリコン膜３２とのＰ−
Ｎ接合部がフィールド酸化膜２０上に設けられ、このＰ
−Ｎ接合部を含めたフィールド酸化膜２０上の領域には
上記チタンシリサイド膜５の空隙部６が設けられてい
る。上記層間膜４３にはこのＰ−Ｎ接合部を含めた空隙
部６に達する開口部が設けられ、この開口部を介して設
けられたアルミ膜９によりこのＰ−Ｎ接合部が短絡され
ている。
ぞれこれらと自己整合的にチタンシリサイド膜５が形成
されている。ゲート電極３０の上面にはこれと自己整合
的にチタンシリサイド膜５が形成され、Ｐ−ＭＯＳのゲ
ート電極３０はＰ型シリコン膜３１とこのチタンシリサ
イド膜５とからなるポリサイド構造からなり、Ｎ−ＭＯ
Ｓのゲート電極３０はＮ型シリコン膜３２とこのチタン
シリサイド膜５とからなるポリサイド構造からなる。さ
らに、Ｐ−ＭＯＳのゲート電極とＮ−ＭＯＳのゲート電
極とが接続されて１つのゲート電極３０よりなる場合に
は、Ｐ型シリコン膜３１とＮ型シリコン膜３２とのＰ−
Ｎ接合部がフィールド酸化膜２０上に設けられ、このＰ
−Ｎ接合部を含めたフィールド酸化膜２０上の領域には
上記チタンシリサイド膜５の空隙部６が設けられてい
る。上記層間膜４３にはこのＰ−Ｎ接合部を含めた空隙
部６に達する開口部が設けられ、この開口部を介して設
けられたアルミ膜９によりこのＰ−Ｎ接合部が短絡され
ている。
【００１３】ＣＭＯＳ半導体装置の製造方法を工程順に
説明する図２と図１のを併せて参照すると、上記第１の
実施例のＣＭＯＳ半導体装置は、以下のように製造され
る。まず、Ｐ型シリコン基板１０にＮウェル１１，Ｐウ
ェル１２を形成した後、選択酸化法により膜厚４００〜
８００ｎｍのフィールド酸化膜２０を形成する。フィー
ルド酸化膜２０に囲まれたＮウェル１１，Ｐウェル１２
の素子領域にそれぞれゲート酸化膜２１を形成した後、
通常のＣＶＤ法により膜厚２００〜４００ｎｍの多結晶
のシリコン膜３を堆積する〔図２（ａ）〕。
説明する図２と図１のを併せて参照すると、上記第１の
実施例のＣＭＯＳ半導体装置は、以下のように製造され
る。まず、Ｐ型シリコン基板１０にＮウェル１１，Ｐウ
ェル１２を形成した後、選択酸化法により膜厚４００〜
８００ｎｍのフィールド酸化膜２０を形成する。フィー
ルド酸化膜２０に囲まれたＮウェル１１，Ｐウェル１２
の素子領域にそれぞれゲート酸化膜２１を形成した後、
通常のＣＶＤ法により膜厚２００〜４００ｎｍの多結晶
のシリコン膜３を堆積する〔図２（ａ）〕。
【００１４】次に、シリコン膜３を異方性エッチングし
てゲート電極パターン（平面的にはゲート電極３０と概
略同一のパターン）を形成し、これをマスクにしてＮウ
ェル１１側，Ｐウェル１２側にそれぞれボロンもしくは
ＢＦ2 ，燐もしくは砒素を１０13ｃｍ-2程度イオン注入
してそれぞれにＰ- 拡散層，Ｎ- 拡散層を形成する。Ｃ
ＶＤ法により全面に膜厚１００〜３００ｎｍの酸化膜を
堆積し、この酸化膜を異方性エッチングして上記ゲート
電極パターンの側面にサイドウォール４１を形成する。
ＣＶＤ法により全面に膜厚２０〜５０ｎｍの酸化膜４２
を堆積する。次に、Ｐ−ＭＯＳが形成される領域を覆う
レジスト７と上記ゲート電極パターンおよびサイドウォ
ール４１とをマスクにして、砒素を１０15ｃｍ-2程度イ
オン注入し、Ｎ+ 拡散層を形成し、レジスト７に覆われ
ていない部分の上記ゲート電極パターンをＮ型シリコン
膜３２に変換する〔図２（ｂ）〕。このレジスト７を除
去した後、同様の手法によりＢＦ2 を１０15ｃｍ-2程度
イオン注入し、Ｐ+ 拡散層を形成し、Ｐ型シリコン膜３
１を形成する。これにより、Ｐ型シリコン膜３１とＮ型
シリコン膜３２とのＰ−Ｎ接合部が、フィールド酸化膜
２０上に形成される。
てゲート電極パターン（平面的にはゲート電極３０と概
略同一のパターン）を形成し、これをマスクにしてＮウ
ェル１１側，Ｐウェル１２側にそれぞれボロンもしくは
ＢＦ2 ，燐もしくは砒素を１０13ｃｍ-2程度イオン注入
してそれぞれにＰ- 拡散層，Ｎ- 拡散層を形成する。Ｃ
ＶＤ法により全面に膜厚１００〜３００ｎｍの酸化膜を
堆積し、この酸化膜を異方性エッチングして上記ゲート
電極パターンの側面にサイドウォール４１を形成する。
ＣＶＤ法により全面に膜厚２０〜５０ｎｍの酸化膜４２
を堆積する。次に、Ｐ−ＭＯＳが形成される領域を覆う
レジスト７と上記ゲート電極パターンおよびサイドウォ
ール４１とをマスクにして、砒素を１０15ｃｍ-2程度イ
オン注入し、Ｎ+ 拡散層を形成し、レジスト７に覆われ
ていない部分の上記ゲート電極パターンをＮ型シリコン
膜３２に変換する〔図２（ｂ）〕。このレジスト７を除
去した後、同様の手法によりＢＦ2 を１０15ｃｍ-2程度
イオン注入し、Ｐ+ 拡散層を形成し、Ｐ型シリコン膜３
１を形成する。これにより、Ｐ型シリコン膜３１とＮ型
シリコン膜３２とのＰ−Ｎ接合部が、フィールド酸化膜
２０上に形成される。
【００１５】次に、後工程においてチタンシリサイド膜
の空隙部が形成される予定の領域を覆うレジスト７ａを
設け、上記酸化膜４２のエッチングを行なう〔図３
（ｃ）〕。このレジスト７ａを除去した後、全面に膜厚
５０〜１００ｎｍのチタン膜５０をスパッタリングする
〔図３（ｄ）〕。
の空隙部が形成される予定の領域を覆うレジスト７ａを
設け、上記酸化膜４２のエッチングを行なう〔図３
（ｃ）〕。このレジスト７ａを除去した後、全面に膜厚
５０〜１００ｎｍのチタン膜５０をスパッタリングする
〔図３（ｄ）〕。
【００１６】その後、熱処理（シンタリング）が行なわ
れ、シリコンと直接に接触する部分でのチタン膜５０は
シリサイド化反応を起し、チタンシリサイド膜５が形成
される。フィールド酸化膜２０，および酸化膜４２上に
設けられた未反応のチタン膜５０をウェットエッチング
により選択的に除去する。これによりチタンシリサイド
膜５の空隙部６が形成される。ＣＶＤ法，等を用いて全
面に表面が平坦化された層間膜４３を形成する。空隙部
６に達する開口部等を層間膜４３に形成し、アルミ膜９
を形成する〔図１〕。
れ、シリコンと直接に接触する部分でのチタン膜５０は
シリサイド化反応を起し、チタンシリサイド膜５が形成
される。フィールド酸化膜２０，および酸化膜４２上に
設けられた未反応のチタン膜５０をウェットエッチング
により選択的に除去する。これによりチタンシリサイド
膜５の空隙部６が形成される。ＣＶＤ法，等を用いて全
面に表面が平坦化された層間膜４３を形成する。空隙部
６に達する開口部等を層間膜４３に形成し、アルミ膜９
を形成する〔図１〕。
【００１７】上記第１の実施例では、空隙部６がＰ型シ
リコン膜３１とＮ型シリコン膜３２とのＰ−Ｎ接合部上
にあり、この部分をアルミ膜６により短絡するため、Ｎ
−ＭＯＳとＰ−ＭＯＳとで接続されたゲート電極３０に
おいても、電位を考慮して配置する必要はなくなる。ま
た、上記シンタリングに際してのＮ型シリコン膜３２か
らＰ型シリコン膜３１への砒素の熱拡散は、この空隙部
６の存在により抑制される。
リコン膜３１とＮ型シリコン膜３２とのＰ−Ｎ接合部上
にあり、この部分をアルミ膜６により短絡するため、Ｎ
−ＭＯＳとＰ−ＭＯＳとで接続されたゲート電極３０に
おいても、電位を考慮して配置する必要はなくなる。ま
た、上記シンタリングに際してのＮ型シリコン膜３２か
らＰ型シリコン膜３１への砒素の熱拡散は、この空隙部
６の存在により抑制される。
【００１８】ＣＭＯＳ半導体装置の断面図である図３を
参照すると、本発明の第２の実施例は、次の点で上記第
１の実施例と異なっている。まず第１に、上記第１の実
施例の途中工程での空隙部６に設けられていた酸化膜４
２（図３（ｄ）参照）の位置には、窒化チタン膜８が形
成されている。第２に、Ｐ型シリコン膜３１とＮ型シリ
コン膜３２とのＰ−Ｎ接合部の短絡はアルミ膜（図１の
アルミ膜９を参照）によるのではなく、窒化チタン膜８
により行なわれている。
参照すると、本発明の第２の実施例は、次の点で上記第
１の実施例と異なっている。まず第１に、上記第１の実
施例の途中工程での空隙部６に設けられていた酸化膜４
２（図３（ｄ）参照）の位置には、窒化チタン膜８が形
成されている。第２に、Ｐ型シリコン膜３１とＮ型シリ
コン膜３２とのＰ−Ｎ接合部の短絡はアルミ膜（図１の
アルミ膜９を参照）によるのではなく、窒化チタン膜８
により行なわれている。
【００１９】本実施例は、上記第１の実施例において形
成した酸化膜４２の形成を行なわずにＮ+ 拡散層，Ｐ+
拡散層を形成し、その後、チタン膜３を形成する。空隙
部に対応する位置のチタン膜３を窒化チタン膜８に変換
した後、シンタリングを行ない、チタンシリサイド膜５
を形成している。
成した酸化膜４２の形成を行なわずにＮ+ 拡散層，Ｐ+
拡散層を形成し、その後、チタン膜３を形成する。空隙
部に対応する位置のチタン膜３を窒化チタン膜８に変換
した後、シンタリングを行ない、チタンシリサイド膜５
を形成している。
【００２０】上記第２の実施例は、上記第１の実施例と
同じ効果を有する。さらに本実施例は、第１の実施例に
比較して、その製造方法が簡単であるという利点を有す
る。
同じ効果を有する。さらに本実施例は、第１の実施例に
比較して、その製造方法が簡単であるという利点を有す
る。
【００２１】ＣＭＯＳ半導体装置の断面図である図４を
参照すると、本発明の第３の実施例では、Ｐ型シリコン
膜３１とＮ型シリコン膜３２とのＰ−Ｎ接合部はＮ型シ
リコン膜３２側から延在したチタンシリサイド膜５によ
り覆われ、フィールド酸化膜２０上に形成されているＰ
型シリコン膜３１上に空隙部６が設けられている。これ
により、砒素のＰ型シリコン膜３１への拡散が最小限に
抑えられる。
参照すると、本発明の第３の実施例では、Ｐ型シリコン
膜３１とＮ型シリコン膜３２とのＰ−Ｎ接合部はＮ型シ
リコン膜３２側から延在したチタンシリサイド膜５によ
り覆われ、フィールド酸化膜２０上に形成されているＰ
型シリコン膜３１上に空隙部６が設けられている。これ
により、砒素のＰ型シリコン膜３１への拡散が最小限に
抑えられる。
【００２２】本実施例の製造方法は、空隙部６を形成す
るための酸化膜４２を設ける位置と、上記Ｐ−Ｎ接合部
を短絡するためのアルミ膜９が不用であるという点とが
上記第１の実施例と異なっている。
るための酸化膜４２を設ける位置と、上記Ｐ−Ｎ接合部
を短絡するためのアルミ膜９が不用であるという点とが
上記第１の実施例と異なっている。
【００２３】
【発明の効果】以上説明したように本発明は、Ｎ−ＭＯ
Ｓ，Ｐ−ＭＯＳのそれぞれのゲート電極をチャネル型と
同一導電型のシリコン膜を含んだポリサイド構造とし、
かつ、Ｎ−ＭＯＳとＰ−ＭＯＳとを接続するゲート電極
ではフィールド酸化膜上で金属シリサイド膜の空隙部を
設け、かつ、Ｎ型シリコン膜とＰ型シリコン膜とのＰ−
Ｎ接合部を短絡する導電体膜を設けることにより、半導
体装置の集積度の向上を妨げることなく、シリコン膜中
に含まれた不純物，特にＮ型不純物の砒素（Ａｓ）のこ
の金属シリサイド膜を介してＰ型ゲート電極への再拡散
が抑制され、Ｐ−ＭＯＳのしきい電圧の変動が無くな
り、層間膜のリフロー性も確保される。
Ｓ，Ｐ−ＭＯＳのそれぞれのゲート電極をチャネル型と
同一導電型のシリコン膜を含んだポリサイド構造とし、
かつ、Ｎ−ＭＯＳとＰ−ＭＯＳとを接続するゲート電極
ではフィールド酸化膜上で金属シリサイド膜の空隙部を
設け、かつ、Ｎ型シリコン膜とＰ型シリコン膜とのＰ−
Ｎ接合部を短絡する導電体膜を設けることにより、半導
体装置の集積度の向上を妨げることなく、シリコン膜中
に含まれた不純物，特にＮ型不純物の砒素（Ａｓ）のこ
の金属シリサイド膜を介してＰ型ゲート電極への再拡散
が抑制され、Ｐ−ＭＯＳのしきい電圧の変動が無くな
り、層間膜のリフロー性も確保される。
【図１】本発明の第１の実施例を説明するための平面
図，および断面図である。
図，および断面図である。
【図２】上記第１の実施例の製造方法を説明するための
工程順の断面図である。
工程順の断面図である。
【図３】本発明の第２の実施例を説明するための断面図
である。
である。
【図４】本発明の第３の実施例を説明するための断面図
である。
である。
【符号の説明】 ５ チタンシリサイド膜 ９ アルミ膜 １０ Ｐ型シリコン基板 １１ Ｎウェル １２ Ｐウェル ２１ ゲート酸化膜 ３０ ゲート電極 ３１ Ｐ型シリコン膜 ３２ Ｎ型シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/08 １０１ Ｃ
Claims (3)
- 【請求項１】 Ｎ型シリコン膜と高融点金属シリサイド
膜とからなるポリサイド構造のゲート電極を具備して一
導電型半導体基板表面のＰウェルに設けられたＮチャネ
ルＭＯＳトランジスタと、Ｐ型シリコン膜と前記高融点
金属シリサイド膜とからなるポリサイド構造のゲート電
極を具備して前記一導電型半導体基板表面のＮウェルに
設けられたＰチャネルＭＯＳトランジスタと、前記Ｎチ
ャネルＭＯＳトランジスタ並びに前記ＰチャネルＭＯＳ
トランジスタを取り囲んで前記一導電型半導体基板表面
に設けられたフィールド酸化膜とを有することと、 前記ＮチャネルＭＯＳトランジスタのゲート電極と前記
ＰチャネルＭＯＳトランジスタのゲート電極とが前記フ
ィールド酸化膜上で接続されるとき、前記フィールド酸
化膜上に設けられた前記Ｎ型シリコン膜と前記Ｐ型シリ
コン膜とによるＰ−Ｎ接合部を有し、前記Ｐ−Ｎ接合部
直上を含む領域に設けられた前記高融点シリサイド膜の
空隙部を有し、前記空隙部において前記Ｐ−Ｎ接合部に
直接に接続する導電体膜を有することとを特徴とする相
補型半導体装置。 - 【請求項２】 前記導電体膜が、アルミニウム系の金属
膜，貴金属膜，高融点金属膜，および高融点金属窒化膜
の少なくとも１つからなることを特徴とする請求項１記
載の相補型半導体装置。 - 【請求項３】 Ｎ型シリコン膜と高融点金属シリサイド
膜とからなるポリサイド構造のゲート電極を具備して一
導電型半導体基板表面のＰウェルに設けられたＮチャネ
ルＭＯＳトランジスタと、Ｐ型シリコン膜と前記高融点
金属シリサイド膜とからなるポリサイド構造のゲート電
極を具備して前記一導電型半導体基板表面のＮウェルに
設けられたＰチャネルＭＯＳトランジスタと、前記Ｎチ
ャネルＭＯＳトランジスタ並びに前記ＰチャネルＭＯＳ
トランジスタを取り囲んで前記一導電型半導体基板表面
に設けられたフィールド酸化膜とを有することと、 前記ＮチャネルＭＯＳトランジスタのゲート電極と前記
ＰチャネルＭＯＳトランジスタのゲート電極とが前記フ
ィールド酸化膜上で接続されるとき、前記フィールド酸
化膜上に設けられた前記Ｎ型シリコン膜と前記Ｐ型シリ
コン膜とによるＰ−Ｎ接合部を有し、前記Ｐ−Ｎ接合部
直上には前記ＮチャネルＭＯＳトランジスタのゲート電
極から延在した前記高融点金属シリサイド膜を有し、前
記フィールド酸化膜上の前記Ｐ型シリコン膜上には前記
高融点シリサイド膜の空隙部を有することとを特徴とす
る相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175107A JPH0621374A (ja) | 1992-07-02 | 1992-07-02 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175107A JPH0621374A (ja) | 1992-07-02 | 1992-07-02 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621374A true JPH0621374A (ja) | 1994-01-28 |
Family
ID=15990388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175107A Pending JPH0621374A (ja) | 1992-07-02 | 1992-07-02 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621374A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6853039B2 (en) | 2000-09-05 | 2005-02-08 | Oki Electric Industry Co., Ltd. | Dual-gate CMOS semiconductor device and dual-gate CMOS semiconductor device manufacturing method |
-
1992
- 1992-07-02 JP JP4175107A patent/JPH0621374A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6194766B1 (en) | 1998-01-13 | 2001-02-27 | Lsi Logic Corporation | Integrated circuit having low voltage and high voltage devices on a common semiconductor substrate |
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6853039B2 (en) | 2000-09-05 | 2005-02-08 | Oki Electric Industry Co., Ltd. | Dual-gate CMOS semiconductor device and dual-gate CMOS semiconductor device manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744395A (en) | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure | |
| US6576512B2 (en) | Method of manufacturing an EEPROM device | |
| JPS58175846A (ja) | 半導体装置の製造方法 | |
| US6403417B1 (en) | Method for in-situ fabrication of a landing via and a strip contact in an embedded memory | |
| JPS6181670A (ja) | Ｍｏｓ集積回路およびその製造方法 | |
| US6828604B2 (en) | Semiconductor device with antenna pattern for reducing plasma damage | |
| EP0151476B1 (en) | A read only memory and a method of manufacturing the same | |
| JP3348868B2 (ja) | 集積回路接続を形成する方法 | |
| US5332913A (en) | Buried interconnect structure for semiconductor devices | |
| US6200871B1 (en) | High performance self-aligned silicide process for sub-half-micron semiconductor technologies | |
| JPH10312975A (ja) | 半導体装置及びその製造方法 | |
| US6593631B2 (en) | Method of fabricating semiconductor device | |
| JPH07115196A (ja) | 半導体装置及びその製造方法 | |
| JPH0621374A (ja) | 相補型半導体装置 | |
| JP2910839B2 (ja) | 半導体装置とその製造方法 | |
| JPH08264769A (ja) | 半導体装置の製造方法 | |
| JP3263941B2 (ja) | 半導体装置の製造方法 | |
| JP3104322B2 (ja) | 半導体装置 | |
| JPH065696B2 (ja) | 半導体装置の製造方法 | |
| US5254874A (en) | High density local interconnect in a semiconductor circuit using metal silicide | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JP3037100B2 (ja) | 半導体装置の製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH05235288A (ja) | ＢｉＭＯＳ半導体装置の製造方法 | |
| JP2966482B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |