JP2910839B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2910839B2 JP2910839B2 JP8164221A JP16422196A JP2910839B2 JP 2910839 B2 JP2910839 B2 JP 2910839B2 JP 8164221 A JP8164221 A JP 8164221A JP 16422196 A JP16422196 A JP 16422196A JP 2910839 B2 JP2910839 B2 JP 2910839B2
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- gate electrode
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- mos transistor
- silicide
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置と半導体
装置の製造方法に関し、特に相補型ＭＯＳトランジスタ
について、Ｎチャネル型トランジスタのゲート電極とし
てＮ型のポリシリコン、Ｐチャネル型トランジスタのゲ
ート電極としてＰ型のポリシリコンを使用する表面チャ
ネル型トランジスタに関するものである。
装置の製造方法に関し、特に相補型ＭＯＳトランジスタ
について、Ｎチャネル型トランジスタのゲート電極とし
てＮ型のポリシリコン、Ｐチャネル型トランジスタのゲ
ート電極としてＰ型のポリシリコンを使用する表面チャ
ネル型トランジスタに関するものである。
【０００２】
【従来の技術】表面チャネル型トランジスタにおいて
は、ＮチャネルトランジスタとＰチャネルトランジスタ
のゲート電極が異なる導電型であり、それぞれのゲート
電極の境界部分がオーミック接合にならないという問題
があった。また、ゲート電極上層と活性領域の抵抗を下
げるために、高融点金属により自己整合的にシリサイド
化する必要があった。
は、ＮチャネルトランジスタとＰチャネルトランジスタ
のゲート電極が異なる導電型であり、それぞれのゲート
電極の境界部分がオーミック接合にならないという問題
があった。また、ゲート電極上層と活性領域の抵抗を下
げるために、高融点金属により自己整合的にシリサイド
化する必要があった。
【０００３】特開昭５９−２１３１５６号公報に開示さ
れている第１の従来技術では、図２（ａ）と図２（ｂ）
に例示するように、Ｎチャネル領域のゲート電極が高融
点金属、金属シリサイド、Ｎ+ 多結晶シリコン、Ｐチャ
ネル領域のゲート電極が高融点金属、金属シリサイド、
Ｐ+ 多結晶シリコン（ポリシリコン）の３層構造で形成
され、Ｐチャネル領域とＮチャネル領域は３層構造の表
面層の高融点金属でオーミックな接続となっている。
れている第１の従来技術では、図２（ａ）と図２（ｂ）
に例示するように、Ｎチャネル領域のゲート電極が高融
点金属、金属シリサイド、Ｎ+ 多結晶シリコン、Ｐチャ
ネル領域のゲート電極が高融点金属、金属シリサイド、
Ｐ+ 多結晶シリコン（ポリシリコン）の３層構造で形成
され、Ｐチャネル領域とＮチャネル領域は３層構造の表
面層の高融点金属でオーミックな接続となっている。
【０００４】特開平３−２０３３６６号公報に開示され
ている第２の従来技術では、図３（ａ）〜（ｃ）に例示
するように、ゲート電極上のシリサイド層を通した不純
物の相互拡散を防ぐために、ゲートの接続部でＰ型ゲー
ト上とＮ型ゲート上のシリサイド層を互いに離間し、共
通ゲート入力コンタクト形成時にそれぞれのシリサイド
層を接続する構造となっている。
ている第２の従来技術では、図３（ａ）〜（ｃ）に例示
するように、ゲート電極上のシリサイド層を通した不純
物の相互拡散を防ぐために、ゲートの接続部でＰ型ゲー
ト上とＮ型ゲート上のシリサイド層を互いに離間し、共
通ゲート入力コンタクト形成時にそれぞれのシリサイド
層を接続する構造となっている。
【０００５】
【発明が解決しようとする課題】上記した第１の従来技
術では、異なる導電型のゲート電極のオーミック接合は
達成できるが、ゲート電極上に高融点金属を残す構造で
あるため、ゲート電極上と活性領域を自己整合的にシリ
サイド化できないという欠点を有していた。
術では、異なる導電型のゲート電極のオーミック接合は
達成できるが、ゲート電極上に高融点金属を残す構造で
あるため、ゲート電極上と活性領域を自己整合的にシリ
サイド化できないという欠点を有していた。
【０００６】又、上記した第２の従来技術では、シリサ
イド層を通したＰ型、Ｎ型のゲート電極の不純物の相互
拡散は防げるが、素子の微細化が困難で、工程数も多い
という欠点を有していた。また、単純にゲート電極上と
活性領域に自己整合的にシリサイド層を形成した場合、
Ｐ型ゲート電極とＮ型ゲート電極の境界付近ではＰＮ接
合が形成されるため、それぞれのゲート電極は主に薄い
シリサイド層のみで導通することになり、素子の不安定
性が問題となる。
イド層を通したＰ型、Ｎ型のゲート電極の不純物の相互
拡散は防げるが、素子の微細化が困難で、工程数も多い
という欠点を有していた。また、単純にゲート電極上と
活性領域に自己整合的にシリサイド層を形成した場合、
Ｐ型ゲート電極とＮ型ゲート電極の境界付近ではＰＮ接
合が形成されるため、それぞれのゲート電極は主に薄い
シリサイド層のみで導通することになり、素子の不安定
性が問題となる。
【０００７】本発明の課題は上記問題点を解消し、Ｐ型
ゲート電極とＮ型ゲート電極の境界部分のシリサイドを
厚く形成することで、それぞれのゲート電極の電気的接
続を確実にする半導体装置とその製造方法を提供するこ
とである。
ゲート電極とＮ型ゲート電極の境界部分のシリサイドを
厚く形成することで、それぞれのゲート電極の電気的接
続を確実にする半導体装置とその製造方法を提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明によれば、Ｎチャ
ネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトラン
ジスタが同一半導体基板に形成された半導体装置におい
て、前記ＮチャネルＭＯＳトランジスタのゲート電極に
はＮ型ポリシリコン、前記ＰチャネルＭＯＳトランジス
タのゲート電極にはＰ型ポリシリコンが使用され、前記
Ｎ型及び前記Ｐ型のゲート電極の境界領域にはノンドー
プｐ−Ｓｉ領域が設けられ、該半導体基板上の活性領域
と前記Ｎ型及び前記Ｐ型のゲート電極の上層部に高融点
金属のシリサイドが形成され、前記境界領域におけるシ
リサイドが前記境界領域以外よりも厚く形成されている
ことを特徴とする半導体装置が得られる。
ネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトラン
ジスタが同一半導体基板に形成された半導体装置におい
て、前記ＮチャネルＭＯＳトランジスタのゲート電極に
はＮ型ポリシリコン、前記ＰチャネルＭＯＳトランジス
タのゲート電極にはＰ型ポリシリコンが使用され、前記
Ｎ型及び前記Ｐ型のゲート電極の境界領域にはノンドー
プｐ−Ｓｉ領域が設けられ、該半導体基板上の活性領域
と前記Ｎ型及び前記Ｐ型のゲート電極の上層部に高融点
金属のシリサイドが形成され、前記境界領域におけるシ
リサイドが前記境界領域以外よりも厚く形成されている
ことを特徴とする半導体装置が得られる。
【０００９】又、本発明によれば、半導体基板上に形成
された、ゲート電極に側壁酸化膜を具備する表面チャネ
ル型ＭＯＳトランジスタに関し、イオン注入によりＰ型
ＭＯＳトランジスタにはＰ型ゲート電極を形成し、Ｎ型
ＭＯＳトランジスタにはＮ型ゲート電極を形成する際
に、それぞれのゲート電極の境界部分をノンドープ領域
とする工程と、該半導体基板上の全面に高融点金属を成
膜する工程と、熱処理を加えてそれぞれのゲート電極上
と活性領域にシリサイドを形成するとともに、前記ノン
ドープ領域にはそれ以外の領域よりも厚くシリサイドを
形成する工程と、未反応の該高融点金属を除去する工程
を含むことを特徴とする半導体装置の製造方法が得られ
る。
された、ゲート電極に側壁酸化膜を具備する表面チャネ
ル型ＭＯＳトランジスタに関し、イオン注入によりＰ型
ＭＯＳトランジスタにはＰ型ゲート電極を形成し、Ｎ型
ＭＯＳトランジスタにはＮ型ゲート電極を形成する際
に、それぞれのゲート電極の境界部分をノンドープ領域
とする工程と、該半導体基板上の全面に高融点金属を成
膜する工程と、熱処理を加えてそれぞれのゲート電極上
と活性領域にシリサイドを形成するとともに、前記ノン
ドープ領域にはそれ以外の領域よりも厚くシリサイドを
形成する工程と、未反応の該高融点金属を除去する工程
を含むことを特徴とする半導体装置の製造方法が得られ
る。
【００１０】さらに、本発明によれば、前記高融点金属
がチタン（Ｔｉ）、コバルト（Ｃｏ）、モリブデン（Ｍ
ｏ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）のい
ずれかであることを特徴とする半導体装置の製造方法が
得られる。
がチタン（Ｔｉ）、コバルト（Ｃｏ）、モリブデン（Ｍ
ｏ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）のい
ずれかであることを特徴とする半導体装置の製造方法が
得られる。
【００１１】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して詳細に説明する。図１（ａ）に示す
ように、Ｐ型半導体基板の所定の領域にＮウェル２を設
け、これをＰチャネルトランジスタ領域１とし、素子形
成領域をＰ型活性領域６、Ｐ型ゲート電極４とする。ま
た、近接するＰ型基板領域をＮチャネルトランジスタ領
域３とし、素子形成領域をＮ型活性領域７、Ｎ型ゲート
電極５とする。また、図１（ａ）において、Ｐ型活性領
域６、Ｎ型活性領域７、Ｐ型ゲート電極４、Ｎ型ゲート
電極５の上層には自己整合的にチタンシリサイド９が形
成されている。ここではＴｉシリサイドで説明している
が、Ｃｏ、Ｍｏ、Ｚｒ、Ｗ等の高融点金属であればよ
い。ここで、Ｐ型ゲート電極４とＮ型ゲート電極５の境
界部分はノンドープ領域８であり、境界部分以外のゲー
ト電極上よりもチタンシリサイド９が厚く形成されてい
る。
いて図面を参照して詳細に説明する。図１（ａ）に示す
ように、Ｐ型半導体基板の所定の領域にＮウェル２を設
け、これをＰチャネルトランジスタ領域１とし、素子形
成領域をＰ型活性領域６、Ｐ型ゲート電極４とする。ま
た、近接するＰ型基板領域をＮチャネルトランジスタ領
域３とし、素子形成領域をＮ型活性領域７、Ｎ型ゲート
電極５とする。また、図１（ａ）において、Ｐ型活性領
域６、Ｎ型活性領域７、Ｐ型ゲート電極４、Ｎ型ゲート
電極５の上層には自己整合的にチタンシリサイド９が形
成されている。ここではＴｉシリサイドで説明している
が、Ｃｏ、Ｍｏ、Ｚｒ、Ｗ等の高融点金属であればよ
い。ここで、Ｐ型ゲート電極４とＮ型ゲート電極５の境
界部分はノンドープ領域８であり、境界部分以外のゲー
ト電極上よりもチタンシリサイド９が厚く形成されてい
る。
【００１２】本実施の形態の構成について、図１
（ｂ），（ｃ），（ｄ）を用いてさらに詳しく説明す
る。Ｐ型半導体基板に公知の技術により素子分離酸化膜
１０とドープをしていない１５００オングストローム程
度の膜厚のポリシリコンでゲート電極を形成した後、全
面に酸化膜を成長させ、エッチバックすることでゲート
電極に側壁酸化膜１１を成長させる。この後、Ｐ型ゲー
ト電極４、Ｎ型ゲート電極５、Ｐ型活性領域６、及びＮ
型活性領域７をフォトリソグラフィー、例えばボロン
（Ｂ）と砒素（Ａｓ）のイオン注入により形成するが、
同時にそれぞれのゲート電極の境界部分にはノンドープ
領域８を形成する。このためにはＡｓが注入されない部
分とＢが注入されない部分とが重なるようなマスクを使
用する。
（ｂ），（ｃ），（ｄ）を用いてさらに詳しく説明す
る。Ｐ型半導体基板に公知の技術により素子分離酸化膜
１０とドープをしていない１５００オングストローム程
度の膜厚のポリシリコンでゲート電極を形成した後、全
面に酸化膜を成長させ、エッチバックすることでゲート
電極に側壁酸化膜１１を成長させる。この後、Ｐ型ゲー
ト電極４、Ｎ型ゲート電極５、Ｐ型活性領域６、及びＮ
型活性領域７をフォトリソグラフィー、例えばボロン
（Ｂ）と砒素（Ａｓ）のイオン注入により形成するが、
同時にそれぞれのゲート電極の境界部分にはノンドープ
領域８を形成する。このためにはＡｓが注入されない部
分とＢが注入されない部分とが重なるようなマスクを使
用する。
【００１３】引き続き、全面にチタン（Ｔｉ）を３００
オングストローム程度スパッタし、熱処理を行うことで
活性層及びゲート電極上に自己整合的にチタンシリサイ
ド９を形成するが、このとき、ノンドープ領域８では不
純物が注入されていない為にシリサイド化反応が速く進
み、ノンドープ領域８以外よりも数１０オングストロー
ム程度厚くシリサイドが形成される。その後、未反応の
Ｔｉを除去した後、周知の方法でＬＳＩを形成する。
オングストローム程度スパッタし、熱処理を行うことで
活性層及びゲート電極上に自己整合的にチタンシリサイ
ド９を形成するが、このとき、ノンドープ領域８では不
純物が注入されていない為にシリサイド化反応が速く進
み、ノンドープ領域８以外よりも数１０オングストロー
ム程度厚くシリサイドが形成される。その後、未反応の
Ｔｉを除去した後、周知の方法でＬＳＩを形成する。
【００１４】
【発明の効果】以上に述べたように、本発明によれば、
表面チャネル型を有するＭＯＳトランジスタについて、
Ｐ型ゲート電極とＮ型ゲート電極の境界部分の電気的接
続が確実になり素子の信頼性が向上できる。また、素子
の微細化を制限することがなく、工程数の増大もない。
表面チャネル型を有するＭＯＳトランジスタについて、
Ｐ型ゲート電極とＮ型ゲート電極の境界部分の電気的接
続が確実になり素子の信頼性が向上できる。また、素子
の微細化を制限することがなく、工程数の増大もない。
【図１】（ａ）は本発明の一実施の形態を示した図であ
り、（ｂ）は（ａ）のＡ−Ａ′線縦断面図であり、
（ｃ）は（ａ）のＢ−Ｂ′線縦断面図であり、（ｄ）は
（ａ）のＣ−Ｃ′線縦断面図である。
り、（ｂ）は（ａ）のＡ−Ａ′線縦断面図であり、
（ｃ）は（ａ）のＢ−Ｂ′線縦断面図であり、（ｄ）は
（ａ）のＣ−Ｃ′線縦断面図である。
【図２】（ａ）は、第１の従来方法の一実施の形態を示
した図であり、（ｂ）は（ａ）の断面図である。
した図であり、（ｂ）は（ａ）の断面図である。
【図３】（ａ）は第２の従来方法の一実施の形態を示し
た図であり、（ｂ）は（ａ）のＡ−Ａ′線縦断面図、
（ｃ）は（ａ）のＢ−Ｂ′線縦断面図である。
た図であり、（ｂ）は（ａ）のＡ−Ａ′線縦断面図、
（ｃ）は（ａ）のＢ−Ｂ′線縦断面図である。
１ Ｐチャネルトランジスタ領域 ２ Ｎウェル ３ Ｎチャネルトランジスタ領域 ４ Ｐ型ゲート電極 ５ Ｎ型ゲート電極 ６ Ｐ型活性領域 ７ Ｎ型活性領域 ８ ノンドープ領域 ９ チタンシリサイド １０ 素子分離酸化膜 １１ 側壁酸化膜 １２ コンタクト １３ 層間絶縁膜 ２０ ＳｉＯ2 フィールド絶縁膜 ２１ Ｎチャネル領域ゲート電極配線 ２２ Ｐチャネル領域ゲート電極配線 ２３ Ｎ+ 多結晶シリコン ２４ Ｐ+ 多結晶シリコン ２５ Ｎ+ Ｍｏシリサイド ２６ Ｐ+ Ｍｏシリサイド ２７ Ｍｏ ２８ ＳｉＯ2 第２フィールド酸化膜 ２９ アルミニウム配線 ３１ ＰチャネルＭＯＳトランジスタ ３２ Ｎウェル ３３ ＮチャネルＭＯＳトランジスタ ３４ 第１ゲート電極 ３５ 第２ゲート電極 ３６ 入力アルミ配線 ３７ 共通ゲートコンタクト部 ３８ 多結晶シリコン層 ３９ Ｖｃｃアルミ配線 ４０ ＧＮＤアルミ配線 ４１ 出力アルミ配線 ４２ コンタクト孔 ４３ Ｐ型半導体基板 ４４ フィールド酸化膜 ４５ ゲート酸化膜 ４６ ゲート多結晶シリコン電極 ４８ Ｔｉシリサイド ４９ 層間絶縁膜 ５０ アルミ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092
Claims (3)
- 【請求項１】 Ｎチャネル型ＭＯＳトランジスタとＰチ
ャネル型ＭＯＳトランジスタが同一半導体基板に形成さ
れた半導体装置において、前記ＮチャネルＭＯＳトラン
ジスタのゲート電極にはＮ型ポリシリコン、前記Ｐチャ
ネルＭＯＳトランジスタのゲート電極にはＰ型ポリシリ
コンが使用され、前記Ｎ型及び前記Ｐ型のゲート電極の
境界領域にはノンドープｐ−Ｓｉ領域が設けられ、該半
導体基板上の活性領域と前記Ｎ型及び前記Ｐ型のゲート
電極の上層部に高融点金属のシリサイドが形成され、前
記境界領域におけるシリサイドが前記境界領域以外より
も厚く形成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された、ゲート電極
に側壁酸化膜を具備する表面チャネル型ＭＯＳトランジ
スタに関し、イオン注入によりＰ型ＭＯＳトランジスタ
にはＰ型ゲート電極を形成し、Ｎ型ＭＯＳトランジスタ
にはＮ型ゲート電極を形成する際に、それぞれのゲート
電極の境界部分をノンドープ領域とする工程と、該半導
体基板上の全面に高融点金属を成膜する工程と、熱処理
を加えてそれぞれのゲート電極上と活性領域にシリサイ
ドを形成するとともに、前記ノンドープ領域にはそれ以
外の領域よりも厚くシリサイドを形成する工程と、未反
応の該高融点金属を除去する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記高融点金属がチタン（Ｔｉ）、コバ
ルト（Ｃｏ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚ
ｒ）、タングステン（Ｗ）のいずれかであることを特徴
とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164221A JP2910839B2 (ja) | 1996-06-25 | 1996-06-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164221A JP2910839B2 (ja) | 1996-06-25 | 1996-06-25 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012745A JPH1012745A (ja) | 1998-01-16 |
| JP2910839B2 true JP2910839B2 (ja) | 1999-06-23 |
Family
ID=15788980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8164221A Expired - Lifetime JP2910839B2 (ja) | 1996-06-25 | 1996-06-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910839B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100255134B1 (ko) * | 1997-12-31 | 2000-05-01 | 윤종용 | 반도체 장치 및 그 제조 방법 |
| JP3631380B2 (ja) | 1998-08-28 | 2005-03-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002076138A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | デュアルゲート構造を有する半導体装置の製造方法、およびその方法により製造された半導体装置 |
| JP2002217311A (ja) | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4000256B2 (ja) | 2001-12-11 | 2007-10-31 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP4268569B2 (ja) | 2004-06-16 | 2009-05-27 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-06-25 JP JP8164221A patent/JP2910839B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1012745A (ja) | 1998-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990310 |