JPH10189966A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10189966A JPH10189966A JP8356493A JP35649396A JPH10189966A JP H10189966 A JPH10189966 A JP H10189966A JP 8356493 A JP8356493 A JP 8356493A JP 35649396 A JP35649396 A JP 35649396A JP H10189966 A JPH10189966 A JP H10189966A
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
(57)【要約】
【課題】 高温熱処理等によるゲート絶縁膜の劣化等を
防止することができ、しかも信頼性や特性に優れた半導
体装置を得る。 【解決手段】 半導体基板１上のゲート形成予定域にダ
ミーゲートパターン４を形成する工程と、このダミーゲ
ートパターン４をマスクとして半導体基板１に不純物を
導入してソース／ドレイン領域６を形成する工程と、ダ
ミーゲートパターン４の周囲に絶縁膜７を形成する工程
と、ダミーゲートパターン４を選択的に除去する工程
と、ダミーゲートパターン４が除去された凹部の底面及
び側面にゲート絶縁膜９を形成する工程と、ゲート絶縁
膜９が形成された凹部に導電材を埋め込んでゲート電極
１０を形成する工程とを有する。
防止することができ、しかも信頼性や特性に優れた半導
体装置を得る。 【解決手段】 半導体基板１上のゲート形成予定域にダ
ミーゲートパターン４を形成する工程と、このダミーゲ
ートパターン４をマスクとして半導体基板１に不純物を
導入してソース／ドレイン領域６を形成する工程と、ダ
ミーゲートパターン４の周囲に絶縁膜７を形成する工程
と、ダミーゲートパターン４を選択的に除去する工程
と、ダミーゲートパターン４が除去された凹部の底面及
び側面にゲート絶縁膜９を形成する工程と、ゲート絶縁
膜９が形成された凹部に導電材を埋め込んでゲート電極
１０を形成する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】シリコン酸化膜（ＳｉＯ2 ）をゲート酸
化膜として用いるＭＯＳトランジスタにおいて、ゲート
酸化膜の薄膜化はトランジスタの高性能化を進める上で
重要な役割を果たしている。しかし、ダイレクト・トン
ネリングが起こる膜厚よりゲート酸化膜を薄く（例えば
３ｎｍ程度以下の膜厚）することは、トランジスタの実
用上問題であると考えられている。この問題に対する解
決策の一つとして、Ｔａ2 Ｏ5 膜などのいわゆる「高誘
電体膜」をゲート絶縁膜として用い、ゲート電極と基板
間やゲート電極とソース／ドレイン間のリーク電流（ダ
イレクト・トンネリング）を抑えつつ酸化膜換算膜厚を
小さくする方法が提案されている。
化膜として用いるＭＯＳトランジスタにおいて、ゲート
酸化膜の薄膜化はトランジスタの高性能化を進める上で
重要な役割を果たしている。しかし、ダイレクト・トン
ネリングが起こる膜厚よりゲート酸化膜を薄く（例えば
３ｎｍ程度以下の膜厚）することは、トランジスタの実
用上問題であると考えられている。この問題に対する解
決策の一つとして、Ｔａ2 Ｏ5 膜などのいわゆる「高誘
電体膜」をゲート絶縁膜として用い、ゲート電極と基板
間やゲート電極とソース／ドレイン間のリーク電流（ダ
イレクト・トンネリング）を抑えつつ酸化膜換算膜厚を
小さくする方法が提案されている。
【０００３】しかし、この様な高誘電体膜を使ったトラ
ンジスタは、高誘電体膜を用いたゲート絶縁膜及びメタ
ル材料を用いたゲート電極を形成した後の８００℃から
１０００℃におよぶ高温熱工程（ソース／ドレイン拡散
層の形成工程、層間膜のリフロー工程等）を経ると、Ｓ
ｉと高誘電体膜或いは高誘電体膜とゲート電極間の界面
反応を生じる。したがって、この様な高温工程に耐える
ことが困難であり、高誘電体膜の劣化を引き起こし、電
気的に特性の良いトランジスタを得ることが難しいとい
う問題がある。
ンジスタは、高誘電体膜を用いたゲート絶縁膜及びメタ
ル材料を用いたゲート電極を形成した後の８００℃から
１０００℃におよぶ高温熱工程（ソース／ドレイン拡散
層の形成工程、層間膜のリフロー工程等）を経ると、Ｓ
ｉと高誘電体膜或いは高誘電体膜とゲート電極間の界面
反応を生じる。したがって、この様な高温工程に耐える
ことが困難であり、高誘電体膜の劣化を引き起こし、電
気的に特性の良いトランジスタを得ることが難しいとい
う問題がある。
【０００４】図１２（ａ）及び（ｂ）は、このような従
来の問題点を説明するための図である。これらの図にお
いて、３１はシリコン基板、３２はＳＴＩ（Shallow Tr
enchIsolation）による素子分離領域、３３はゲート絶
縁膜、３４はゲート電極、３５はソース／ドレイン層で
ある。
来の問題点を説明するための図である。これらの図にお
いて、３１はシリコン基板、３２はＳＴＩ（Shallow Tr
enchIsolation）による素子分離領域、３３はゲート絶
縁膜、３４はゲート電極、３５はソース／ドレイン層で
ある。
【０００５】例えば、ソース／ドレイン層３５の熱工程
を避けるため、ソース／ドレイン層３５をゲート電極３
４より先に形成する場合、図１２（ａ）に示すように、
ソース／ドレイン層３５とゲート電極３４との合わせず
れが大きな問題となる。また、ゲート電極３４を形成し
た後のリフローなどの平坦化工程における熱工程をどの
ようにするかという問題もある。
を避けるため、ソース／ドレイン層３５をゲート電極３
４より先に形成する場合、図１２（ａ）に示すように、
ソース／ドレイン層３５とゲート電極３４との合わせず
れが大きな問題となる。また、ゲート電極３４を形成し
た後のリフローなどの平坦化工程における熱工程をどの
ようにするかという問題もある。
【０００６】また、従来どおり、ゲート電極３４を先に
形成して、ソース／ドレイン層３５を後で形成する場
合、ソース／ドレイン層３５の活性化工程やリフロー工
程等の高温工程に耐えるため、図１２（ｂ）に示すよう
に、高誘電体膜を例えばＳｉＯ2 膜で挟んでゲート絶縁
膜３３を形成するなどの対策が必要となる。したがっ
て、かえってゲート絶縁膜のトータルの酸化膜換算膜厚
が厚くなってしまうといった問題がある。
形成して、ソース／ドレイン層３５を後で形成する場
合、ソース／ドレイン層３５の活性化工程やリフロー工
程等の高温工程に耐えるため、図１２（ｂ）に示すよう
に、高誘電体膜を例えばＳｉＯ2 膜で挟んでゲート絶縁
膜３３を形成するなどの対策が必要となる。したがっ
て、かえってゲート絶縁膜のトータルの酸化膜換算膜厚
が厚くなってしまうといった問題がある。
【０００７】また、ゲート電極３４とソース／ドレイン
層３５との間の耐圧や素子の信頼性を向上させるため
に、通常ゲート電極３４の加工後に後酸化を行なってい
るが、この後酸化工程（例えば９００℃、３０分程度）
で高誘電体膜の組成が変わり、その結果、ゲート絶縁膜
３３のリーク電流が増加するなどの絶縁膜としての特性
劣化の問題もあった。
層３５との間の耐圧や素子の信頼性を向上させるため
に、通常ゲート電極３４の加工後に後酸化を行なってい
るが、この後酸化工程（例えば９００℃、３０分程度）
で高誘電体膜の組成が変わり、その結果、ゲート絶縁膜
３３のリーク電流が増加するなどの絶縁膜としての特性
劣化の問題もあった。
【０００８】
【発明が解決しようとする課題】このように、高誘電体
膜をゲート絶縁膜に適用しようとした場合、高誘電体膜
が高温熱処理工程に対して十分な耐熱性を有していない
ため、高誘電体膜が劣化する等、電気的に特性の良いト
ランジスタを得ることが難しかった。
膜をゲート絶縁膜に適用しようとした場合、高誘電体膜
が高温熱処理工程に対して十分な耐熱性を有していない
ため、高誘電体膜が劣化する等、電気的に特性の良いト
ランジスタを得ることが難しかった。
【０００９】本発明の目的は、例えば高誘電体膜等をゲ
ート絶縁膜に適用した場合に、高温熱処理等によるゲー
ト絶縁膜の劣化等を防止することができ、しかも信頼性
や特性に優れた半導体素子を得ることが可能な半導体装
置及びその製造方法を提供することにある。
ート絶縁膜に適用した場合に、高温熱処理等によるゲー
ト絶縁膜の劣化等を防止することができ、しかも信頼性
や特性に優れた半導体素子を得ることが可能な半導体装
置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明における半導体装
置は、ソース、ドレイン及びソース・ドレイン間の導通
状態を制御するゲート電極を有する半導体素子を含む半
導体装置において、前記半導体素子のゲート電極の底面
及び側面がゲート絶縁膜によって覆われていることを特
徴とする。
置は、ソース、ドレイン及びソース・ドレイン間の導通
状態を制御するゲート電極を有する半導体素子を含む半
導体装置において、前記半導体素子のゲート電極の底面
及び側面がゲート絶縁膜によって覆われていることを特
徴とする。
【００１１】前記半導体素子としては、ＭＩＳトランジ
スタや強誘電体メモリ素子等、ソース、ドレイン及びゲ
ート電極を有するトランジスタ構造の素子があげられ
る。
スタや強誘電体メモリ素子等、ソース、ドレイン及びゲ
ート電極を有するトランジスタ構造の素子があげられ
る。
【００１２】前記構成によれば、ゲート電極の底面及び
側面がゲート絶縁膜によって覆われているため、従来の
ように後酸化を行わなくても、ゲート電極と基板との間
或いはゲート電極とソース／ドレインとの間の良好な耐
圧を確保することができる。また、ゲート電極の側面に
もゲート絶縁膜が形成されているため、半導体素子のチ
ャネル長を、リソグラフィーの限界で決まる寸法よりも
ゲート絶縁膜の膜厚の２倍分だけ短くすることができ、
半導体素子の性能を向上させることができる。さらに、
ＳＴＩコーナーにおける「くぼみ」をゲート絶縁膜で埋
めることができるので、コーナーにおける寄生トランジ
スタの形成を抑制することができ、しきい値のバラツキ
等を少なくすることができる。
側面がゲート絶縁膜によって覆われているため、従来の
ように後酸化を行わなくても、ゲート電極と基板との間
或いはゲート電極とソース／ドレインとの間の良好な耐
圧を確保することができる。また、ゲート電極の側面に
もゲート絶縁膜が形成されているため、半導体素子のチ
ャネル長を、リソグラフィーの限界で決まる寸法よりも
ゲート絶縁膜の膜厚の２倍分だけ短くすることができ、
半導体素子の性能を向上させることができる。さらに、
ＳＴＩコーナーにおける「くぼみ」をゲート絶縁膜で埋
めることができるので、コーナーにおける寄生トランジ
スタの形成を抑制することができ、しきい値のバラツキ
等を少なくすることができる。
【００１３】前記ゲート電極の底面及び側面に形成され
た前記ゲート絶縁膜の膜厚はほぼ等しいことが好まし
い。この場合、ゲート絶縁膜を例えばＣＶＤ法によって
形成すればよい。
た前記ゲート絶縁膜の膜厚はほぼ等しいことが好まし
い。この場合、ゲート絶縁膜を例えばＣＶＤ法によって
形成すればよい。
【００１４】また、前記ゲート絶縁膜には、Ｔａ2 Ｏ5
膜の単層膜又はＴａ2 Ｏ5 膜を少なくとも有する積層
膜、Ｂａ、Ｓｒ及びＴｉを含む膜の単層膜又はＢａ、Ｓ
ｒ及びＴｉを含む膜を少なくとも有する積層膜、シリコ
ン酸化膜の単層膜又はシリコン酸化膜を少なくとも有す
る積層膜等を用いることができる。この場合、前記Ｂ
ａ、Ｓｒ及びＴｉを含む膜にエピタキシャル膜を用いる
ようにしてもよい。ＳｉＯ2 膜やＳｉ3 Ｎ4 膜等を介し
てＴａ2 Ｏ5 膜や（Ｂａ、Ｓｒ）ＴｉＯ3 膜等を堆積す
る、或いは、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ
膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜にする等、２種
類以上の絶縁膜を積層することにより、下地のシシコン
基板との間の界面準位を低減することができる。なお、
積層膜としては、下地のシリコンとの界面にのみ形成さ
れた膜を少なくとも有する膜を用いるようにしてもよ
い。
膜の単層膜又はＴａ2 Ｏ5 膜を少なくとも有する積層
膜、Ｂａ、Ｓｒ及びＴｉを含む膜の単層膜又はＢａ、Ｓ
ｒ及びＴｉを含む膜を少なくとも有する積層膜、シリコ
ン酸化膜の単層膜又はシリコン酸化膜を少なくとも有す
る積層膜等を用いることができる。この場合、前記Ｂ
ａ、Ｓｒ及びＴｉを含む膜にエピタキシャル膜を用いる
ようにしてもよい。ＳｉＯ2 膜やＳｉ3 Ｎ4 膜等を介し
てＴａ2 Ｏ5 膜や（Ｂａ、Ｓｒ）ＴｉＯ3 膜等を堆積す
る、或いは、ＣＶＤ−ＳｉＯ2 膜、ＣＶＤ−ＳｉＯＮ
膜、ＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層膜にする等、２種
類以上の絶縁膜を積層することにより、下地のシシコン
基板との間の界面準位を低減することができる。なお、
積層膜としては、下地のシリコンとの界面にのみ形成さ
れた膜を少なくとも有する膜を用いるようにしてもよ
い。
【００１５】また、前記ゲート電極にはメタルゲート電
極を用いることができる。
極を用いることができる。
【００１６】また、前記半導体装置には、ゲート絶縁膜
の膜厚や構成材料が異なる複数の半導体素子を含むよう
にしてもよい。このような構成にすることにより、同一
チップ内において、例えば、ｐチャネルトランジスタと
ｎチャネルトランジスタ或いはメモリセル部のトランジ
スタと周辺回路制御部のトランジスタ又は周辺回路制御
部の一部のトランジスタが、それぞれ最大のパフォーマ
ンスを発揮するよう構成することができる。
の膜厚や構成材料が異なる複数の半導体素子を含むよう
にしてもよい。このような構成にすることにより、同一
チップ内において、例えば、ｐチャネルトランジスタと
ｎチャネルトランジスタ或いはメモリセル部のトランジ
スタと周辺回路制御部のトランジスタ又は周辺回路制御
部の一部のトランジスタが、それぞれ最大のパフォーマ
ンスを発揮するよう構成することができる。
【００１７】また、前記半導体装置には、ゲート絶縁膜
に少なくとも強誘電体膜を含む膜を用いた半導体素子と
ゲート絶縁膜に少なくとも高誘電体膜を含む膜を用いた
半導体素子とを設けるようにしてもよい。後述の製造方
法を用いることにより、ゲート絶縁膜に少なくとも強誘
電体膜を含む膜を用いた強誘電体メモリ素子と、ゲート
絶縁膜に少なくとも高誘電体膜を含む膜を用いたＭＩＳ
トランジスタとを、簡単な工程で同一チップ内に作製す
ることができ、高集積化されたメモリチップを得ること
ができる。
に少なくとも強誘電体膜を含む膜を用いた半導体素子と
ゲート絶縁膜に少なくとも高誘電体膜を含む膜を用いた
半導体素子とを設けるようにしてもよい。後述の製造方
法を用いることにより、ゲート絶縁膜に少なくとも強誘
電体膜を含む膜を用いた強誘電体メモリ素子と、ゲート
絶縁膜に少なくとも高誘電体膜を含む膜を用いたＭＩＳ
トランジスタとを、簡単な工程で同一チップ内に作製す
ることができ、高集積化されたメモリチップを得ること
ができる。
【００１８】また、前記半導体装置には、ゲート絶縁膜
に少なくとも強誘電体膜を含む膜を用いた半導体素子と
ゲート絶縁膜に少なくともシリコン酸化膜を含む膜を用
いた半導体素子とを設けるようにしてもよい。後述の製
造方法を用いることにより、ゲート絶縁膜に少なくとも
強誘電体膜を含む膜を用いた強誘電体メモリ素子と、ゲ
ート絶縁膜に少なくともシリコン酸化膜を含む膜を用い
たＭＩＳトランジスタとを、簡単な工程で同一チップ内
に作製することができ、高集積化されたメモリチップを
得ることができる。この場合、シリコン酸化膜を含む膜
を用いたＭＩＳトランジスタを先に作ることにより、後
で形成する強誘電体膜を用いたメモリ素子への別工程を
おさえることができる。
に少なくとも強誘電体膜を含む膜を用いた半導体素子と
ゲート絶縁膜に少なくともシリコン酸化膜を含む膜を用
いた半導体素子とを設けるようにしてもよい。後述の製
造方法を用いることにより、ゲート絶縁膜に少なくとも
強誘電体膜を含む膜を用いた強誘電体メモリ素子と、ゲ
ート絶縁膜に少なくともシリコン酸化膜を含む膜を用い
たＭＩＳトランジスタとを、簡単な工程で同一チップ内
に作製することができ、高集積化されたメモリチップを
得ることができる。この場合、シリコン酸化膜を含む膜
を用いたＭＩＳトランジスタを先に作ることにより、後
で形成する強誘電体膜を用いたメモリ素子への別工程を
おさえることができる。
【００１９】また、前記半導体装置には、ゲート電極の
構成材料が異なる複数の半導体素子を含むようにしても
よい。このような構成にすることにより、同一チップ内
において、例えば、ｐチャネルトランジスタとｎチャネ
ルトランジスタ或いはメモリセル部のトランジスタと周
辺回路制御部のトランジスタそれぞれに対して、ゲート
絶縁膜のリークを低減できるゲート構成材料を選択する
ことができる。
構成材料が異なる複数の半導体素子を含むようにしても
よい。このような構成にすることにより、同一チップ内
において、例えば、ｐチャネルトランジスタとｎチャネ
ルトランジスタ或いはメモリセル部のトランジスタと周
辺回路制御部のトランジスタそれぞれに対して、ゲート
絶縁膜のリークを低減できるゲート構成材料を選択する
ことができる。
【００２０】本発明における半導体装置の製造方法は、
半導体基板上のゲート形成予定域にダミーゲートパター
ンを形成する工程と、このダミーゲートパターンをマス
クとして前記半導体基板に不純物を導入してソース／ド
レイン領域を形成する工程と、前記ダミーゲートパター
ンの周囲に絶縁膜を形成する工程と、前記ダミーゲート
パターンを選択的に除去する工程と、前記ダミーゲート
パターンが除去された凹部の底面及び側面にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜が形成された前
記凹部に導電材を埋め込んだゲート電極を形成する工程
とを有することを特徴とする。
半導体基板上のゲート形成予定域にダミーゲートパター
ンを形成する工程と、このダミーゲートパターンをマス
クとして前記半導体基板に不純物を導入してソース／ド
レイン領域を形成する工程と、前記ダミーゲートパター
ンの周囲に絶縁膜を形成する工程と、前記ダミーゲート
パターンを選択的に除去する工程と、前記ダミーゲート
パターンが除去された凹部の底面及び側面にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜が形成された前
記凹部に導電材を埋め込んだゲート電極を形成する工程
とを有することを特徴とする。
【００２１】前記製造方法によれば、ゲート電極及びゲ
ート絶縁膜を形成する前に、例えばソース／ドレイン領
域に導入された不純物の活性化工程等、種々の高温熱処
理工程を行うことが可能であり、高温熱処理によるゲー
ト絶縁膜、特に高誘電体膜の劣化等を防止することがで
きる。また、ソース／ドレイン領域へのシリサイド層や
選択エピタキシャル成長シリコン層の形成工程といった
高温熱工程もゲート電極及びゲート絶縁膜を形成する前
に行うことができるため、高誘電体膜をゲート絶縁膜に
用いた場合でも、シリサイド層や選択エピタキシャル成
長シリコン層によるソース／ドレインの低抵抗化を達成
することができる。
ート絶縁膜を形成する前に、例えばソース／ドレイン領
域に導入された不純物の活性化工程等、種々の高温熱処
理工程を行うことが可能であり、高温熱処理によるゲー
ト絶縁膜、特に高誘電体膜の劣化等を防止することがで
きる。また、ソース／ドレイン領域へのシリサイド層や
選択エピタキシャル成長シリコン層の形成工程といった
高温熱工程もゲート電極及びゲート絶縁膜を形成する前
に行うことができるため、高誘電体膜をゲート絶縁膜に
用いた場合でも、シリサイド層や選択エピタキシャル成
長シリコン層によるソース／ドレインの低抵抗化を達成
することができる。
【００２２】また、前記製造方法によれば、チャネル領
域のみに選択的にしきい値調整用のチャネルイオン注入
層を形成することができ、ソース／ドレインの接合リー
クを減少させることができる。また、高温熱処理工程を
行う前にこのチャネルイオン注入層を形成することが可
能であるため、急峻な不純物プロファイルを維持するこ
とができ、短チャネル効果を有効に抑制することができ
る。また、ゲート電極を従来のようにＲＩＥを用いずに
ＣＭＰによって形成することができるので、ゲート電極
の構成材料の選択の幅が広がり、高誘電体膜等を用いた
ゲート絶縁膜のリークを低減できるような仕事関数を有
するメタル材料を選択することができる。また、ゲート
電極の加工にＣＭＰを用いることにより、ＲＩＥを用い
た場合に見られるようなプラズマによるゲート絶縁膜へ
のダメージを回避することができる。さらに、ソース／
ドレイン拡散層を形成するための不純物イオン注入をダ
ミーゲートパターンをマスクとして行い、ダミーゲート
パターンを除去した領域にゲート電極を形成するので、
ソース／ドレインに対して自己整合的にゲート電極を形
成することができる。すなわち、従来と同様に、ゲート
電極に対して自己整合的にソース／ドレインが形成され
ることになる。
域のみに選択的にしきい値調整用のチャネルイオン注入
層を形成することができ、ソース／ドレインの接合リー
クを減少させることができる。また、高温熱処理工程を
行う前にこのチャネルイオン注入層を形成することが可
能であるため、急峻な不純物プロファイルを維持するこ
とができ、短チャネル効果を有効に抑制することができ
る。また、ゲート電極を従来のようにＲＩＥを用いずに
ＣＭＰによって形成することができるので、ゲート電極
の構成材料の選択の幅が広がり、高誘電体膜等を用いた
ゲート絶縁膜のリークを低減できるような仕事関数を有
するメタル材料を選択することができる。また、ゲート
電極の加工にＣＭＰを用いることにより、ＲＩＥを用い
た場合に見られるようなプラズマによるゲート絶縁膜へ
のダメージを回避することができる。さらに、ソース／
ドレイン拡散層を形成するための不純物イオン注入をダ
ミーゲートパターンをマスクとして行い、ダミーゲート
パターンを除去した領域にゲート電極を形成するので、
ソース／ドレインに対して自己整合的にゲート電極を形
成することができる。すなわち、従来と同様に、ゲート
電極に対して自己整合的にソース／ドレインが形成され
ることになる。
【００２３】また、前記製造方法において、ダミーゲー
トパターンを除去する工程とゲート絶縁膜を形成する工
程とをそれぞれに対して行うことにより、ゲート絶縁膜
の構成材料がそれぞれ異なる複数の半導体素子を形成す
ることができる。
トパターンを除去する工程とゲート絶縁膜を形成する工
程とをそれぞれに対して行うことにより、ゲート絶縁膜
の構成材料がそれぞれ異なる複数の半導体素子を形成す
ることができる。
【００２４】さらに、前記前記製造方法において、ゲー
ト絶縁膜をシリコン酸化膜の単層膜又はシリコン酸化膜
を少なくとも有する積層膜によって形成し、その後この
ゲート絶縁膜の絶縁特性及び下地のシリコンとの界面特
性を改善するための熱処理を行うようにしてもよい。
ト絶縁膜をシリコン酸化膜の単層膜又はシリコン酸化膜
を少なくとも有する積層膜によって形成し、その後この
ゲート絶縁膜の絶縁特性及び下地のシリコンとの界面特
性を改善するための熱処理を行うようにしてもよい。
【００２５】
【発明の実施の形態】まず、本発明の第１実施形態につ
いて、図１及び図２を参照して説明する。
いて、図１及び図２を参照して説明する。
【００２６】図１（ａ）及び（ｂ）は、第１実施形態に
係る単体トランジスタの平面図及びそのＡ−Ａ´断面図
である。
係る単体トランジスタの平面図及びそのＡ−Ａ´断面図
である。
【００２７】不純物濃度５×１０15ｃｍ-3程度のｐ型シ
リコン基板１にはＳＴＩ構造の素子分離領域２が形成さ
れている。この素子分離領域２で分離されたトランジス
タ領域内には、不純物濃度５×１０19ｃｍ-3程度と５×
１０20ｃｍ-3程度のＬＤＤ構造を有し、拡散層深さ０．
１０μｍ程度のｎ型拡散層からなるソース／ドレイン６
が形成されており、さらに、しきい値（Ｖth）をコント
ロールするための不純物濃度５×１０16ｃｍ-3程度のｐ
型チャネル不純物層８が主にチャネル領域にのみ選択形
成されている。
リコン基板１にはＳＴＩ構造の素子分離領域２が形成さ
れている。この素子分離領域２で分離されたトランジス
タ領域内には、不純物濃度５×１０19ｃｍ-3程度と５×
１０20ｃｍ-3程度のＬＤＤ構造を有し、拡散層深さ０．
１０μｍ程度のｎ型拡散層からなるソース／ドレイン６
が形成されており、さらに、しきい値（Ｖth）をコント
ロールするための不純物濃度５×１０16ｃｍ-3程度のｐ
型チャネル不純物層８が主にチャネル領域にのみ選択形
成されている。
【００２８】また、チャネル領域には、チャネル表面を
覆うようにして、例えば１ｎｍ程度の膜厚のＳｉ3 Ｎ4
膜を介して高誘電体膜（Ｔａ2 Ｏ5 膜）を用いたゲート
絶縁膜９が形成されている。そして、このゲート絶縁膜
９に底面及び側面を囲まれて、メタル（例えば、ＴｉＮ
膜、Ｒｕ膜、Ｗ膜或いはそれらの積層膜等）からなるゲ
ート電極１０が形成されている。ゲート電極１０は、ソ
ース／ドレイン拡散層６に対して自已整合的に形成され
ている。チャネル方向の幅は、例えば０．１〜０．１５
μｍ程度である。また、層間絶縁膜７及び１１に設けた
コンタクト孔を介して、ソース／ドレイン拡散層６に配
線１２が接続されており、さらにパシベーション膜１３
によって全体が覆われている。
覆うようにして、例えば１ｎｍ程度の膜厚のＳｉ3 Ｎ4
膜を介して高誘電体膜（Ｔａ2 Ｏ5 膜）を用いたゲート
絶縁膜９が形成されている。そして、このゲート絶縁膜
９に底面及び側面を囲まれて、メタル（例えば、ＴｉＮ
膜、Ｒｕ膜、Ｗ膜或いはそれらの積層膜等）からなるゲ
ート電極１０が形成されている。ゲート電極１０は、ソ
ース／ドレイン拡散層６に対して自已整合的に形成され
ている。チャネル方向の幅は、例えば０．１〜０．１５
μｍ程度である。また、層間絶縁膜７及び１１に設けた
コンタクト孔を介して、ソース／ドレイン拡散層６に配
線１２が接続されており、さらにパシベーション膜１３
によって全体が覆われている。
【００２９】つぎに、図２（ａ）〜（ｅ）及び図１３
（ａ）〜（ｅ）を用いて、図１に示したトランジスタの
製造工程の一例を説明する。なお、第２図（ａ）〜
（ｅ）は図１３（ａ）〜（ｅ）それぞれのＡ−Ａ´断面
に対応した図である。
（ａ）〜（ｅ）を用いて、図１に示したトランジスタの
製造工程の一例を説明する。なお、第２図（ａ）〜
（ｅ）は図１３（ａ）〜（ｅ）それぞれのＡ−Ａ´断面
に対応した図である。
【００３０】まず、図２（ａ）及び図１３（ａ）に示す
ように、不純物濃度５×１０15ｃｍ-3程度のｐ型シリコ
ン基板１（ｎ型シリコン基板やｐ型Ｓｉ基板の表面にｐ
型又はｎ型エピタキシャルＳｉ層を１μｍ程度の膜厚で
成長させたいわゆるエピタキシャル基板を用いることも
可能）の（１００）面に、ｎチャネルトランジスタ形成
領域にはｐウエル（図示せず）を、ｐチャネルトランジ
スタ形成領域にはｎウエル（図示せず）をそれぞれ形成
する。
ように、不純物濃度５×１０15ｃｍ-3程度のｐ型シリコ
ン基板１（ｎ型シリコン基板やｐ型Ｓｉ基板の表面にｐ
型又はｎ型エピタキシャルＳｉ層を１μｍ程度の膜厚で
成長させたいわゆるエピタキシャル基板を用いることも
可能）の（１００）面に、ｎチャネルトランジスタ形成
領域にはｐウエル（図示せず）を、ｐチャネルトランジ
スタ形成領域にはｎウエル（図示せず）をそれぞれ形成
する。
【００３１】次に、例えばＲＩＥ法を用いてＳｉ基板１
に溝を掘り、その溝に絶縁膜を埋め込む、いわゆるトレ
ンチ型の素子分離層２（トレンチ深さ約０．２μｍ程度
のＳＴＩ）を形成する。
に溝を掘り、その溝に絶縁膜を埋め込む、いわゆるトレ
ンチ型の素子分離層２（トレンチ深さ約０．２μｍ程度
のＳＴＩ）を形成する。
【００３２】次に、厚さ５ｎｍ程度のＳｉＯ2 膜３を形
成し、このＳＩＯ2 膜３の上にダミーゲートパターン４
を形成するためのＳｉ3 Ｎ膜4 を膜厚３００ｎｍ程度で
全面に堆積し、例えばリソグラフィー法とＲＩＥ法など
を用いてダミーゲートパターンに加工する。なお、本例
ではダミーゲートパターン４にＳｉ3 Ｎ4 膜を採用して
いるが、後の工程での層間絶縁膜７（例えばＳｉＯ
2 膜）に対して選択的に除去できる膜であればよく、第
２実施形態で述べるようにポリＳｉ膜を用いてもよい。
ポリＳｉ膜の場合は、ポリＳｉ膜のＲＩＥ時にＳｉＯ2
膜３に対して選択比が取り易いので、Ｓｉ基板１へのＲ
ＩＥによるエッチングダメージが抑え易い。このダミー
トパターン４は後の工程で形成するゲート電極と相似形
になっており、素子分離層２上にも延在している。すな
わち、従来のゲート電極パターンと等しいパターンであ
る。
成し、このＳＩＯ2 膜３の上にダミーゲートパターン４
を形成するためのＳｉ3 Ｎ膜4 を膜厚３００ｎｍ程度で
全面に堆積し、例えばリソグラフィー法とＲＩＥ法など
を用いてダミーゲートパターンに加工する。なお、本例
ではダミーゲートパターン４にＳｉ3 Ｎ4 膜を採用して
いるが、後の工程での層間絶縁膜７（例えばＳｉＯ
2 膜）に対して選択的に除去できる膜であればよく、第
２実施形態で述べるようにポリＳｉ膜を用いてもよい。
ポリＳｉ膜の場合は、ポリＳｉ膜のＲＩＥ時にＳｉＯ2
膜３に対して選択比が取り易いので、Ｓｉ基板１へのＲ
ＩＥによるエッチングダメージが抑え易い。このダミー
トパターン４は後の工程で形成するゲート電極と相似形
になっており、素子分離層２上にも延在している。すな
わち、従来のゲート電極パターンと等しいパターンであ
る。
【００３３】次に、ＬＤＤ構造を形成するため、ダミー
ゲートパターン４となるＳｉ3 Ｎ4膜をマスクとして、
例えばリン（Ｐ+ ）のイオン注入を７０ＫｅＶ、４×１
０13ｃｍ-2程度行ない、ｎ- 型拡散層６ａを形成する。
次に、ＳｉＯ2 膜を全面に堆積した後、全面のＲＩＥを
行ない、ダミーゲートパターン４の側壁に膜厚２０ｎｍ
程度のＳｉＯ2 膜５を形成する。その後、例えば砒素
（Ａｓ+ ）のイオン注入を３０ＫｅＶ、５×１０15ｃｍ
-2程度行ない、ｎ+ 型拡散層６ｂを形成し、いわゆるＬ
ＤＤ構造を作製する。
ゲートパターン４となるＳｉ3 Ｎ4膜をマスクとして、
例えばリン（Ｐ+ ）のイオン注入を７０ＫｅＶ、４×１
０13ｃｍ-2程度行ない、ｎ- 型拡散層６ａを形成する。
次に、ＳｉＯ2 膜を全面に堆積した後、全面のＲＩＥを
行ない、ダミーゲートパターン４の側壁に膜厚２０ｎｍ
程度のＳｉＯ2 膜５を形成する。その後、例えば砒素
（Ａｓ+ ）のイオン注入を３０ＫｅＶ、５×１０15ｃｍ
-2程度行ない、ｎ+ 型拡散層６ｂを形成し、いわゆるＬ
ＤＤ構造を作製する。
【００３４】なお、ＬＤＤ構造を用いずに、拡散層６ａ
のみ或いは拡散層６ｂのみの、いわゆるシングル・ソー
ス／ドレイン方式の構造としてもよい。また、ここで図
示しているチャネル方向の幅Ｌは、通常のゲート電極に
おけるチャネル長Ｌに相当するものであり、Ｌの最小寸
法はリソグラフィーの最小寸法によって決まる値であ
る。
のみ或いは拡散層６ｂのみの、いわゆるシングル・ソー
ス／ドレイン方式の構造としてもよい。また、ここで図
示しているチャネル方向の幅Ｌは、通常のゲート電極に
おけるチャネル長Ｌに相当するものであり、Ｌの最小寸
法はリソグラフィーの最小寸法によって決まる値であ
る。
【００３５】次に、図２（ｂ）及び図１３（ｂ）に示す
ように、全面にＣＶＤ−ＳｉＯ2 膜（図２（ｂ）の点線
で示した部分）を例えば３００ｎｍ程度堆積し、例えば
８００℃程度のＮ2 雰囲気中で３０分程度デンシファイ
を行なう。この熱工程は、ソース／ドレイン６のイオン
注入層の活性化も兼ねている。拡散層の深さ（Ｘｊ）を
抑えたい時は、デンシファイの温度を７５０℃程度に低
温化し、９５０℃で１０秒程度のＲＴＡプロセスを併用
して、イオン注入層の活性化を行なっても良い。この
後、ＣＭＰによって全面の平坦化を行い、ダミーゲート
パターン４となるＳｉ3 Ｎ4 膜の表面を露出させる。
ように、全面にＣＶＤ−ＳｉＯ2 膜（図２（ｂ）の点線
で示した部分）を例えば３００ｎｍ程度堆積し、例えば
８００℃程度のＮ2 雰囲気中で３０分程度デンシファイ
を行なう。この熱工程は、ソース／ドレイン６のイオン
注入層の活性化も兼ねている。拡散層の深さ（Ｘｊ）を
抑えたい時は、デンシファイの温度を７５０℃程度に低
温化し、９５０℃で１０秒程度のＲＴＡプロセスを併用
して、イオン注入層の活性化を行なっても良い。この
後、ＣＭＰによって全面の平坦化を行い、ダミーゲート
パターン４となるＳｉ3 Ｎ4 膜の表面を露出させる。
【００３６】次に、図２（ｃ）及び図１３（ｃ）に示す
ように、露出したダミーゲートパターン４を選択的に除
去し、素子分離層２及びＳｉＯ2 膜３の表面を露出させ
る。その後、レジスト膜（図示せず）、層間絶縁膜７及
び側壁絶縁膜５をマスクとして、所望のチヤネル領域に
のみチャネルイオン注入を行なう。ｎチャネルトランジ
スタの場合、例えば０．７Ｖ程度のしきい値（Ｖｔｈ）
を設定するためには、例えばボロン（Ｂ+ ）を１０Ｋｅ
Ｖ、５×１０12ｃｍ-2程度イオン注入し、チャネル領域
にのみ選択的にｐ型チャネル不純物層８を形成する。こ
の工程は、ＳｉＯ2 膜３を通してイオン注入を行なって
も良いし、ＳｉＯ2 膜３を剥離してから再度ＳｉＯ2 膜
を形成し、この新たに形成したＳｉＯ2 膜を介してイオ
ン注入を行ってもよい。また、チャネル不純物層８の活
性化は、この後、例えばＲＴＡを用いて８００℃、１０
秒程度の熱処理によって行なうようにしてもよい。
ように、露出したダミーゲートパターン４を選択的に除
去し、素子分離層２及びＳｉＯ2 膜３の表面を露出させ
る。その後、レジスト膜（図示せず）、層間絶縁膜７及
び側壁絶縁膜５をマスクとして、所望のチヤネル領域に
のみチャネルイオン注入を行なう。ｎチャネルトランジ
スタの場合、例えば０．７Ｖ程度のしきい値（Ｖｔｈ）
を設定するためには、例えばボロン（Ｂ+ ）を１０Ｋｅ
Ｖ、５×１０12ｃｍ-2程度イオン注入し、チャネル領域
にのみ選択的にｐ型チャネル不純物層８を形成する。こ
の工程は、ＳｉＯ2 膜３を通してイオン注入を行なって
も良いし、ＳｉＯ2 膜３を剥離してから再度ＳｉＯ2 膜
を形成し、この新たに形成したＳｉＯ2 膜を介してイオ
ン注入を行ってもよい。また、チャネル不純物層８の活
性化は、この後、例えばＲＴＡを用いて８００℃、１０
秒程度の熱処理によって行なうようにしてもよい。
【００３７】この工程以後は、高温の熱処理工程を行な
わなくてもよいので、チャネル領域の不純物プロファイ
ルを急峻なプロファイルに最適化することができ、トラ
ンジスタのショートチャネル効果を抑えることができ
る。
わなくてもよいので、チャネル領域の不純物プロファイ
ルを急峻なプロファイルに最適化することができ、トラ
ンジスタのショートチャネル効果を抑えることができ
る。
【００３８】次に、図２（ｄ）及び図１３（ｄ）に示す
ように、ＳｉＯ2 膜３を例えば希釈したフッ酸溶液など
でエッチングして除去した後、全面にゲート絶縁膜９と
して、高誘電体膜であるＴａ2 Ｏ5 膜を膜厚２０ｎｍ程
度堆積する。この時、Ｓｉ界面との間にいわゆる界面準
位等ができにくいように、Ｓｉ表面に薄い（例えば１ｎ
ｍ程度）ＳｉＯ2 膜（図示せず）を形成する、ＲＴＰを
用いてＮＨ3 ガス雰囲気中でＳｉを直接窒化した膜（図
示せず）を形成する、或いは、Ｓｉ3 Ｎ4 膜（図示せ
ず）などを介して高誘電体膜（Ｔａ2 Ｏ5 膜、（Ｂａ、
Ｓｒ）ＴｉＯ3 膜等）を形成してもよい。また、ＣＶＤ
−ＳｉＯ2 膜やＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ
4 膜を含む積層膜を用いてもよい。これらの場合には、
膜形成後に、例えば１０００℃、１０秒程度のＲＴＰに
よる熱処理を行ってデンシファイしてもよい。この様に
すると、下地のＳｉ界面における界面準位が減少した
り、リーク電流が減少するなど、ゲート絶縁膜としての
特性を改善することが可能である。
ように、ＳｉＯ2 膜３を例えば希釈したフッ酸溶液など
でエッチングして除去した後、全面にゲート絶縁膜９と
して、高誘電体膜であるＴａ2 Ｏ5 膜を膜厚２０ｎｍ程
度堆積する。この時、Ｓｉ界面との間にいわゆる界面準
位等ができにくいように、Ｓｉ表面に薄い（例えば１ｎ
ｍ程度）ＳｉＯ2 膜（図示せず）を形成する、ＲＴＰを
用いてＮＨ3 ガス雰囲気中でＳｉを直接窒化した膜（図
示せず）を形成する、或いは、Ｓｉ3 Ｎ4 膜（図示せ
ず）などを介して高誘電体膜（Ｔａ2 Ｏ5 膜、（Ｂａ、
Ｓｒ）ＴｉＯ3 膜等）を形成してもよい。また、ＣＶＤ
−ＳｉＯ2 膜やＣＶＤ−ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3 Ｎ
4 膜を含む積層膜を用いてもよい。これらの場合には、
膜形成後に、例えば１０００℃、１０秒程度のＲＴＰに
よる熱処理を行ってデンシファイしてもよい。この様に
すると、下地のＳｉ界面における界面準位が減少した
り、リーク電流が減少するなど、ゲート絶縁膜としての
特性を改善することが可能である。
【００３９】次に、ゲート電極として、例えばメタル膜
１０（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトラ
イド膜（ＷＮx 膜）等、或いはこれらの積層膜）を全面
に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜やＣＶＤ−
ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3Ｎ4 膜を含む積層膜をゲー
ト絶縁膜とする場合には、不純物をドーブした多結晶Ｓ
ｉをゲート電極として用いてもよい。
１０（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトラ
イド膜（ＷＮx 膜）等、或いはこれらの積層膜）を全面
に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜やＣＶＤ−
ＳｉＯＮ膜、ＣＶＤ−Ｓｉ3Ｎ4 膜を含む積層膜をゲー
ト絶縁膜とする場合には、不純物をドーブした多結晶Ｓ
ｉをゲート電極として用いてもよい。
【００４０】次に、図２（ｅ）及び図１３（ｅ）に示す
ように、全面をＣＭＰすることにより、メタル電極１０
及びゲート絶縁膜９をダミーゲートパターン４を除去し
た後の溝の中に埋め込み、ゲート電極を形成する。この
時、図２（ｅ）に示したゲート電極の幅Ｌ′は、第２図
（ａ）に示した幅Ｌよりも、ゲート絶縁膜９の膜厚の２
倍分だけ狭くなっている。つまり、リソグラフィーで決
まる最小寸法がＬ（ここでは０．１５μｍだと仮定す
る）、ゲート絶縁膜の厚さが０．０２μｍだとすると、
それよりもゲート絶縁膜９の膜厚の２倍、つまり、０．
０２μｍ×２＝０．０４μｍだけ狭くすることができ
る。したがって、リソグラフィーの限界が０．１５μｍ
であるにもかかわらず、ゲート電極の幅Ｌ´が０．１１
μｍのものが実現でき、トランジスタのチャネル長をリ
ソグラフィーで決まる寸法よりさらに狭くできるという
特徴がある。
ように、全面をＣＭＰすることにより、メタル電極１０
及びゲート絶縁膜９をダミーゲートパターン４を除去し
た後の溝の中に埋め込み、ゲート電極を形成する。この
時、図２（ｅ）に示したゲート電極の幅Ｌ′は、第２図
（ａ）に示した幅Ｌよりも、ゲート絶縁膜９の膜厚の２
倍分だけ狭くなっている。つまり、リソグラフィーで決
まる最小寸法がＬ（ここでは０．１５μｍだと仮定す
る）、ゲート絶縁膜の厚さが０．０２μｍだとすると、
それよりもゲート絶縁膜９の膜厚の２倍、つまり、０．
０２μｍ×２＝０．０４μｍだけ狭くすることができ
る。したがって、リソグラフィーの限界が０．１５μｍ
であるにもかかわらず、ゲート電極の幅Ｌ´が０．１１
μｍのものが実現でき、トランジスタのチャネル長をリ
ソグラフィーで決まる寸法よりさらに狭くできるという
特徴がある。
【００４１】次に、全面に層間絶縁膜１１としてＳｉＯ
2 膜を約２００ｎｍ程度の膜厚で堆積した後、ソース／
ドレイン６及びゲート電極１０に達するコンタクト孔を
形成し、Ａｌ層を堆積した後これをパターニングして配
線１２を形成する。さらに全面にパシベーシヨン膜を堆
積し、図１に示すようなトランジスタの基本構造が完成
する。
2 膜を約２００ｎｍ程度の膜厚で堆積した後、ソース／
ドレイン６及びゲート電極１０に達するコンタクト孔を
形成し、Ａｌ層を堆積した後これをパターニングして配
線１２を形成する。さらに全面にパシベーシヨン膜を堆
積し、図１に示すようなトランジスタの基本構造が完成
する。
【００４２】以上のような工程によって作製されたトラ
ンジスタでは、ソース／ドレインの活性化及びリフロー
工程などの高温熱処理工程を、メタルゲートやゲート絶
縁膜である高誘電体膜の形成前に行うことができる。し
たがって、メタルゲートや高誘電体ゲート絶縁膜は高温
工程を受けることがないため、リーク電流の増加などの
ゲート絶縁膜の劣化を抑えることができる。
ンジスタでは、ソース／ドレインの活性化及びリフロー
工程などの高温熱処理工程を、メタルゲートやゲート絶
縁膜である高誘電体膜の形成前に行うことができる。し
たがって、メタルゲートや高誘電体ゲート絶縁膜は高温
工程を受けることがないため、リーク電流の増加などの
ゲート絶縁膜の劣化を抑えることができる。
【００４３】また、ゲート電極の加工法をＲＩＥからＣ
ＭＰに代えることにより、メタル電極材料の選択の制約
（例えば加工性や耐熱性等）が無くなり、高誘電体膜の
リーク電流が下げられるようなメタル電極材料を選択す
ることが可能となる。また、ＲＩＥ時にあったようなゲ
ート電極形成時のプラズマプロセスによるダメージ（ゲ
ート絶縁膜の絶縁破壊など）を回避することができる。
ＭＰに代えることにより、メタル電極材料の選択の制約
（例えば加工性や耐熱性等）が無くなり、高誘電体膜の
リーク電流が下げられるようなメタル電極材料を選択す
ることが可能となる。また、ＲＩＥ時にあったようなゲ
ート電極形成時のプラズマプロセスによるダメージ（ゲ
ート絶縁膜の絶縁破壊など）を回避することができる。
【００４４】また、従来とは異なりゲート電極形成前に
ソース／ドレインを形成するが、ソース／ドレインに対
して自己整合的にゲート電極が形成される。すなわち、
ゲート電極とソース／ドレインとは、従来と同様に自己
整合的に形成されることになる。
ソース／ドレインを形成するが、ソース／ドレインに対
して自己整合的にゲート電極が形成される。すなわち、
ゲート電極とソース／ドレインとは、従来と同様に自己
整合的に形成されることになる。
【００４５】また、チャネル領域のみにしきい値（Ｖt
h）調整用のチャネルイオン注入層を形成することがで
きるため、ソース／ドレインの接合リークを減少するこ
とができる。また、このチャネルイオン注入層は、ソー
ス／ドレイン拡散層の活性化アニールの高温熱工程を受
けないので、急峻な不純物プロフアイルを維持でき、短
チャネル効果を抑えるのに最適な不純物プロファイルを
実現できる。
h）調整用のチャネルイオン注入層を形成することがで
きるため、ソース／ドレインの接合リークを減少するこ
とができる。また、このチャネルイオン注入層は、ソー
ス／ドレイン拡散層の活性化アニールの高温熱工程を受
けないので、急峻な不純物プロフアイルを維持でき、短
チャネル効果を抑えるのに最適な不純物プロファイルを
実現できる。
【００４６】また、トランジスタのチャネル長がリソグ
ラフイーの限界で決まるような寸法よりもゲート絶縁膜
の膜厚の２倍分だけ短くでき、短チャネル化によりトラ
ンジスタの性能を向上させることができる。
ラフイーの限界で決まるような寸法よりもゲート絶縁膜
の膜厚の２倍分だけ短くでき、短チャネル化によりトラ
ンジスタの性能を向上させることができる。
【００４７】さらに、ＣＶＤ法等による堆積膜を用いた
ゲート絶縁膜を用いる事により、ＳＴＩのＳｉ表面コー
ナーにおける微少なくぼみ（このくぼみの領域にゲート
絶縁膜及びゲート電極が形成され、これによってコーナ
ーに寄生トランジスタが形成され、トランジスタのしき
い値を変化させるという問題があった。）を埋め込むこ
とができ、コーナーにおける寄生トランジスタの形成を
抑制でき、しきい値のバラツキを抑えるこができる。
ゲート絶縁膜を用いる事により、ＳＴＩのＳｉ表面コー
ナーにおける微少なくぼみ（このくぼみの領域にゲート
絶縁膜及びゲート電極が形成され、これによってコーナ
ーに寄生トランジスタが形成され、トランジスタのしき
い値を変化させるという問題があった。）を埋め込むこ
とができ、コーナーにおける寄生トランジスタの形成を
抑制でき、しきい値のバラツキを抑えるこができる。
【００４８】次に、本発明の第２実施形態について、図
３及び図４を参照して説明する。
３及び図４を参照して説明する。
【００４９】図３（ａ）及び（ｂ）は、第１実施形態に
おいて示した図２（ｂ）及び（ｃ）に対応する工程断面
図である。なお、図２に示した構成要素と対応する構成
要素には同一番号を付している。
おいて示した図２（ｂ）及び（ｃ）に対応する工程断面
図である。なお、図２に示した構成要素と対応する構成
要素には同一番号を付している。
【００５０】図２に示した第１実施形態では、ダミーゲ
ートパターンの形成材料として、Ｓｉ3 Ｎ4 膜を採用し
ているが、後の工程で層間絶縁膜７に用いるＳｉＯ2 膜
に対して選択的に除去され、将来のゲート電極となるゲ
ートパターンの溝を形成することができる膜であればよ
い。本実施形態では、ダミーゲートパターン４´の形成
材料としてポリＳｉ膜を用いている。ポリＳｉ膜を採用
した場合は、ポリＳｉ膜４´のＲＩＥ時にＳｉＯ2 膜３
に対して選択比が取り易いので、Ｓｉ基板１へのエッチ
ングダメージを抑え易くなる。
ートパターンの形成材料として、Ｓｉ3 Ｎ4 膜を採用し
ているが、後の工程で層間絶縁膜７に用いるＳｉＯ2 膜
に対して選択的に除去され、将来のゲート電極となるゲ
ートパターンの溝を形成することができる膜であればよ
い。本実施形態では、ダミーゲートパターン４´の形成
材料としてポリＳｉ膜を用いている。ポリＳｉ膜を採用
した場合は、ポリＳｉ膜４´のＲＩＥ時にＳｉＯ2 膜３
に対して選択比が取り易いので、Ｓｉ基板１へのエッチ
ングダメージを抑え易くなる。
【００５１】また、図３の例では、ＬＤＤ構造のソース
／ドレインではなく、シングル・ソース／ドレイン構造
を採用した場合の例を示している。シングル・ソース／
ドレイン構造の場合は、ダミーゲートパターン４´とな
るポリＳｉ膜をマスクとしてソース／ドレイン６のイオ
ン注入を行なうことになる。
／ドレインではなく、シングル・ソース／ドレイン構造
を採用した場合の例を示している。シングル・ソース／
ドレイン構造の場合は、ダミーゲートパターン４´とな
るポリＳｉ膜をマスクとしてソース／ドレイン６のイオ
ン注入を行なうことになる。
【００５２】もちろん、ダミーゲートパターンにポリＳ
ｉ膜を用いた場合にも、第１実施形態で説明したいわゆ
る側壁残しにより、ソース／ドレインのＬＤＤ構造を取
ることができる。図４（ａ）及び（ｂ）は、この場合の
例を示したものであり、図２（ｂ）及び（ｃ）に対応す
る断面図である。ポリＳｉ膜をダミーゲートパターン４
´として用いる場合には，ダミーゲートパターンの側壁
残し膜５´として、Ｓｉ3 Ｎ4 膜を用いることができ
る。このように側壁残し膜５´にＳｉ3 Ｎ4 膜を使う
と、ＳｉＯ2 膜３の除去の時に側壁残し膜５´の後退を
防ぐことができる。これにより、ゲート電極の寸法（Ｌ
´）の制御性を向上することができる。
ｉ膜を用いた場合にも、第１実施形態で説明したいわゆ
る側壁残しにより、ソース／ドレインのＬＤＤ構造を取
ることができる。図４（ａ）及び（ｂ）は、この場合の
例を示したものであり、図２（ｂ）及び（ｃ）に対応す
る断面図である。ポリＳｉ膜をダミーゲートパターン４
´として用いる場合には，ダミーゲートパターンの側壁
残し膜５´として、Ｓｉ3 Ｎ4 膜を用いることができ
る。このように側壁残し膜５´にＳｉ3 Ｎ4 膜を使う
と、ＳｉＯ2 膜３の除去の時に側壁残し膜５´の後退を
防ぐことができる。これにより、ゲート電極の寸法（Ｌ
´）の制御性を向上することができる。
【００５３】次に、本発明の第３実施形態について、図
５を参照して説明する。
５を参照して説明する。
【００５４】図５は、第１実施形態において示した図２
（ａ）或いは（ｃ）に対応する工程断面図である。な
お、図２に示した構成要素と対応する構成要素には同一
番号を付している。
（ａ）或いは（ｃ）に対応する工程断面図である。な
お、図２に示した構成要素と対応する構成要素には同一
番号を付している。
【００５５】図２に示した第１実施形態では、チャネル
領域にのみ選択的にチャネル不純物層を形成する方法に
ついて説明したが、工程を簡略化するために、素子分離
後にＳｉＯ2 膜３を形成し、その後にレジスト（図示せ
ず）をマスクにして所望の領域にチャネルイオン注入を
行ない、チャネル不純物層８を形成するようにしてもよ
い。この場合、ソース／ドレイン拡散層６の活性化のた
めの熱工程をチャネル不純物層８を形成した後に行うた
め、急峻な不純物プロファイルを維持して短チャネル効
果を抑えるという特徴は失われるが、ソース／ドレイン
拡散層６の活性化アニールの高温熱工程とチャネルイオ
ン注入層８の高温熱工程とを兼ねることができ、工程簡
略化を達成することができる。
領域にのみ選択的にチャネル不純物層を形成する方法に
ついて説明したが、工程を簡略化するために、素子分離
後にＳｉＯ2 膜３を形成し、その後にレジスト（図示せ
ず）をマスクにして所望の領域にチャネルイオン注入を
行ない、チャネル不純物層８を形成するようにしてもよ
い。この場合、ソース／ドレイン拡散層６の活性化のた
めの熱工程をチャネル不純物層８を形成した後に行うた
め、急峻な不純物プロファイルを維持して短チャネル効
果を抑えるという特徴は失われるが、ソース／ドレイン
拡散層６の活性化アニールの高温熱工程とチャネルイオ
ン注入層８の高温熱工程とを兼ねることができ、工程簡
略化を達成することができる。
【００５６】次に、本発明の第４実施形態について、図
６に示した工程断面図を参照して説明する。なお、図２
に示した構成要素と対応する構成要素には同一番号を付
している。
６に示した工程断面図を参照して説明する。なお、図２
に示した構成要素と対応する構成要素には同一番号を付
している。
【００５７】図２に示した第１実施形態では、通常のソ
ース／ドレインを用いる例を説明したが、本実施形態で
は、ソース／ドレイン拡散層６の抵抗を下げるため、ソ
ース／ドレイン拡散層６の表面にシリサイド層１４を貼
り付けている。本実施形態の工程では、シリサイド膜１
４の貼り付け時にはゲート絶縁膜やゲート電極はまだ形
成されていない。したがって、シリサイド化のための熱
工程（例えば６００℃、３０分程度）によって高誘電体
膜を用いたゲート絶縁膜やメタルを用いたゲート電極が
劣化することがない。また、シリサイド膜１４と後の工
程で形成されるゲート電極とは、ゲート電極のエッチン
グによるプロセスダメージの無いゲート絶縁膜で分離さ
れるため、シリサイド膜１４とゲート電極とのショート
を回避することができる。
ース／ドレインを用いる例を説明したが、本実施形態で
は、ソース／ドレイン拡散層６の抵抗を下げるため、ソ
ース／ドレイン拡散層６の表面にシリサイド層１４を貼
り付けている。本実施形態の工程では、シリサイド膜１
４の貼り付け時にはゲート絶縁膜やゲート電極はまだ形
成されていない。したがって、シリサイド化のための熱
工程（例えば６００℃、３０分程度）によって高誘電体
膜を用いたゲート絶縁膜やメタルを用いたゲート電極が
劣化することがない。また、シリサイド膜１４と後の工
程で形成されるゲート電極とは、ゲート電極のエッチン
グによるプロセスダメージの無いゲート絶縁膜で分離さ
れるため、シリサイド膜１４とゲート電極とのショート
を回避することができる。
【００５８】次に、本発明の第５実施形態について、図
７に示した工程断面図を参照して説明する。なお、図２
に示した構成要素と対応する構成要素には同一番号を付
している。
７に示した工程断面図を参照して説明する。なお、図２
に示した構成要素と対応する構成要素には同一番号を付
している。
【００５９】図２に示した第１実施形態では、通常のソ
ース／ドレインを用いる例を説明したが、本実施形態で
は、ソース／ドレイン拡散層の抵抗を下げるため、露出
させたＳｉ基板表面に選択エピタキシャルＳｉ成長法を
用いて、エピタキシャルＳｉ層１５を例えば５０ｎｍの
膜厚で形成している。エピタキシャルＳｉ層を形成して
からソース／ドレインのイオン注入を行なっても良い
し、エピタキシャルＳｉ層を形成する前にソース／ドレ
インのイオン注入を行なってもよい。
ース／ドレインを用いる例を説明したが、本実施形態で
は、ソース／ドレイン拡散層の抵抗を下げるため、露出
させたＳｉ基板表面に選択エピタキシャルＳｉ成長法を
用いて、エピタキシャルＳｉ層１５を例えば５０ｎｍの
膜厚で形成している。エピタキシャルＳｉ層を形成して
からソース／ドレインのイオン注入を行なっても良い
し、エピタキシャルＳｉ層を形成する前にソース／ドレ
インのイオン注入を行なってもよい。
【００６０】本実施形態の工程では、エピタキシャルＳ
ｉ層１５の形成時にはゲート絶縁膜やゲート電極はまだ
形成されていない。したがって、選択エピタキシャルＳ
ｉ成長時の熱工程（例えば、１０００℃でのＳｉ表面の
自然酸化膜を除去するための前処理や７００℃程度での
Ｓｉエピタキシャル成長）によって高誘電体膜を用いた
ゲート絶縁膜やメタルを用いたゲート電極が劣化するこ
とがない。また、エピタキシャルＳｉ層１５と後の工程
で形成されるゲート電極とは、ゲート電極のエッチング
によるプロセスダメージの無いゲート絶縁膜で分離され
るため、エピタキシャルＳｉ層１５とゲート電極とのシ
ョートを回避することができる。
ｉ層１５の形成時にはゲート絶縁膜やゲート電極はまだ
形成されていない。したがって、選択エピタキシャルＳ
ｉ成長時の熱工程（例えば、１０００℃でのＳｉ表面の
自然酸化膜を除去するための前処理や７００℃程度での
Ｓｉエピタキシャル成長）によって高誘電体膜を用いた
ゲート絶縁膜やメタルを用いたゲート電極が劣化するこ
とがない。また、エピタキシャルＳｉ層１５と後の工程
で形成されるゲート電極とは、ゲート電極のエッチング
によるプロセスダメージの無いゲート絶縁膜で分離され
るため、エピタキシャルＳｉ層１５とゲート電極とのシ
ョートを回避することができる。
【００６１】次に、本発明の第６実施形態について説明
する。
する。
【００６２】図８は、第６実施形態について、強誘電体
メモリを説明するための断面図（ａ）とそれをメモリチ
ップに構成した時のチップイメージを説明するための図
（ｂ）である。
メモリを説明するための断面図（ａ）とそれをメモリチ
ップに構成した時のチップイメージを説明するための図
（ｂ）である。
【００６３】本実施形態は、第１実施形態等で説明した
高誘電体膜をゲート絶縁膜に用いたトランジスタと、こ
れと同様の素子構造でゲート絶縁膜に強誘電体膜を用い
た強誘電体メモリとを同一のチップに形成するものであ
る。図８（ｂ）に示すように、メモリセル部２１には図
８（ａ）の強誘電体メモリを用い、メモリセルを制御す
るコントロール回路部（周辺トランジスタ部）やロジッ
ク回路部には、図１に示したような高誘電体膜をゲート
絶縁膜に用いたトランジスタを用いている。すなわち、
メモリ部分とそのコントロール部分やロジック部などで
ゲート絶縁膜の種類を変えて、ｍそれぞれの領域で最適
な膜厚や材料を使用することができる。次に、図９
（ａ）〜図１０（ｄ）を参照して、本実施形態の製造工
程について説明する。なお、図２等に示した構成要素と
対応する構成要素には同一番号を付している。
高誘電体膜をゲート絶縁膜に用いたトランジスタと、こ
れと同様の素子構造でゲート絶縁膜に強誘電体膜を用い
た強誘電体メモリとを同一のチップに形成するものであ
る。図８（ｂ）に示すように、メモリセル部２１には図
８（ａ）の強誘電体メモリを用い、メモリセルを制御す
るコントロール回路部（周辺トランジスタ部）やロジッ
ク回路部には、図１に示したような高誘電体膜をゲート
絶縁膜に用いたトランジスタを用いている。すなわち、
メモリ部分とそのコントロール部分やロジック部などで
ゲート絶縁膜の種類を変えて、ｍそれぞれの領域で最適
な膜厚や材料を使用することができる。次に、図９
（ａ）〜図１０（ｄ）を参照して、本実施形態の製造工
程について説明する。なお、図２等に示した構成要素と
対応する構成要素には同一番号を付している。
【００６４】まず、図９（ａ）に示すように、メモリセ
ル部と周辺トランジスタ部とを、第１実施形態における
図２（ｂ）の工程と同じようにして、全面ＣＭＰを行な
い、ダミーゲートパターン４の表面を露出させる。ここ
では、チャネルイオン注入層８ａ及び８ｂ（チャネルイ
オン注入層８ａ及び８ｂは、メモリセル部と周辺トラン
ジスタ部のしきい値（Ｖth）がそれぞれ最適になるよう
に、それぞれイオン注入条件が最適化されている。）を
ソース／ドレイン領域６の形成よりも先に行なう第３実
施形態（図５参照）の方法を採用している。もちろん、
第１実施形態のように、チャネルイオン注入をソース／
ドレイン領域の形成後に行っても良い。その場合は、メ
モリセル部或いは周辺トランジスタ部のゲート絶縁膜や
メタル電極を形成してから、例えばＲＴＡ法などによ
り、８００℃、１０秒程度でイオン注入層の活性化アニ
ールを行うことになる。
ル部と周辺トランジスタ部とを、第１実施形態における
図２（ｂ）の工程と同じようにして、全面ＣＭＰを行な
い、ダミーゲートパターン４の表面を露出させる。ここ
では、チャネルイオン注入層８ａ及び８ｂ（チャネルイ
オン注入層８ａ及び８ｂは、メモリセル部と周辺トラン
ジスタ部のしきい値（Ｖth）がそれぞれ最適になるよう
に、それぞれイオン注入条件が最適化されている。）を
ソース／ドレイン領域６の形成よりも先に行なう第３実
施形態（図５参照）の方法を採用している。もちろん、
第１実施形態のように、チャネルイオン注入をソース／
ドレイン領域の形成後に行っても良い。その場合は、メ
モリセル部或いは周辺トランジスタ部のゲート絶縁膜や
メタル電極を形成してから、例えばＲＴＡ法などによ
り、８００℃、１０秒程度でイオン注入層の活性化アニ
ールを行うことになる。
【００６５】次に、図９（ｂ）に示すように、メモリセ
ル部の露出したダミーゲートパターン４（Ｓｉ3 Ｎ
4 膜）をレジスト膜（図示せず）をマスクとして、例え
ばホットリン酸のエッチング液を用いて選択的に除去
し、後の工程でゲート電極が形成される溝を形成する。
この時、周辺トランジスタ部はレジスト膜（図示せず）
に覆われているため、露出したダミーゲートパターン４
（Ｓｉ3 Ｎ4 膜）は保護されている。
ル部の露出したダミーゲートパターン４（Ｓｉ3 Ｎ
4 膜）をレジスト膜（図示せず）をマスクとして、例え
ばホットリン酸のエッチング液を用いて選択的に除去
し、後の工程でゲート電極が形成される溝を形成する。
この時、周辺トランジスタ部はレジスト膜（図示せず）
に覆われているため、露出したダミーゲートパターン４
（Ｓｉ3 Ｎ4 膜）は保護されている。
【００６６】次に、ＳｉＯ2 膜３を除去してＳｉ基板１
表面を露出させ、例えば誘電体膜９ａを介して強誘電体
膜９ｂを堆積する。誘電体膜９ａは、Ｓｉ基板１表面に
強誘電体膜９ｂを安定して形成するためのものであり、
例えば膜厚１ｎｍ程度のＳｉ3 Ｎ4 膜や膜厚２ｎｍ程度
の高誘電体膜であるＴａ2 Ｏ5 膜等を用いることができ
る。また、強誘電体膜９ｂとしては、例えば、Ｂｉ4 Ｔ
ｉ3 Ｏ12、ＰＺＴ、ＰＬＺＴ、ＢｉＳｒ2 Ｔａ2 Ｏ9 、
ＢａＭｇＦ4 等や、１ｎｍ程度の膜厚のエピタキシャル
成長させた酸化セリウム（ＣｅＯ2 ）の上に形成するエ
ピタキシャル成長させた膜厚２０ｎｍ程度の（Ｂａ、Ｓ
ｒ）ＴｉＯ3 膜を用いることができる。次に、全面にゲ
ート電極１０ａとして、例えばＰｔ、Ｒｕ、Ａｕ、Ｔｉ
Ｎ、Ｗ、ＴｉＷなど、或いは貴金属（Ｐｄ、Ｉｒ、Ｒ
ｈ、Ｏｓ等）などの金属材料を堆積する。
表面を露出させ、例えば誘電体膜９ａを介して強誘電体
膜９ｂを堆積する。誘電体膜９ａは、Ｓｉ基板１表面に
強誘電体膜９ｂを安定して形成するためのものであり、
例えば膜厚１ｎｍ程度のＳｉ3 Ｎ4 膜や膜厚２ｎｍ程度
の高誘電体膜であるＴａ2 Ｏ5 膜等を用いることができ
る。また、強誘電体膜９ｂとしては、例えば、Ｂｉ4 Ｔ
ｉ3 Ｏ12、ＰＺＴ、ＰＬＺＴ、ＢｉＳｒ2 Ｔａ2 Ｏ9 、
ＢａＭｇＦ4 等や、１ｎｍ程度の膜厚のエピタキシャル
成長させた酸化セリウム（ＣｅＯ2 ）の上に形成するエ
ピタキシャル成長させた膜厚２０ｎｍ程度の（Ｂａ、Ｓ
ｒ）ＴｉＯ3 膜を用いることができる。次に、全面にゲ
ート電極１０ａとして、例えばＰｔ、Ｒｕ、Ａｕ、Ｔｉ
Ｎ、Ｗ、ＴｉＷなど、或いは貴金属（Ｐｄ、Ｉｒ、Ｒ
ｈ、Ｏｓ等）などの金属材料を堆積する。
【００６７】次に、図１０（ｃ）に示すように、メタル
膜１０ａと誘電体膜９ａ及び９ｂのＣＭＰを行ない、メ
モリセル部にゲート電極を形成する。続いて、周辺トラ
ンジスタ部の露出したダミーゲートパターン４（Ｓｉ3
Ｎ4 膜）を、必要であればレジスト膜（図示せず）をマ
スクとして、例えばホットリン酸のエッチング液を用い
て選択的に除去し、後の工程でゲート電極が形成される
溝を形成する。続いて、ＳｉＯ2 膜３を除去してＳｉ基
板１表面を露出させ、全面にゲート絶縁膜９ｃとして例
えば高誘電体膜のＴａ2 Ｏ5 膜を膜厚２０ｎｍ程度堆積
する。この時、Ｓｉ基板１界面との間にいわゆる界面準
位等ができにくいように、前処理を行なうとか、或い
は、界面に薄い（例えば１ｎｍ程度）ＳｉＯ2 膜やＳｉ
3 Ｎ4 膜などを介して高誘電体膜（Ｔａ2 Ｏ5 膜や（Ｂ
ａ、Ｓｒ）ＴｉＯ3 膜など）を堆積しても良い。その
後、ゲート電極として、例えばメタル膜１０ｂ（Ｐｔ
膜、Ｒｕ膜、ＴｉＷ膜、ＷＮx 膜、ＴｉＮ膜、Ｗ膜等や
これらの積層膜）を全面に堆積する。
膜１０ａと誘電体膜９ａ及び９ｂのＣＭＰを行ない、メ
モリセル部にゲート電極を形成する。続いて、周辺トラ
ンジスタ部の露出したダミーゲートパターン４（Ｓｉ3
Ｎ4 膜）を、必要であればレジスト膜（図示せず）をマ
スクとして、例えばホットリン酸のエッチング液を用い
て選択的に除去し、後の工程でゲート電極が形成される
溝を形成する。続いて、ＳｉＯ2 膜３を除去してＳｉ基
板１表面を露出させ、全面にゲート絶縁膜９ｃとして例
えば高誘電体膜のＴａ2 Ｏ5 膜を膜厚２０ｎｍ程度堆積
する。この時、Ｓｉ基板１界面との間にいわゆる界面準
位等ができにくいように、前処理を行なうとか、或い
は、界面に薄い（例えば１ｎｍ程度）ＳｉＯ2 膜やＳｉ
3 Ｎ4 膜などを介して高誘電体膜（Ｔａ2 Ｏ5 膜や（Ｂ
ａ、Ｓｒ）ＴｉＯ3 膜など）を堆積しても良い。その
後、ゲート電極として、例えばメタル膜１０ｂ（Ｐｔ
膜、Ｒｕ膜、ＴｉＷ膜、ＷＮx 膜、ＴｉＮ膜、Ｗ膜等や
これらの積層膜）を全面に堆積する。
【００６８】次に、図１０（ｄ）に示すように、メタル
膜１０ｂと誘電体膜９ｃのＣＭＰを行ない、周辺トラン
ジスタ部のゲート電極を形成する。次に、全面に層間絶
縁膜（図示せず）としてＳｉＯ2 膜を約２００ｎｍ程度
の膜厚で堆積し、ソース、ドレイン及びゲート電極に対
するコンタクトを開口し、Ａｌ層の堆積及びパターニン
グにより配線（図示せず）を形成する。さらに、全面に
パシベーシヨン膜（図示せず）を堆積し、メモリチップ
の基本構造が完成する。
膜１０ｂと誘電体膜９ｃのＣＭＰを行ない、周辺トラン
ジスタ部のゲート電極を形成する。次に、全面に層間絶
縁膜（図示せず）としてＳｉＯ2 膜を約２００ｎｍ程度
の膜厚で堆積し、ソース、ドレイン及びゲート電極に対
するコンタクトを開口し、Ａｌ層の堆積及びパターニン
グにより配線（図示せず）を形成する。さらに、全面に
パシベーシヨン膜（図示せず）を堆積し、メモリチップ
の基本構造が完成する。
【００６９】本実施形態によれば、メモリセル部と周辺
トランジスタ部とで、それぞれ最適なゲート絶縁膜の材
料及び膜厚を選択することができる。また、強誘電体膜
を用いた１トランジスタメモリと高誘電体膜をゲート絶
縁膜として用いた高性能トランジスタ（周辺回路用）を
集積化したチップを、少ない工程数で素子性能を劣化さ
せることなく実現することができる。
トランジスタ部とで、それぞれ最適なゲート絶縁膜の材
料及び膜厚を選択することができる。また、強誘電体膜
を用いた１トランジスタメモリと高誘電体膜をゲート絶
縁膜として用いた高性能トランジスタ（周辺回路用）を
集積化したチップを、少ない工程数で素子性能を劣化さ
せることなく実現することができる。
【００７０】なお、ここではメモリセル部と周辺トラン
ジスタ部について説明したが、この他にロジック回路部
が同一チップ内に混在していてもよい。
ジスタ部について説明したが、この他にロジック回路部
が同一チップ内に混在していてもよい。
【００７１】次に、本発明の第７実施形態について、図
１１を参照して説明する。
１１を参照して説明する。
【００７２】本実施形態は、上記第６実施形態の変更例
であり、特にチャネル不純物層８の作製方法が第６実施
形態とは異なっている。なお、図９等に示した構成要素
と対応する構成要素には同一番号を付している。
であり、特にチャネル不純物層８の作製方法が第６実施
形態とは異なっている。なお、図９等に示した構成要素
と対応する構成要素には同一番号を付している。
【００７３】まず、図１１（ａ）に示した例について説
明する。なお、図１１（ａ）は、図９（ａ）と（ｂ）と
の間の段階に相当する工程について示したものである。
明する。なお、図１１（ａ）は、図９（ａ）と（ｂ）と
の間の段階に相当する工程について示したものである。
【００７４】周辺トランジスタ部のダミーゲートパター
ン４を選択除去した後、チャネルイオン注入層８ｄをチ
ャネル領域にのみ選択形成する。続いて、チャネルイオ
ン注入層８ｄの活性化アニールを行ない、その後、ゲー
ト電極１０ｃとゲート絶縁膜９ｄを、図９に示した第６
実施形態ようにＣＭＰ法により形成する。なお、メモリ
セル部のチャネル不純物層８ｃは，図に示すように、ソ
ース／ドレイン領域６と重なるように形成している。
ン４を選択除去した後、チャネルイオン注入層８ｄをチ
ャネル領域にのみ選択形成する。続いて、チャネルイオ
ン注入層８ｄの活性化アニールを行ない、その後、ゲー
ト電極１０ｃとゲート絶縁膜９ｄを、図９に示した第６
実施形態ようにＣＭＰ法により形成する。なお、メモリ
セル部のチャネル不純物層８ｃは，図に示すように、ソ
ース／ドレイン領域６と重なるように形成している。
【００７５】つぎに、図１１（ｂ）に示した例について
説明する。
説明する。
【００７６】本実施形態は、周辺トランジスタ部の他、
メモリセル部についてもチャネルイオン注入層８ｅの選
択形成を行ったものである。すなわち、周辺トランジス
タ部のゲート絶縁膜９ｅがＣＶＤ−ＳｉＯ2 膜やＣＶＤ
−Ｓｉ3 Ｎ4 膜などの積層膜で、ゲート電極１０ｃがｎ
+ ポリＳｉ層であり、８００℃程度の熱処理に対しても
ゲート絶縁膜としての特性劣化が無いゲート電極／ゲー
ト絶縁膜構造である場合には、本実施形態のようにメモ
リセル部についてもチャネルイオン注入層８ｅの選択形
成を行うことができる。
メモリセル部についてもチャネルイオン注入層８ｅの選
択形成を行ったものである。すなわち、周辺トランジス
タ部のゲート絶縁膜９ｅがＣＶＤ−ＳｉＯ2 膜やＣＶＤ
−Ｓｉ3 Ｎ4 膜などの積層膜で、ゲート電極１０ｃがｎ
+ ポリＳｉ層であり、８００℃程度の熱処理に対しても
ゲート絶縁膜としての特性劣化が無いゲート電極／ゲー
ト絶縁膜構造である場合には、本実施形態のようにメモ
リセル部についてもチャネルイオン注入層８ｅの選択形
成を行うことができる。
【００７７】なお、本発明は以上説明した各実施形態に
限定されるものではなく、その趣旨を逸脱しない範囲内
において種々変形して実施可能である。
限定されるものではなく、その趣旨を逸脱しない範囲内
において種々変形して実施可能である。
【００７８】
【発明の効果】本発明における半導体装置によれば、ゲ
ート電極の底面及び側面がゲート絶縁膜によって覆われ
ているため、従来のように後酸化を行わなくても、ゲー
ト電極と基板との間或いはゲート電極とソース／ドレイ
ンとの間の良好な耐圧を確保することが可能となる。ま
た、ゲート電極の側面にもゲート絶縁膜が形成されてい
るため、半導体素子のチャネル長を、リソグラフィーの
限界で決まる寸法よりもゲート絶縁膜の膜厚の２倍分だ
け短くすることができ、半導体素子の性能を向上させる
ことが可能となる。
ート電極の底面及び側面がゲート絶縁膜によって覆われ
ているため、従来のように後酸化を行わなくても、ゲー
ト電極と基板との間或いはゲート電極とソース／ドレイ
ンとの間の良好な耐圧を確保することが可能となる。ま
た、ゲート電極の側面にもゲート絶縁膜が形成されてい
るため、半導体素子のチャネル長を、リソグラフィーの
限界で決まる寸法よりもゲート絶縁膜の膜厚の２倍分だ
け短くすることができ、半導体素子の性能を向上させる
ことが可能となる。
【００７９】また、本発明における半導体装置の製造方
法によれば、ゲート電極及びゲート絶縁膜を形成する前
に、例えばソース／ドレイン領域に導入された不純物の
活性化工程等、種々の高温熱処理工程を行うことが可能
であり、高温熱処理によるゲート絶縁膜、例えば高誘電
体膜の劣化等を防止することが可能となる。また、ゲー
ト電極を従来のようにＲＩＥを用いずにＣＭＰによって
形成することができるので、ＲＩＥを用いた場合に見ら
れるようなプラズマによるダメージを回避することがで
きる。さらに、不純物イオン注入をダミーゲートパター
ンをマスクとして行い、ダミーゲートパターンを除去し
た領域にゲート電極を形成するので、ソース／ドレイン
に対して自己整合的にゲート電極を形成することができ
る。
法によれば、ゲート電極及びゲート絶縁膜を形成する前
に、例えばソース／ドレイン領域に導入された不純物の
活性化工程等、種々の高温熱処理工程を行うことが可能
であり、高温熱処理によるゲート絶縁膜、例えば高誘電
体膜の劣化等を防止することが可能となる。また、ゲー
ト電極を従来のようにＲＩＥを用いずにＣＭＰによって
形成することができるので、ＲＩＥを用いた場合に見ら
れるようなプラズマによるダメージを回避することがで
きる。さらに、不純物イオン注入をダミーゲートパター
ンをマスクとして行い、ダミーゲートパターンを除去し
た領域にゲート電極を形成するので、ソース／ドレイン
に対して自己整合的にゲート電極を形成することができ
る。
【００８０】以上のように、本発明によれば、信頼性や
特性に優れた半導体素子を得ることが可能となる。
特性に優れた半導体素子を得ることが可能となる。
【図１】本発明の第１実施形態に係る半導体装置の構成
の一例を示した図。
の一例を示した図。
【図２】本発明の第１実施形態に係る半導体装置の製造
方法の一例を示した図。
方法の一例を示した図。
【図３】本発明の第２実施形態に係る半導体装置の製造
方法の一例についてその工程の一部を示した図。
方法の一例についてその工程の一部を示した図。
【図４】本発明の第２実施形態に係る半導体装置の製造
方法の他の例についてその工程の一部を示した図。
方法の他の例についてその工程の一部を示した図。
【図５】本発明の第３実施形態に係る半導体装置の製造
方法の一例についてその工程の一部を示した図。
方法の一例についてその工程の一部を示した図。
【図６】本発明の第４実施形態に係る半導体装置の製造
方法の一例についてその工程の一部を示した図。
方法の一例についてその工程の一部を示した図。
【図７】本発明の第５実施形態に係る半導体装置の製造
方法の一例についてその工程の一部を示した図。
方法の一例についてその工程の一部を示した図。
【図８】本発明の第６実施形態に係る半導体装置の構成
の一例を示した図。
の一例を示した図。
【図９】本発明の第６実施形態に係る半導体装置の製造
方法の一例についてその工程の一部を示した図。
方法の一例についてその工程の一部を示した図。
【図１０】本発明の第６実施形態に係る半導体装置の製
造方法の一例についてその工程の一部を示した図。
造方法の一例についてその工程の一部を示した図。
【図１１】本発明の第７実施形態に係る半導体装置の製
造方法の一例についてその工程の一部を示した図。
造方法の一例についてその工程の一部を示した図。
【図１２】従来技術に係る半導体装置について示した
図。
図。
【図１３】図２に示した本発明の第１実施形態に係る半
導体装置の製造方法の一例を平面図によって示した図。
導体装置の製造方法の一例を平面図によって示した図。
１…半導体基板 ４…ダミーゲートパターン ６…ソース／ドレイン ７…絶縁膜 ９、９ａ〜９ｅ…ゲート絶縁膜 １０、１０ａ〜１０ｄ…ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青山 知憲 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (19)
- 【請求項１】 ソース、ドレイン及びソース・ドレイン
間の導通状態を制御するゲート電極を有する半導体素子
を含む半導体装置において、前記半導体素子のゲート電
極の底面及び側面がゲート絶縁膜によって覆われている
ことを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極の底面及び側面に形成さ
れた前記ゲート絶縁膜の膜厚がほぼ等しいことを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート絶縁膜がＴａ2 Ｏ5 膜の単層
膜又はＴａ2 Ｏ5 膜を少なくとも有する積層膜によって
形成されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 前記ゲート絶縁膜がＢａ、Ｓｒ及びＴｉ
を含む膜の単層膜又はＢａ、Ｓｒ及びＴｉを含む膜を少
なくとも有する積層膜によって形成されていることを特
徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記Ｂａ、Ｓｒ及びＴｉを含む膜はエピ
タキシャル膜であることを特徴とする請求項４に記載の
半導体装置。 - 【請求項６】 前記ゲート絶縁膜がシリコン酸化膜の単
層膜又はシリコン酸化膜を少なくとも有する積層膜によ
って形成されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項７】 前記積層膜は下地のシリコンとの界面に
のみ形成された膜を少なくとも有する膜であることを特
徴とする請求項３乃至６のいずれかに記載の半導体装
置。 - 【請求項８】 前記ゲート電極がメタルゲート電極であ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項９】 前記ゲート絶縁膜の膜厚が異なる複数の
前記半導体素子を含むことを特徴とする請求項１に記載
の半導体装置。 - 【請求項１０】 前記ゲート絶縁膜の構成材料が異なる
複数の前記半導体素子を含むことを特徴とする請求項１
に記載の半導体装置。 - 【請求項１１】 前記ゲート絶縁膜に少なくとも強誘電
体膜を含む膜を用いた前記半導体素子と前記ゲート絶縁
膜に少なくとも高誘電体膜を含む膜を用いた前記半導体
素子とを含むことを特徴とする請求項１に記載の半導体
装置。 - 【請求項１２】 前記ゲート絶縁膜に少なくとも強誘電
体膜を含む膜を用いた前記半導体素子と前記ゲート絶縁
膜に少なくともシリコン酸化膜を含む膜を用いた前記半
導体素子とを含むことを特徴とする請求項１に記載の半
導体装置。 - 【請求項１３】 前記ゲート電極の構成材料が異なる複
数の前記半導体素子を含むことを特徴とする請求項１に
記載の半導体装置。 - 【請求項１４】 半導体基板上のゲート形成予定域にダ
ミーゲートパターンを形成する工程と、このダミーゲー
トパターンをマスクとして前記半導体基板に不純物を導
入してソース／ドレイン領域を形成する工程と、前記ダ
ミーゲートパターンの周囲に絶縁膜を形成する工程と、
前記ダミーゲートパターンを選択的に除去する工程と、
前記ダミーゲートパターンが除去された凹部の底面及び
側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜が形成された前記凹部に導電材を埋め込んだゲート電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項１５】 前記ダミーゲートパターンを除去する
工程と前記ゲート絶縁膜を形成する工程とをそれぞれに
対して行うことにより、前記ゲート絶縁膜の構成材料が
それぞれ異なる複数の半導体素子を形成することを特徴
とする請求項１４に記載の半導体装置の製造方法。 - 【請求項１６】 前記ソース／ドレイン領域に導入され
た不純物を熱処理によって活性化した後に前記ゲート電
極を形成する工程を行うことを特徴とする請求項１４に
記載の半導体装置の製造方法。 - 【請求項１７】 前記ソース／ドレイン領域上にシリサ
イド層を形成した後に前記ゲート絶縁膜及び前記ゲート
電極を形成する工程を行うことを特徴とする請求項１４
に記載の半導体装置の製造方法。 - 【請求項１８】 前記ソース／ドレイン領域上にエピタ
キシャルシリコン層を形成した後に前記ゲート絶縁膜及
び前記ゲート電極を形成する工程を行うことを特徴とす
る請求項１４に記載の半導体装置の製造方法。 - 【請求項１９】 前記ゲート絶縁膜をシリコン酸化膜の
単層膜又はシリコン酸化膜を少なくとも有する積層膜に
よって形成し、その後このゲート絶縁膜の絶縁特性及び
下地のシリコンとの界面特性を改善するための熱処理を
行うことを特徴とする請求項１４に記載の半導体装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8356493A JPH10189966A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
| US08/996,704 US6278164B1 (en) | 1996-12-26 | 1997-12-23 | Semiconductor device with gate insulator formed of high dielectric film |
| KR1019970073299A KR100296004B1 (ko) | 1996-12-26 | 1997-12-24 | 반도체장치및그제조방법 |
| TW086119650A TW368746B (en) | 1996-12-26 | 1997-12-24 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8356493A JPH10189966A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189966A true JPH10189966A (ja) | 1998-07-21 |
Family
ID=18449297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356493A Pending JPH10189966A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6278164B1 (ja) |
| JP (1) | JPH10189966A (ja) |
| KR (1) | KR100296004B1 (ja) |
| TW (1) | TW368746B (ja) |
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