JP2000208766A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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tungsten
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Abstract

(57)【要約】 【課題】 半導体装置の絶縁膜の上に形成される金属配
線または金属電極の接着力を向上させる。 【解決手段】 窒化タングステン６ｂをタングステン６
ｃの側面にまで設けて、タングステン６ｃと窒化タング
ステン６ｂとが接触している面積を増やす。ゲート絶縁
膜２上に、ゲート絶縁膜２との接着力が強いポリシリコ
ンサイドウォール５を配置する。タングステン６ｃの側
面にある窒化タングステン６ｂにはポリシリコンサイド
ウォール５を密着させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＭＯＳ（Metal Ox
ide Semiconductor）キャパシタ、ＭＯＳトランジスタ
および半導体集積回路などの半導体装置に関し、特に絶
縁膜上に導体が形成されている半導体装置に関するもの
である。
【０００２】
【従来の技術】従来の半導体装置の例として、ＭＯＳキ
ャパシタ、ＭＯＳトランジスタおよび半導体集積回路を
挙げて説明する。ＭＯＳキャパシタおよびＭＯＳトラン
ジスタではゲート絶縁膜上の電極が、絶縁膜上に形成さ
れる導体に相当する。また、半導体集積回路では層間絶
縁膜上の配線が、絶縁膜上に形成される導体に相当す
る。
【０００３】図６１は、従来のＭＯＳキャパシタの断面
構造の一例を示す模式図である。図６１に示すＭＯＳキ
ャパシタにおいては、半導体基板２０１ａ上の一方主面
に在るＮ型不純物拡散層２０１ｂ上に、ゲート絶縁膜２
０２が設けられている。そのゲート絶縁膜２０２上に、
ホウ素がドープされたポリシリコン２０３とタングステ
ンシリサイド２０４が順に積層されてゲート電極を構成
している。そのタングステンシリサイド２０４の上に
は、絶縁膜２０５が形成される。図６１に記入された矢
印２０６は、ポリシリコン２０３中のホウ素がゲート絶
縁膜２０２を突き抜けてＮ型不純物拡散層２０１ｂへ達
することを表している。このようなポリシリコン２０３
中のホウ素がゲート絶縁膜２０２を突き抜ける現象は、
半導体基板２０１ａ中のドーパントを電気的に活性化す
るために行われる熱処理によってホウ素がゲート絶縁膜
２０２中を熱拡散することによって起こる。このため、
ＭＯＳ構造のしきい値電圧が変動する問題がある。ま
た、ポリシリコン２０３中のホウ素は、矢印２０７で示
すように、ポリシリコン２０３からタングステンシリサ
イド（ＷＳｉｘ）２０４へ、上述の熱処理中に吸い出さ
れる。なお、ＷＳｉｘのｘは組成比を表しており、通
常、２から３の間の値をとる。
【０００４】ゲート絶縁膜２０２を突き抜けたりタング
ステンシリサイド２０４に吸い出されたりすることによ
るホウ素の移動によって、ポリシリコン２０３中のホウ
素の濃度が下がると、半導体基板２０１ａを基準とする
負の電圧をタングステンシリサイド２０４に印加したと
きにポリシリコン２０３が空乏化する。ポリシリコン２
０３が空乏化すると、チャネルが反転する領域、すなわ
ち負の電圧印加領域で、図６２に示すようにゲート容量
が減少する。
【０００５】ＭＯＳキャパシタと同様のことがＭＯＳト
ランジスタにおいても発生する。図６３は、従来のＤＲ
ＡＭのメモリセルを構成するＭＯＳトランジスタの断面
構造を示している。まず、図６３のＭＯＳトランジスタ
の構造について説明する。図６３のＭＯＳトランジスタ
は、半導体基板１ａの一方主面上にシリコン酸化膜で形
成されたシャロートレンチアイソレーション（Shallow
Trench Isolation）２０によって、半導体基板１ａ上の
他の素子（図示省略）から分離されている。以下、シャ
ロートレンチアイソレーションをＳＴＩと記す。ＳＴＩ
２０で囲まれた半導体基板１ａの一方主面内に、ストレ
ージキャパシタ（図示省略）に接続されるＮ型ソース／
ドレイン領域１３が形成されている。ＳＴＩ２０で囲ま
れた半導体基板１ａの一方主面内に、Ｎ型ソース／ドレ
イン領域１３と接しないようにＮ型ソース／ドレイン領
域１４が形成されている。このＮ型ソース／ドレイン領
域１４は、ビット線（図示省略）に接続される。半導体
基板１ａ内においてＮ型ソース／ドレイン領域１３とＮ
型ソース／ドレイン領域１４に挟まれた領域がチャネル
領域であるが、そのチャネル領域の半導体基板１ａの一
方主面上に、ゲート絶縁膜２は形成されている。ゲート
絶縁膜２の上にドープトポリシリコン１８が層状に形成
されており、そのドープトポリシリコン１８の上にタン
グステンシリサイド１９が層状に形成されている。これ
らドープトポリシリコン１８とタングステンシリサイド
１９とがゲート電極を構成する。また、半導体基板１ａ
の一方主面上には、ゲート絶縁膜２とゲート電極とを覆
うように窒化酸化膜１０ａが形成され、その窒化酸化膜
１０ａの上には約５０ｎｍの膜厚を持った絶縁膜１０ｂ
が形成されている。ＭＯＳキャパシタと同様の理由によ
り、ドープトポリシリコン１８が空乏化してゲート容量
が減少すると、ＭＯＳトランジスタにおいてはドレイン
電流が減少し、回路性能が劣化する。例えば、特開平５
−２４３５６４号公報にはしきい値電圧調整のためタン
グステンサイドウォールとリンドープトポリシリコンと
の組み合わせからなるＭＯＳトランジスタが開示されて
いるが、このような構成であってもゲート電極の空乏化
の問題が存在する。
【０００６】上記のゲート空乏化の問題を解決するため
の一つの方法として、金属ゲート電極を用いることが提
案されている。図６４は、金属ゲート電極を用いてＭＯ
Ｓキャパシタの構造の一例を示している。図６４のＭＯ
Ｓキャパシタにおいては、図６１のポリシリコン２０３
とタングステンシリサイド２０４に代えて、タングステ
ン２０９が用いられている。このタングステン２０９
は、膜厚の薄い窒化タングステン２０８（ＷＮｘ）を挟
んで、ゲート絶縁膜２０２の上に形成されている。窒化
タングステン２０８がタングステン２０９の下に敷かれ
ているのは、タングステン原子がゲート絶縁膜２０２中
へ拡散して固定電荷を形成するのを防ぐためである。固
定電荷が形成されると、トランジスタのしきい値電圧が
設計段階で想定している以上に大きく変動するという不
具合を発生する。また、タングステン原子が他の領域へ
拡散するのを防止する目的で、タングステン２０９の上
に絶縁膜２０５が設けられている。図６４に示すＭＯＳ
キャパシタの構造では、ゲート電極での空乏化は起こら
ない。そのため、ゲート空乏化に起因したドレイン電流
の減少も生じない。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は上
記のように構成されており、金属ゲート電極とゲート絶
縁膜の間に窒化タングステンなどの金属窒化物を挟んで
も、タングステンなどの金属ゲート電極とゲート絶縁膜
との密着性が悪く、金属ゲート電極は剥がれやすいとい
う問題がある。この問題は、特にゲート長２１０やゲー
ト幅が小さくなるにつれてゲート絶縁膜２０２とタング
ステン２０９が接する面積が小さくなるので、半導体装
置の微細化が進むと益々重要な問題となる。
【０００８】この剥がれの問題は、ゲート電極にタング
ステンを用いた場合のみならず、例えば、金属をＤＲＡ
Ｍのビット線として用いた場合にも同様の問題が生じ
る。例えば、図６５は、ＤＲＡＭのメモリセルが形成さ
れている領域をワード線と平行な一断面で切断したとき
の断面構造を示しているが、タングステンなどの金属で
形成されたビット線２１９において剥がれの問題が生じ
る。
【０００９】ここで、ＤＲＡＭのうち図６５に示されて
いる構造について説明する。半導体基板１ａの一方主面
には、ＳＴＩ２０が形成されており、このＳＴＩ２０は
Ｎ型不純物拡散層２２０を構成要素とするＭＯＳトラン
ジスタを分離している。このような構造を持った半導体
基板１ａの上には、その全面に層間絶縁膜２１２が形成
され、その層間絶縁膜２１２の上には窒化膜２１３が形
成されている。これら窒化膜２１３と層間絶縁膜２１２
とを貫通してＮ型不純物拡散層２２０に達するスルーホ
ール内部と窒化膜２１３の上とにストレージノード２１
５が形成されている。ストレージノード２１５に対応す
るセルプレート２１７とストレージノード２１５との間
には、誘電体２１６が挟まれている。ストレージノード
２１５とセルプレート２１７を覆う層間絶縁膜２１４が
窒化膜２１３上に形成されている。この層間絶縁膜２１
４の上に絶縁膜２１８が形成され、その絶縁膜２１８上
にビット線２１９が配置されている。
【００１０】ビット線２１９は、絶縁膜２１８上にタン
グステン膜を堆積した後、パターニングしたレジストを
マスクとして、余分なタングステン膜をエッチング除去
することによって形成される。ＤＲＡＭの世代交代が進
むにつれてメモリセルの集積度の向上が予想されるが、
現在、ビット線２１９の線幅は０．１μｍから０．２μ
ｍ程度が最小値である。図６５のような構造において
も、絶縁膜２１８とタングステン製の配線２１９との密
着力が弱いため、ウェーハ上のビット線の一部の領域
で、配線２１９が絶縁膜２１８から剥がれて、断線した
り、また剥がれたタングステンがずれて、隣のビット線
とショートする問題が生じる。
【００１１】この発明は上記の問題点を解消するために
なされたものであり、導体とその導体が形成されている
絶縁膜との間の接着力を向上させることを目的とする。
さらに、ＭＯＳトランジスタの場合には、金属と同等か
それよりも高い導電性を持った材料でゲート電極を構成
することによってゲート電極で空乏化を起こさせないよ
うにすることを目的とする。
【００１２】
【課題を解決するための手段】第１の発明に係る半導体
装置の製造方法は、半導体基板の一方主面に第１の絶縁
膜を形成する工程と、前記絶縁膜上に接着部材を形成す
る工程と、前記第１の絶縁膜上および前記接着部材の側
面上にバリア層を形成する工程と、前記バリア層上に導
体を形成する工程とを備え、前記バリア層は、前記導体
を構成している物質の拡散を防止することを特徴とす
る。
【００１３】第２の発明に係る半導体装置の製造方法
は、第１の発明の半導体装置の製造方法において、前記
接着部材を形成する工程は、前記絶縁膜との間の接着力
および前記バリア層との間の接着力が前記導体と前記バ
リア層との間の接着力よりも大きい材質を用いて前記接
着部材を形成する工程を含むことを特徴とする。
【００１４】第３の発明に係る半導体装置の製造方法
は、半導体基板の一方主面に第１の絶縁膜を形成する工
程と、前記絶縁膜上に接着部材を形成する工程と、前記
第１の絶縁膜上に形成されかつ、前記接着部材とは側面
で接する導体を形成する工程とを備え、前記接着部材を
形成する工程は、前記導体と前記第１の絶縁膜との間の
接着力よりも高い接着力で、前記第１の絶縁膜との間お
よび前記導体との間で接着可能な材質を用いて前記接着
部材を形成する工程を含むことを特徴とする。
【００１５】第４の発明に係る半導体装置の製造方法
は、第１から第３の発明のうちのいずれかの半導体装置
の製造方法において、前記接着部材を形成する工程は、
前記導体と前記接着部材とが形成されるべき部分に前記
第１の絶縁膜に達する穴を有する第２の絶縁膜を、前記
第１の絶縁膜上に形成する工程と、前記穴を前記接着部
材の構成材料で埋め込む工程と、前記構成材料を異方性
エッチングすることによって前記穴の内壁に前記接着部
材を形成する工程とを含むことを特徴とする。
【００１６】第５の発明に係る半導体装置の製造方法
は、第４の発明の半導体装置の製造方法において、前記
第２の絶縁膜を形成する工程は、前記第１の絶縁膜上に
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
上にシリコン酸化膜を形成する工程と、前記シリコン酸
化膜と前記シリコン窒化膜に順次前記穴を形成する工程
とを含むことを特徴とする。
【００１７】第６の発明に係る半導体装置の製造方法
は、第１の発明の半導体装置の製造方法において、前記
導体を形成する工程は、前記接着部材が形成されている
前記穴を前記導体の構成材料で埋め込む工程と、前記第
２の絶縁膜をストッパーとして用いて前記導体の構成材
料を平坦化する工程と、前記第２の絶縁膜を除去する工
程とを備えて構成される。
【００１８】第７の発明に係る半導体装置の製造方法
は、第６の発明の半導体装置の製造方法において、前記
導体の構成材料を平坦化する工程は、前記第２の絶縁膜
上に存する前記導体の段差を減少させる工程を含むこと
を特徴とする。
【００１９】第８の発明に係る半導体装置の製造方法
は、第４の発明の半導体装置の製造方法において、前記
導体の構成材料で埋め込む工程は、前記穴を前記導体と
前記接着部材とが形成されるべき部分以外の部分にも形
成することによって、前記導体と前記接着部材とが形成
されるべき部分にのみ前記穴を配置する場合に比べて前
記半導体基板の全面に均一になるように前記穴を配置す
ることを特徴とする。
【００２０】第９の発明に係る半導体装置は、一方主面
に絶縁膜を有し、前記一方主面に半導体装置の構成要素
が作り込まれる半導体基板と、前記絶縁膜上に形成され
て前記構成要素と電気的に接続される第１の導体と、前
記絶縁膜上に前記第１の導体の側面に接して形成され、
前記第１の導体と前記絶縁膜との間の接着力よりも高い
接着力をもって、前記絶縁膜および前記第１の導体に接
着している接着部材とを備えて構成される。
【００２１】第１０の発明に係る半導体装置は、第９の
発明の半導体装置において、前記第１の導体は、金属お
よび超伝導体のうちの少なくとも一方を含み、前記接着
部材は、シリコン、シリコンゲルマニウム、金属酸化物
または金属窒化物を含み、前記絶縁膜は、前記接着部材
と接する界面に、酸化シリコン、窒化酸化シリコンまた
は窒化チタンを有することを特徴とする。
【００２２】第１１の発明に係る半導体装置は、一方主
面に絶縁膜を有し、前記一方主面に半導体装置の構成要
素が作り込まれる半導体基板と、前記絶縁膜上に形成さ
れる接着部材と、前記第１の絶縁膜上および前記接着部
材の側面上に形成されるバリア層と、前記バリア層上に
形成されて前記構成要素と電気的に接続される第１の導
体とを備え、前記バリア層は、前記導体を構成している
物質の拡散を防止することを特徴とする。
【００２３】第１２の発明に係る半導体装置は、第１１
の発明の半導体装置において、前記絶縁膜と前記接着部
材との間の接着力および前記接着部材と前記バリア層と
の間の接着力は、前記第１の導体と前記バリア層との間
の接着力よりも大きいことを特徴とする。
【００２４】第１３の発明に係る半導体装置は、第１１
または第１２の発明の半導体装置において、前記バリア
層は、窒化タングステン、窒化タンタルまたは窒化チタ
ンからなり、前記第１の導体は、金属および超伝導体の
うちの少なくとも一方を含み、前記接着部材は、シリコ
ン、シリコンゲルマニウム、金属酸化物または金属窒化
物を含み、前記絶縁膜は、前記接着部材と接する界面
に、酸化シリコン、窒化酸化シリコンまたは窒化チタン
を有することを特徴とする。
【００２５】第１４の発明に係る半導体装置は、第９か
ら第１３の発明のうちのいずれかの半導体装置におい
て、前記第１の導体は、前記絶縁膜側にある下底が上底
より短い台形状の断面を有し、前記第１の導体と前記接
着部材とからなるゲート電極の断面形状において最も幅
広の部分は、前記第１の導体の前記上底であることを特
徴とする。
【００２６】第１５の発明に係る半導体装置は、第９か
ら第１４の発明のうちのいずれかの半導体装置におい
て、前記第１の導体は、ＭＯＳトランジスタのゲート電
極に含まれ、前記絶縁膜は、前記ＭＯＳトランジスタの
ゲート絶縁膜であることを特徴とする。
【００２７】第１６の発明に係る半導体装置は、第１５
の半導体装置において、前記ゲート絶縁膜は、前記接着
部材と接する界面に、酸化シリコンまたは窒化チタンか
らなる表面層と、前記表面層の下に配置され、前記表面
層よりも誘電率の高い誘電体層とを有することを特徴と
する。
【００２８】第１７の発明に係る半導体装置は、第１４
または第１５の半導体装置において、前記接着部材は、
前記絶縁膜との界面に、不純物がドープされていない前
記シリコンまたは前記シリコンゲルマニウムを含むこと
を特徴とする。
【００２９】第１８発明に係る半導体装置は、第１４ま
たは第１５の半導体装置において、前記接着部材は、前
記ＭＯＳトランジスタのチャネルの導電型と異なる導電
型を有する縮退半導体である前記シリコンまたは前記シ
リコンゲルマニウムを、前記絶縁膜との界面に含むこと
を特徴とする。
【００３０】第１９の発明に係る半導体装置は、第１５
または第１６の半導体装置において、前記接着部材は、
前記ＭＯＳトランジスタのチャネルの導電型と同じ導電
型を有する縮退半導体である前記シリコンまたは前記シ
リコンゲルマニウムを、前記絶縁膜との界面に含むこと
を特徴とする。
【００３１】第２０の発明に係る半導体装置は、第９か
ら第１４の発明のうちのいずれかの半導体装置におい
て、前記絶縁膜は、層間絶縁膜であり、前記第１の導体
は、前記半導体基板に作り込まれた複数の素子間を電気
的に接続するための半導体集積回路の配線であることを
特徴とする。
【００３２】第２１の発明に係る半導体装置は、第９か
ら第２０の発明のうちのいずれかの半導体装置におい
て、前記半導体基板は、前記半導体基板に形成される複
数の半導体素子を分離するための素子間分離絶縁膜をさ
らに有し、前記導体に付随して前記素子間分離絶縁膜上
に形成され、前記半導体装置の構成要素とは電気的に接
続されていない第２の導体をさらに備え、前記接着部材
は、前記素子間分離絶縁膜と前記第２の導体との間の接
着を補助することを特徴とする。
【００３３】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１による半導体装置の製造方法では、半導体基板の
一方主面に絶縁膜を形成し、さらにその絶縁膜上に接着
部材を形成する。その後、絶縁膜上および接着部材の側
面上にバリア層が形成される。バリア層の上に導体が形
成される。接着部材は、絶縁膜との間の接着力およびバ
リア層との間の接着力が導体とバリア層との間の接着力
よりも大きい材質からなっており、絶縁膜上に形成され
る。また、バリア層を構成する材質は、導体を構成して
いる物質の拡散を防止する機能を有している。このバリ
ア層は、接着部材と導体との間に形成され、これら両層
に接している。このバリア層によって、導体の構成材料
が接着部材の内部に侵入するのを防止することができ、
接着部材を介して絶縁膜に導体の構成部材が侵入するの
を防止することができる。絶縁膜と下層部との間の接着
力および下層部とバリア層との間の接着力は、導体とバ
リア層との間の接着力よりも大きいので、導体側面部分
がバリア層に接着している分だけ接着部材を持たない構
造の半導体装置に比べて接着力が向上する。そのため、
その後の製造工程中において、導体が絶縁膜から剥がれ
難くなり、不良品が発生する割合が減少する。
【００３４】図１から図５は、それぞれ、実施の形態１
による半導体装置の製造方法を説明するための図であ
り、各製造工程における、半導体基板の断面構造を示す
模式図である。半導体装置の各構成要素が半導体基板に
形成されるが、これらの構成要素のうちで発明の説明に
とって重要でないものは、図１から図５において省略さ
れている。例えば、半導体装置がＭＯＳトランジスタを
含む半導体集積回路である場合、まず、半導体基板に形
成されるＭＯＳトランジスタを他の素子から分離するた
めのＳＴＩ形成後、ウェルやチャネルなどを形成するた
めのイオン注入が行われるなどして半導体装置が形成さ
れるが、省略されているのはこれらＳＴＩや他の素子等
である。
【００３５】図１に示す断面構造を得るためにまず、半
導体基板１ａの一方主面に約３ｎｍの膜厚を持つゲート
絶縁膜２が例えばシリコン酸化膜で形成される。次に膜
厚約１００ｎｍの絶縁膜３がゲート絶縁膜２上に形成さ
れた後、その絶縁膜３上にレジストが塗布され、転写工
程を経てそのレジストがパターニングされる。このレジ
ストをマスクとして、絶縁膜３の一部が異方性エッチン
グにより除去されて溝４が形成される。ゲート電極を形
成するための穴である溝４はゲート電極が形成されるべ
きところに形成される。異方性エッチングの際にゲート
絶縁膜２と絶縁膜３との間でエッチングの選択比がない
と、ゲート絶縁膜２までもがエッチングにより除去され
てしまうので、選択比を十分に大きくとることが望まし
い。例えば、絶縁膜３にはＣＶＤ法で形成されたシリコ
ン窒化膜（Ｓｉ3Ｎ4）とシリコン酸化膜（ＳｉＯ2）の
２層構造の膜が用いられ、ゲート酸化膜２にはＮＯ雰囲
気で基板を窒化酸化することにより形成された窒化酸化
膜（ＳｉＯＮ）が用いられる。このレジストを除去する
と、ゲート電極を形成するための溝４が作り込まれた図
１の構造が現れる。この溝４の長さ４ａはマスク上のゲ
ート長であって、例えば１５０ｎｍ程度である。
【００３６】次に、溝４の中にも入るように、不純物が
ドープされていないポリシリコンを絶縁膜３の全面に約
３０ｎｍ堆積する。異方性エッチングでポリシリコンを
除去すると、溝４の内壁に、ポリシリコンサイドウォー
ル５が接着部材として形成される。ここでノンドープの
ポリシリコンを堆積するのは、トランジスタがＮ型かＰ
型かによって後工程のイオン注入でこのポリシリコンを
Ｎ型あるいはＰ型の半導体にするためである。このポリ
シリコンは、ノンドープのアモルファスシリコンやポリ
シリコンゲルマニウムで代用しても同様の効果が得られ
る。ポリシリコン形成後に行われる熱処理工程で、ポリ
シリコンやアモルファスシリコンのグレインは結晶成長
するので、熱処理工程を経たポリシリコンのグレインサ
イズは大きくなる。ポリシリコンよりアモルファスシリ
コンの方が大きなグレインが得られる。
【００３７】次に、バリア層として、例えば、膜厚２ｎ
ｍの窒化タングステン６ｂを、露出しているゲート絶縁
膜２、ポリシリコンサイドウォール５および絶縁膜３の
上に堆積する。その窒化タングステン６ｂの上にタング
ステン膜６ａを約１００ｎｍの厚みに堆積すると、図２
に示すように溝４がタングステン膜６ａで埋め込まれ
る。窒化タングステン６ｂを敷くのは、金属であるタン
グステンがゲート絶縁膜２、ポリシリコンサイドウォー
ル５およびその他の領域へ拡散して反応することによっ
て異物を形成することを防止するためである。
【００３８】次に、ＣＭＰ（Chemical Mechanical Poli
shing）でタングステン膜６ａを平坦化すると、溝４を
埋め込んだ状態でゲート電極７が形成される。このと
き、タングステン膜６ａの平坦化のために窒化シリコン
膜３ａも削られる。このようにしてできたゲート電極
は、ポリシリコンサイドウォール５と窒化タングステン
６ｂと断面逆台形状のタングステン６ｃとで構成されて
いる。以上説明したような、溝４を形成した後、その溝
４に金属を埋め込む工程を経てゲート電極７や配線を形
成する一連の工程はダマシン（damascene)工程と呼ばれ
る。半導体装置の製造のためにさらに製造工程が続く
が、絶縁膜３の全ておよびゲート絶縁膜２のうちゲート
電極の下の領域以外の部分をエッチングで除去すると図
３に示すゲート電極７が半導体基板１ａ上に露出する。
タングステン６ｃと酸化シリコン製のゲート絶縁膜２と
は密着性が悪い。しかし、タングステン６ｃと窒化タン
グステン６ｂとの接着力よりも、ゲート絶縁膜２とポリ
シリコンサイドウォール５との接着力、ポリシリコンサ
イドウォール５と窒化タングステン６ｂとの接着力が高
いので、図６に示すポリシリコンサイドウォール５が無
い構造に比べて、窒化タングステン６ｂとタングステン
６ｃとの接着面積が増加する分だけ窒化タングステン６
ｂとタングステン６ｃとの接着力は高くなり、その後の
製造工程中において、タングステン６ｃが絶縁膜３から
剥がれ難くなる。窒化タングステン６ｂは、ポリシリコ
ンサイドウォール５のタングステンシリサイド化を防止
する点からも重要である。
【００３９】次に、例えば、入射角（incident angle）
３０度、注入エネルギー２０ｋｅＶ、ドーズ量１×１０
12／ｃｍ2でリンイオン８がイオン注入される。方位角
（rotation angle）は例えば、０度から３６０度の連続
回転でもよいし、０度、９０度、１８０度、２７０度の
４回ステップでもよいし、あるいは０度、４５度、９０
度、１３５度、１８０度、２２５度、２７０度、３１５
度の８回ステップでもよい。このとき、半導体基板１ａ
に注入されたリンは図４に示すように、Ｎ-ソース／ド
レイン領域９ａの形成に用いられる。同時に、ポリシリ
コンサイドウォール５にもリンが注入される。
【００４０】さらにリン注入の前あるいは後に窒素イオ
ンを例えば、入射角３０度で注入エネルギー２０ｋｅ
Ｖ、ドーズ量５×１０15／ｃｍ2の条件で注入してもよ
い。このとき、窒素イオンは、ポリシリコンサイドウォ
ール５とゲート絶縁膜２と半導体基板１ａに注入され
る。ポリシリコンサイドウォール５中のドーパントが拡
散してゲート絶縁膜２を突き抜け半導体基板１ａに達す
ることに起因してＭＯＳトランジスタでしきい値電圧の
変動が生じるが、注入された窒素イオンは、このしきい
値電圧の変動を防止する働きをする。さらに、窒素イオ
ンは、シリコンのダングリングボンドを塞ぎ、半導体基
板１ａとゲート絶縁膜２の界面の界面準位密度を低下さ
せる働きをするため、ホットキャリア耐性が向上する。
【００４１】ポリシリコンサイドウォール５の中のドー
パントが拡散して、ゲート絶縁膜２を突き抜け、そして
半導体基板１ａに達する量は、ポリシリコンサイドウォ
ール５の中のドーパントの拡散係数が大きいほど大きく
なる。ドーパントは、主にポリシリコンサイドウォール
５中の粒界（グレインバウンダリー）を通して拡散す
る。その理由は、グレインが結晶シリコンであるのでド
ーパントの拡散係数が結晶シリコンの拡散係数と同じで
ある一方、粒界中のドーパントの拡散係数が結晶シリコ
ンよりも約２桁ほど大きいことにある。ポリシリコンサ
イドウォール５の中のドーパントの拡散係数を下げるに
は、ポリシリコンサイドウォール５のグレインサイズを
大きくし、粒界領域を小さくすればよい。ポリシリコン
サイドウォール５よりアモルファスシリコンの方が熱処
理後に大きなグレインが形成されるので、ドーパントの
ゲート絶縁膜２の突抜を抑制する効果は、アモルファス
シリコンの方が大きい。
【００４２】また、リン注入の前または後にボロンを例
えば、注入エネルギー１０ｋｅＶ、ドーズ量５×１０12
／ｃｍ2、入射角３０度で注入してもよい。このボロン
のイオン注入は、図４に示すようにＮ-ソース／ドレイ
ン領域９ａのエッジ（ゲート絶縁膜２の下の領域の一方
主面側）にＰ-層９ｂを形成するためのものである。こ
のｐ-領域は、ＭＯＳトランジスタのショートチャネル
効果抑制、特にしきい値電圧のロールオフ（roll-off）
の変化をなだらかにする効果がある。この様子を図６に
示す。図６において、曲線１３ａは、ｐ-層９ｂを持た
ないＭＯＳトランジスタのロールオフを示しており、曲
線１３ｂは、ｐ-層９ｂを持つＭＯＳトランジスタのロ
ールオフを示している。ゲート長の変動に対してしきい
値電圧の変動は小さい方が量産時のデバイス特性のばら
つきを抑えることができるので、ロールオフはなだらか
な方がよい。Ｐ-層９ｂを形成するのは、このためであ
る。
【００４３】次に、膜厚約５ｎｍの酸化膜または窒化酸
化膜１０ａがゲート電極７を覆うように形成される。ま
た、酸化膜または窒化酸化膜１０ａは、ゲート電極７の
周囲にあるＮ-ソース／ドレイン領域９ａの上の一部だ
けを覆っている。この酸化膜または窒化酸化膜１０ｂの
上に膜厚約５０ｎｍの絶縁膜１０ｂを堆積する。絶縁膜
の材質として、ＴＥＯＳ膜、シリコン酸化膜、シリコン
窒化膜またはシリコン窒化酸化膜を用いる。酸化膜また
は窒化酸化膜１０ａと絶縁膜１０ｂは、サイドウォール
スペーサ１１を構成する（図５参照）。サイドウォール
スペーサ１１は、例えばＣＶＤ（Chemical Vapor Depos
ition）法により酸化膜または窒化酸化膜の形成を行
い、続いて絶縁膜１０ｂを形成するための膜を堆積した
後、ゲート電極７の上部のみをマスクして異方性エッチ
ングをすることによって形成される。約５ｎｍの膜厚の
酸化膜または窒化酸化膜１０ａを下敷きにするのは、半
導体基板１ａとサイドウォール５の界面の界面準位密度
を下げるためである。これらの部分の界面準位密度が高
いと、リーク電流の増大、ＭＯＳトランジスタの信頼性
の低下などの原因になる。シリコン酸化膜よりシリコン
窒化酸化膜の方が界面準位が低いので、界面準位密度を
下げるためには窒化酸化膜を下敷きにするのが好まし
い。
【００４４】また、絶縁膜１０ｂとしてサイドウォール
スペーサ１１に酸化膜や窒化酸化膜を用いるのは、タン
グステン原子の他領域への拡散を抑えるためである。Ｔ
ＥＯＳ膜やシリコン酸化膜でも同様な効果が得られる
が、タングステン原子の拡散抑制効果は窒化膜や窒化酸
化膜の方が大きい。また、バリア層は、窒化タングステ
ン、窒化タンタルまたは窒化チタンからなり、導体は、
金属および超伝導体のうちの少なくとも一方を含み、接
着部材は、シリコン、シリコンゲルマニウム、金属酸化
物または金属窒化物を含み、ゲート絶縁膜は、接着部材
と接する界面に、酸化シリコン、窒化酸化シリコンまた
は窒化チタンを有することが所望の接着力を得るために
は好ましい。
【００４５】また、上で説明した製造方法で形成された
ゲート電極は、表面チャネル型のＭＯＳ型トランジスタ
のみならず、埋め込みチャネル型のＭＯＳトランジスタ
のゲート電極および、フラッシュＥＥＰＲＯＭＭＰのゲ
ート電極を形成する際にも適用できる。
【００４６】実施の形態２．次に、この発明の実施の形
態２による半導体装置の製造方法について説明する。こ
の発明の実施の形態２による半導体装置の製造方法で
は、半導体基板の一方主面に絶縁膜を形成し、その絶縁
膜上に接着部材を形成する。その後、導体が接着部材と
斜辺で接するように絶縁膜上に形成される。接着部材
は、導体と絶縁膜との間の接着力よりも高い接着力で、
絶縁膜との間および導体との間で接着可能な材質を用い
て形成される。このような製造工程で半導体装置が形成
されれば、接着部材によって導体が絶縁膜に接着する力
が向上するので、製造途中で導体が絶縁膜から剥がれ難
くなる。
【００４７】図７および図８は、実施の形態２による半
導体装置の製造方法を説明するための図である。図７に
示す断面形状は、実施の形態１の説明で用いた図２の断
面形状に対応するものである。これらの断面形状は、窒
化タングステン６ｂの有無の違いを除けば同じである。
すなわち、図７の断面形状は、図２の断面形状を得るま
でに経た工程の中から窒化タングステン６ｂを形成する
工程を省くことによって得られる。その後、図３および
図４を用いて説明した実施の形態１の半導体装置の製造
方法と同じ工程を経て、図８に示す断面形状を有するＭ
ＯＳトランジスタが得られる。
【００４８】実施の形態１ではバリア層としてタングス
テン窒化膜（ＷＮｘ）を設けたが、タングステン６ｃ等
の金属の拡散が許容される場合には、図８に示すように
バリア層がなくてもよい。その場合、後の高温熱処理に
よりポリシリコンサイドウォール５とタングステン６ｃ
がタングステンシリサイドを形成する場合があるが、ポ
リシリコンサイドウォール５の幅は十分大きく、ポリシ
リコンサイドウォール５が全てタングステンシリサイド
に変わることはない。
【００４９】タングステンシリサイドは、ポリシリコン
に比べてゲート絶縁膜２との密着性が悪い。従って、タ
ングステンシリサイドを接着部材として用いたときに
は、ゲート絶縁膜２とタングステン６ｃとを接着する働
きがないので、タングステン６ｃが剥がれ難くすること
はできない。それゆえ、実施の形態１のポリシリコンサ
イドウォール５に全て代えてタングステンシリサイドを
用いることはできない。
【００５０】実施の形態２のようにバリア層がない場合
には、一部がシリサイド化したポリシリコンサイドウォ
ール５とゲート絶縁膜２との間の接着力およびタングス
テン６ｃとシリサイド化したポリシリコンサイドウォー
ル５との間の接着力が、タングステン６ｃとゲート絶縁
膜２との間の接着力よりも大きくなるので、タングステ
ン６ｃの半導体基板１ａに対する接着力が向し、そのた
め、その後の製造工程中において、導体が絶縁膜から剥
がれ難くなり、不良品が発生する割合が減少する。
【００５１】なお、第１の導体は、金属および超伝導体
のうちの少なくとも一方を含み、接着部材は、シリコ
ン、シリコンゲルマニウム、金属酸化物または金属窒化
物を含み、ゲート絶縁膜は、接着部材と接する界面に、
酸化シリコン、窒化酸化シリコンまたは窒化チタンを有
することが所望の接着力を得るためには好ましい。
【００５２】また、上で説明した製造方法で形成された
ゲート電極は、表面チャネル型のＭＯＳトランジスタの
みならず、埋め込み型のＭＯＳトランジスタのゲート電
極、および、フラッシュＥＥＰＲＯＭのゲート電極を形
成する際にも適用できる。
【００５３】実施の形態３．次に、実施の形態３による
半導体装置の製造方法について説明する。図９および図
１０は実施の形態１による半導体装置の製造方法を用い
て半導体集積回路を形成した場合の製造過程を示してい
る。図９の断面形状を得るためにはまず、半導体基板１
ａの一方主面にＳＴＩ２０が形成された後に、ゲート絶
縁膜３が形成される。その後、実施の形態１と同様に溝
４を有する絶縁膜３が形成され、ポリシリコンサイドウ
ォール５が溝４の内壁に形成され、それらの上にバリア
層を形成するための窒化タングステン６ｂが堆積され
る。さらに、窒化タングステン６ｂの上にはタングステ
ンが堆積されるが、ゲート電極が密に形成されている領
域２１とゲート電極が疎に形成されている領域２２とで
はその堆積の状態が異なる。つまり、溝４の疎な領域２
２にはタングステン膜６ａが厚く堆積した部分２３が発
生し、溝４の密な領域２１では、絶縁膜３上にはタング
ステン膜６ａが薄く堆積した部分２４が発生する。その
ため、厚く堆積した部分２３と薄く堆積した部分２４と
の間には、大きな段差２７ができる。
【００５４】図９の状態からＣＭＰにより表面の平坦化
を行うと、例えば図１０に示す断面構造が現れる。ＣＭ
Ｐは絶縁膜３をストッパーとしてタングステン膜６ａを
平坦化するための工程であるが、図９に示す薄く堆積し
た部分２４と厚く堆積した部分２３の段差２７のために
ＣＭＰが行われてもタングステン膜６ａは平坦化しな
い。図１０に示すように、ゲート電極が密に形成されて
いる領域２１においては、溝４の中のタングステン２５
に、研磨のされすぎによるディシング（dishing）が発
生して凹部が形成されている。また、ストッパーである
べき絶縁膜３とポリシリコンサイドウォール５は研磨さ
れすぎて薄くなっている。研磨能力の高い研磨剤（スラ
リー）を使うと、絶縁膜３やポリシリコンサイドウォー
ル５が消失する場合もある。一方、ゲート電極が疎に形
成されている領域２２においては、タングステン膜６ａ
が十分に研磨されないため、絶縁膜３の上にタングステ
ン膜６ａの研磨残り２８が発生する。このように、大き
な段差２７が発生するとディシングの問題、ウェーハ面
内における研磨後のタングステン膜厚の均一性低下の問
題およびストッパーの絶縁膜の膜厚減少あるいは消失の
問題がある。図１０から分かるように、ポリシリコンサ
イドウォール５があるためにタングステン２５が逆台形
状をしており、タングステン２５の上部の減少によっ
て、ゲート電極のタングステン２５の上底の長さが短く
なるなど、この発明特有の問題も含んでいる。
【００５５】そこで、実施の形態３による半導体装置の
製造方法では、図１１に示すように、ゲート電極を形成
するための溝４以外にタングステン膜６ａを平坦するた
めの溝２９が、ゲート電極が疎に形成される領域２２に
設けられる。溝２９にタングステン膜６ａが埋め込まれ
ることによって、絶縁膜３上のタングステン膜６ａの厚
みは均一化される。また、溝２９にもポリシリコンサイ
ドウォール５が形成されている。そして、溝２９におい
ても、タングステン膜６ａの下には、バリア層として窒
化タングステン６ｂが設けられている。図１１の状態か
らＣＭＰでタングステン膜６ａを研磨して平坦化する
と、図１２に示すように、シリコン酸化膜３ｂをストッ
パーとして、ゲート電極を構成すべきタングステン６ｃ
が溝４，２９に残る。また、段差３０が小さいことか
ら、シリコン酸化膜３ｂ上のタングステン膜６ａは残ら
ず除去される。シリコン酸化膜３ｂをエッチングで除去
すると、図１３に示すように、タングステン６ｃと窒化
タングステン６ｂとポリシリコンサイドウォール５とか
らなるゲート電極７および、タングステン６ｄと窒化タ
ングステン６ｂとポリシリコンサイドウォール５とから
なるダミーゲート電極７ａが形成される。ゲート電極７
がゲート絶縁膜２の上に形成されているのに対し、ゲー
ト電極７ａは、ＳＴＩ２０の上に形成されており、素子
の構成要素ではない。ただし、ダミーゲート電極７ａも
ポリシリコンサイドウォール５を備えていることから製
造途中でのタングステン６ｄの剥離は起こりにくくな
る。なお、図１１から図１３において、図９または図１
０と同一符号の部分は、図９または図１０の同一符号部
分に相当する部分である。ここでは、ポリシリコンサイ
ドウォール５がゲート電極７およびダミーゲート電極７
ａの構成要素となっている場合について示したが、ポリ
シリコンサイドウォール５のないゲート電極またはダミ
ーゲート電極をダマシン工程で形成してもよく、タング
ステン膜６ａの平坦化については上記実施の形態３と同
様の効果を奏する。
【００５６】また、図１０から分かるように、ポリシリ
コンサイドウォール５があるためにタングステン２５が
台形形状をしており、ディシングによるタングステン２
５の上部の減少によってゲート電極のタングステン２５
の上底の長さが短くなる問題は、図６６および図６７に
示すようにポリシリコンサイドウォール５の高さ３００
を低くすることにより低減することができる。さらにこ
の構造には、ゲート電極の全断面積に占めるタングステ
ン６Ｃの断面積が増える分だけゲート電極の抵抗が少な
くなる利点がある。
【００５７】実施の形態４．上記実施の形態３による半
導体装置の製造方法では、ダミーゲート電極７ａを形成
することにより、安定してゲート電極の平坦化を行える
ようにしたが、余分なダミーゲート電極７ａが残ってし
まうという問題がある。そこで、実施の形態４では、ダ
ミーゲート電極を残さないでゲート電極の平坦化を行い
うる半導体装置の製造方法を提案する。実施の形態４の
半導体装置の製造方法では、ゲート電極が疎に形成され
る領域２２に形成される、タングステン膜６ａが厚く堆
積した部分２３をエッチングによって薄くする。そのた
めには、図１４に示すように、ゲート電極が密に形成さ
れている領域２１にレジスト３１ａを形成する。また、
ゲート電極が疎に形成される領域２２のうちゲート電極
が形成されるべき溝４の上に形成されているタングステ
ン膜６ａを覆うレジスト３１ｂを形成する。次に、タン
グステン膜６ａが厚く堆積した部分２３のタングステン
膜６ａをエッチバックして、厚みを調整した後、レジス
ト３１ａ，３１ｂを除去する（図１５参照）。図１５の
状態からＣＭＰでタングステン膜６ａを研磨して平坦化
すると、ゲート電極が密に形成されている領域２１とゲ
ート電極が疎に形成されている領域２２とがともに均一
に平坦化される（図１６参照）。なお、図１４から図１
６において、図１１、図１２または図１３と同一符号の
部分は、図１１、図１２または図１３の同一符号部分に
相当する部分である。ここでは、ポリシリコンサイドウ
ォール５がゲート電極７の構成要素となっている場合に
ついて示したが、ポリシリコンサイドウォール５のない
ゲート電極をダマシン工程で形成してもよく、タングス
テン膜６ａの平坦化については上記実施の形態３と同様
の効果を奏する。
【００５８】実施の形態５．次に、この発明の実施の形
態５による半導体装置の製造方法について説明する。実
施の形態１の半導体装置の製造方法と比べて、実施の形
態５の半導体装置の製造方法が異なっている点は、ゲー
ト電極を形成するための溝を有する絶縁膜の構造であ
る。図１７および図１８は、実施の形態１の製造過程で
出現する半導体基板１ａの断面構造の例を示す模式図で
ある。半導体基板１ａの一方主面にゲート絶縁膜２を形
成し、そのゲート絶縁膜２の上に絶縁膜３を堆積し、そ
の後マスクを用いてパターニングして溝４が形成され
る。図１７および図１８は、いずれも溝４が形成された
直後の状態を示している。図１７は、ゲート絶縁膜２ま
でオーバーエッチングされて溝４中のゲート絶縁膜２の
膜厚２３が薄くなり、ゲート絶縁膜２の膜厚が均一にな
っていない状態を示している。このようにゲート絶縁膜
２に異方性エッチングのダメージが入ると、ゲート絶縁
膜２の信頼性が低下する。また、図１８は、ゲート絶縁
膜２がオーバーエッチングによって除去された状態を示
している。図１８に示すように、溝４中のゲート絶縁膜
２がなくなったときには、例えば、特開平５−２４３５
６４号公報に開示されているように熱酸化法を用いて再
度ゲート絶縁膜を形成することが可能である。しかし、
図１９に示すようにバーズビーク３４や溝４の幅のばら
つきに起因してゲート絶縁膜２の膜厚３５が、同一半導
体基板１ａ内で一層ばらつく。また、バーズビーク３４
に集中する応力により酸化膜３の信頼性が低下する。
【００５９】図２０および図２１は、溝４の形成を説明
するための図であり、実施の形態１の半導体装置の製造
方法の説明に用いた図１に対応している。図２０に示す
断面構造を得るためには、まず、一方主面にゲート絶縁
膜２が形成された半導体基板１ａを準備する。このゲー
ト絶縁膜２上に絶縁膜３６を堆積する。この絶縁膜３６
は、シリコン窒化膜３ａ，３ｃとシリコン窒化膜３ａ，
３ｃに挟まれたシリコン酸化膜３ｂとからなる。溝４の
形成位置にあわせてパターニングされたレジスト３７を
マスクとして、シリコン窒化膜３ａとシリコン酸化膜３
ｂとがエッチングされた状態が図２０に示されている状
態である。シリコン酸化膜３ｂとシリコン窒化膜３ｃと
はエッチングの選択比があるので、シリコン窒化膜３ｃ
がオーバーエッチングされる量は極めて小さい。つま
り、シリコン窒化膜３ｃは、異方性エッチングによるエ
ッチングのダメージからゲート絶縁膜２を保護する役目
を果たしている。
【００６０】次に、熱リン酸を用いてシリコン窒化膜３
ｃがエッチング除去される（図２１参照）。ゲート絶縁
膜２がシリコン酸化膜またはシリコン窒化酸化膜から構
成されていてゲート絶縁膜２とシリコン窒化膜３ｃとの
間のエッチングの選択比が大きいのでゲート絶縁膜２が
オーバーエッチングされる量も極めて小さい。また、シ
リコン窒化膜３ｃのエッチングがウエットエッチングで
あるので、ゲート絶縁膜２はエッチングのダメージを受
けない。このように、溝４を有する絶縁膜３６をシリコ
ン酸化膜とそれを挟む２層のシリコン窒化膜とで構成す
ることによってゲート絶縁膜２の受けるダメージを小さ
くできる。
【００６１】実施の形態６．実施の形態１から実施の形
態５の半導体装置の製造方法の説明では、ＭＯＳトラン
ジスタのゲート電極に適用する場合について説明した
が、例えば半導体集積回路の金属配線に適用することも
できる。例えばＤＲＡＭにおいてメモリセルに接続され
るビット線は、層間絶縁膜上に線幅約０．１から０．２
μｍ程度のタングステンで形成される。タングステンと
層間絶縁膜との間の化学結合力は弱いので、タングステ
ンが層間絶縁膜から剥がれやすく、特に線幅が細くなる
とビット線の断線が問題となる。
【００６２】図２２は、ＤＲＡＭのうちメモリセルが形
成されている部分をワードラインと平行な方向に切断し
たときの断面構造を示す模式図である。情報を記憶する
ためのキャパシタを構成するための複数のストレージノ
ード４４がＳＴＩ２０で分離された半導体基板１ａの一
方主面に接続されている。ストレージノード４４は、半
導体基板１ａの一方主面上に配置された層間絶縁膜４１
の上にある窒化膜４２条に形成されている。ストレージ
ノード４４は、高誘電体膜４５を挟んで対向するセルプ
レート４６とともにキャパシタを構成している。ストレ
ージノード４４およびセルプレート４６は、層間絶縁膜
４３に覆われており、層間絶縁膜４３上には、絶縁膜４
７が形成されている。絶縁膜４７の上にビット線が形成
されるのであるが、絶縁膜４７を形成するまでの工程は
周知の従来の方法によって形成されるので説明を省略す
る。
【００６３】絶縁膜４８が絶縁膜４７の全面に堆積され
る。その絶縁膜４８がマスクパターニングされて溝４０
が形成される。なお、絶縁膜４８は、窒化シリコン膜４
８ａと酸化シリコン膜４８ｂの２つの膜で構成されてい
る。次に、例えば１×１０21／ｃｍ3の濃度にリンをド
ープしたポリシリコンを堆積し、異方性エッチングで絶
縁膜４８の溝４９の壁に沿ってポリシリコンサイドウォ
ール５０を形成する（図２２参照）。ポリシリコンサイ
ドウォール５０に高ドープのポリシリコンを用いるの
は、ポリシリコンサイドウォール５０が空乏化して誘電
体として働くのを防ぐためであり、ポリシリコンサイド
ウォール５０に金属の働きをさせるためである。もしも
ポリシリコンサイドウォール５０が誘電体として働く
と、シリコンの比誘電率が約１１．７であるのに対し、
シリコン酸化膜の比誘電率が約３．９であるので、シリ
コンの方が約３倍も比誘電率が高く、配線間容量が大き
くなる。ポリシリコンサイドウォール５０の空乏化を防
ぐことによって遅延時間の増大を防止できる。なお、ポ
リシリコンに金属の働きを持たせるためには、ホウ素を
高濃度にドープして同様の結果が得られる。
【００６４】次に、溝４９の壁に、例えば窒化タングス
テンを薄く形成する。その窒化タングステンの上にタン
グステン膜を堆積して溝４９をタングステンで満たす。
シリコン酸化膜４８ｂをストッパーとしてＣＭＰで平坦
化することのよりビット線５３が形成される。ビット線
５３は、ポリシリコンサイドウォール５０と窒化タング
ステン６ｂとタングステン５２とで構成される。窒化タ
ングステン５１の働きは、例えば窒化タングステン６ｂ
と同様の働きである。次に、層間絶縁膜５４を堆積する
と、図２３に示す断面形状を持つＤＲＡＭになる。窒化
タングステン６ｂとタングステン５２との結合に比べ、
絶縁膜４７とポリシリコンサイドウォール５０の結合力
が強く、ポリシリコンサイドウォール５０と窒化タング
ステン６ｂとの結合力が強いので、逆台形状のビット線
５３の斜辺の分だけ接着面積が稼げ、ビット線５３は剥
離しにくくなる。また、ポリシリコンサイドウォール５
０は、ビット線５３に上辺の幅よりも太くならないの
で、ＤＲＡＭの集積度を低下することを防ぐことができ
る。
【００６５】図２３の構造でもビット線５３の配線抵抗
は十分小さくすることが可能であるが、ビット線５３の
断面積に占めるタングステン５２の面積を大きくすれば
ビット線５３の抵抗値を下げることができる（図２４参
照）。図２４の構造を得るためには、図２３の製造工程
に比べて、異方性エッチングの条件を変え、ポリシリコ
ンサイドウォール５０の高さと幅をさらに小さくしてい
る。ポリシリコンサイドウォール５０の幅や高さが２０
〜３０ｎｍ程度であれば、ポリシリコンサイドウォール
５０と絶縁膜４７との接着性およびポリシリコンサイド
ウォール５０とタングステン５２との間の接着力は十分
に得られる。
【００６６】なお、実施の形態６の半導体装置の製造方
法における接着力の向上以外の利点は、金属配線のパタ
ーニングを直接レジストを用いて行わないため、転写工
程時のハレーションによる金属配線幅の細りやばらつき
がほとんどないことである。従って、ハレーションの心
配がないので、ＡＲＣ（Anti Reflection Coating）膜
を使用しなくてもよくなる。
【００６７】また、実施の形態２で説明したように、窒
化タングステン６ｂを堆積せずに、図６８に示すように
絶縁膜４７とポリシリコンサイドウォール５０の上にタ
ングステン５２を堆積しても、タングステン５２とポリ
シリコンサイドウォール５０の接着力、ポリシリコンサ
イドウォール５０と絶縁膜４７の接着力は、タングステ
ン５２と絶縁膜４７の接着力より高いので、従来の構造
に比べて金属配線の剥がれが大幅に抑制される。
【００６８】実施の形態７．実施の形態７による半導体
装置は、図２５に示すように、一方主面にゲート絶縁膜
２を有し、一方主面に半導体装置（ＭＯＳトランジス
タ）の構成要素が作り込まれる半導体基板１ａと、ゲー
ト絶縁膜２上に形成されて構成要素と電気的に接続され
るタングステン６ｃ（第１の導体）と、ゲート絶縁膜２
上にタングステン６ｃの側面に接して形成されているポ
リシリコンサイドウォール５ａ，５ｂおよび窒化タング
ステン６ｂ（接着部材）とを備えて構成される。
【００６９】ポリシリコンサイドウォール５ａ，５ｂ
は、ゲート絶縁膜２上に配置された下層部である。窒化
タングステン６ｂは、ゲート絶縁膜２上および窒化タン
グステン６ｂの上部であってタングステン６ｃに接する
部分に配置され、タングステン６ｃの構成材料がポリシ
リコンサイドウォール５ａ，５ｂの内部に侵入するのを
防止するバリア層である。ゲート絶縁膜２とポリシリコ
ンサイドウォール５ａ，５ｂとの間の接着力およびポリ
シリコンサイドウォール５ａ，５ｂと窒化タングステン
６ｂとの間の接着力は、タングステン６ｃと窒化タング
ステン６ｂとの間の接着力よりも大きいという点が特徴
である。このような構成のため、タングステン６ｃと窒
化タングステン６ｂとの接触面積がタングステン６ｃの
側面の分だけ増大し、タングステン６ｃの接着力が向上
してタングステン６ｃが剥がれ難くなる。
【００７０】または、実施の形態７による半導体装置
は、図２６に示すように、一方主面にゲート絶縁膜２を
有し、一方主面に半導体装置（ＭＯＳトランジスタ）の
構成要素が作り込まれる半導体基板１ａと、ゲート絶縁
膜２上に形成されて構成要素と電気的に接続される、断
面台形状のタングステン６ｃ（第１の導体）と、ゲート
絶縁膜２上にタングステン６ｃの側面に接して形成さ
れ、タングステン６ｃとゲート絶縁膜２との間の接着力
よりも高い接着力をもって、ゲート絶縁膜２およびタン
グステン６ｃに接着しているポリシリコンサイドウォー
ル５ａまたはポリシリコンサイドウォール５ｂ（接着部
材）とを備えて構成される。このような構成のため、ポ
リシリコンサイドウォール５ａ，５ｂとタングステン６
ｃの接着力の分だけタングステン６ｃが剥がれ難くな
る。この接着部材は、下底が上底より短い断面台形状の
導体の斜辺に接するように形成されて、接着部材と導体
をあわせてもその幅が、導体上部の幅よりも広がらない
ようにすれば、接着部材を設けることによって集積度が
低下するのを防ぐことができる。
【００７１】さらに、実施の形態７の半導体装置（ＭＯ
Ｓトランジスタ）で特徴的な点は、ポリシリコンサイド
ウォール５ａ，５ｂにそれぞれＭＯＳトランジスタのチ
ャネル領域６４，６５とは異なる導電型になっている点
である。ポリシリコンサイドウォール５ａ，５ｂには、
ドーパントが高濃度にドープされており、そのドープ量
は、ポリシリコンサイドウォール５ａ，５ｂに金属と同
様の電気的働きを持たせるのに十分な程度である。その
ため、ポリシリコンサイドウォール５ａ、５ｂは空乏化
しない。
【００７２】ここで、ＭＯＳトランジスタの構成要素の
うち半導体基板１ａに作り込まれているものについて図
２５，２６を用いて説明する。半導体基板１ａ上に形成
されているゲート絶縁膜２、ポリシリコンサイドウォー
ル５ａ，５ｂ、窒化タングステン６ｂ、タングステン６
ｃおよびサイドウォール１１については、実施の形態１
から実施の形態６で説明しているので省略する。Ｎチャ
ネルＭＯＳトランジスタ６０およびＰチャネルＭＯＳト
ランジスタ６１を隣接して形成するため、半導体基板１
ａの一方主面から内部にかけてＰウェル６２とＮウェル
６３とが隣接して形成されており、半導体基板１ａの一
方主面にはＰウェル６２とＮウェル６３とを囲むように
ＳＴＩ２０が形成されてる。Ｐウェル６２の表面にはＰ
型のチャネル領域６４が形成されており、Ｎウェル６３
の表面にはＮ型のチャネル領域６５が形成されている。
チャネル領域６４を挟んで、Ｐウェル６２の表面には２
つのＮ-ソース／ドレイン領域６８が形成されている。
また、チャネル領域６５を挟んで、Ｎウェル６３の表面
には２つのＰ-ソース／ドレイン領域７０が形成されて
いる。Ｐウェル６２の表面におけるＮ-ソース／ドレイ
ン領域６８の外側には、Ｎ+ソース／ドレイン領域６６
が形成されている。Ｎウェル６３の表面におけるＰ-ソ
ース／ドレイン領域７０の外側には、Ｐ+ソース／ドレ
イン領域６７が形成されている。チャネル領域６４とＮ
-ソース／ドレイン領域６８と間にはＰ-ポケット注入層
６９が配置されている。チャネル領域６５とＰ-ソース
／ドレイン領域７０と間にはＮ-ポケット注入層７１が
配置されている。そして、ソース／ドレイン領域６６，
６７の表面には、シリサイド７３が形成されている。
【００７３】次に、図２５に示すＣＭＯＳトランジスタ
の製造方法について説明する。まず半導体基板１ａ上に
素子分離のためのＳＴＩ２０を形成した後、ＮＭＯＳト
ランジスタの形成領域とＰＭＯＳトランジスタの形成領
域を交互にレジストでマスクしながらイオン注入を行
い、Ｐウェル６２とＮウェル６３とをそれぞれ形成す
る。次に、絶縁膜７５を堆積後、パターニングされたマ
スクを用いて絶縁膜７５の一部をエッチング除去して溝
７８を形成する。エッチング後の絶縁膜７５をマスクと
して用いるとともにＭＯＳトランジスタの形成領域とＰ
ＭＯＳトランジスタの形成領域を交互にレジストでマス
クしながら、チャネル領域６４，６５をイオン注入で形
成する。図２７はＰＭＯＳトランジスタの形成領域をレ
ジスト７６で被覆し、ＮＭＯＳトランジスタの形成領域
の溝７８の底に、例えばホウ素７７を入射角３０度で、
注入エネルギー３０ｋｅＶ、ドーズ量１×１０13／ｃｍ
2で注入する様子を示している。
【００７４】次に、絶縁膜７５をエッチング除去後、半
導体基板１ａの一方主面を犠牲酸化して犠牲酸化膜を除
去する。その後、半導体基板１ａの一方主面に、ゲート
絶縁膜２を形成する。次にシリコン酸化膜３ｂとシリコ
ン窒化膜の２層からなる絶縁膜を堆積後、チャネル領域
６４，６５の上に開口部を持つようにパターニングされ
たマスクを用いて、その絶縁膜の一部をエッチング除去
して溝４を形成する。この絶縁膜の上にノンドープポリ
シリコンを堆積し、異方性エッチングして溝４の側面に
ポリシリコンサイドウォール５ｃを形成する。さらに、
窒化タングステン６ｂを薄く堆積した後、その窒化タン
グステン６ｂの上にタングステン膜を堆積する。そし
て、ＣＭＰでシリコン酸化膜３ｂをストッパーとして平
坦化すると図２８に示すように、溝４の中にポリシリコ
ンサイドウォール５ｃと窒化タングステン６ｂとタング
ステン６ｃが埋め込まれた構造になる。
【００７５】次に、シリコン酸化膜３ｂをエッチング除
去し、さらにゲート絶縁膜２の一部も、ポリシリコンサ
イドウォール５ｃとタングステン６ｃをマスクとしてエ
ッチング除去する。半導体基板１ａの一方主面のうち、
ＮＭＯＳトランジスタが形成される領域とＰＭＯＳトラ
ンジスタが形成される領域とを、それぞれ交互にレジス
トで被覆してイオン注入を行う。図２９はＰＭＯＳトラ
ンジスタが形成される領域をレジスト７９で被覆してＮ
-ソース／ドレイン領域６８を形成するための砒素イオ
ン８０を注入している様子を示している。図２９の工程
の前に、ＮＭＯＳトランジスタが形成される領域に対し
ては、レジスト７９を利用してＰ-ポケット注入層６９
が形成される。同様に、ＮＭＯＳトランジスタが形成さ
れる領域をレジスト７９で被覆して、Ｐ-ソース／ドレ
イン領域７０とＮ-ポケット注入層７１が形成される。
ポケット注入層６９，７１が設けられているのは、しき
い値電圧の急峻なロールオフを緩和するのが目的であ
る。
【００７６】ソース／ドレイン領域６８，７０およびポ
ケット注入層６９，７１の形成時に、ポリシリコンサイ
ドウォール５ｃにもドーパントが注入される。ソース／
ドレイン領域６８，７０を形成するためのドーズ量は、
１０15／ｃｍ2のオーダーであって、ポケット注入層６
９，７１を形成する際のドーズ量に比べて２桁程度多
い。そのため、ポリシリコンサイドウォール５ａ，５ｂ
はそれぞれＮ型ドープトポリシリコン、Ｐ型ドープトポ
リシリコンに変わる。上述のようなドーズ量で形成され
たＮ型およびＰ型ドープトポリシリコンは電気的には金
属と同じように振る舞い、ポリシリコンサイドウォール
５ａ，５ｂは空乏化しない。
【００７７】次に、半導体基板１ａの一方主面全面に絶
縁膜を堆積した後、異方性エッチングによってサイドウ
ォールスペーサ１１を形成する。タングステン６ｃがサ
イドウォールスペーサ１１を形成している絶縁膜で覆わ
れている理由は、タングステンが他の領域へ拡散後、そ
の周囲の物質と反応して異物を形成するのを防止するた
めである。ＰＭＯＳトランジスタ形成領域をレジスト８
１で被覆した状態で、サイドウォールスペーサ１１ごし
に砒素イオン８２を注入することにより、Ｎ+ソース／
ドレイン領域６６が形成される（図３０参照）。ＮＭＯ
Ｓトランジスタ形成領域をレジストで被覆して、サイド
ウォールスペーサ１１ごしにホウ素イオンあるいはフッ
化ホウ素ＢＦ2を注入することにより、Ｐ+ソース／ドレ
イン領域６７が形成される。
【００７８】半導体基板１ａの一方主面上にＮ+ソース
／ドレイン領域６６およびＰ+ソース／ドレイン領域６
７が露出している状態で、コバルトＣｏを半導体基板１
ａの全面に堆積した後に高温熱処理をして、Ｎ+ソース
／ドレイン領域６６およびＰ+ソース／ドレイン領域６
７上にコバルトシリサイド７３を形成する。コバルトを
堆積したとき、シリコンに接しているコバルトは反応す
る一方、絶縁膜と接しているコバルトは反応を起こさな
いので、Ｎ+ソース／ドレイン領域６６およびＰ+ソース
／ドレイン領域６７の表面部分にのみ選択的にコバルト
シリサイド７３を形成することができる。例えば、サイ
ドウォールスペーサ１１はタングステン６ｃがコバルト
と反応するのを防いでいる。未反応のコバルトをエッチ
ングで除去すると図２５に示す構造となる。ソース／ド
レイン領域６８，６９に比べてコバルトシリサイド７３
は低抵抗であるため、ソース／ドレイン領域の抵抗が大
幅に低減される。ここでは、シリサイドを形成するため
の金属としてコバルトを用いたが、ニッケルＮｉ、チタ
ンＴｉ、タンタルＴａ、クロムＣｒ、モリブデンＭｏ、
プラチナＰｔ、タングステンＷまたはジルコニウムＺｒ
等の金属を用いてもよい。また、シリサイドを形成する
代わりに超伝導体を用いての同様の効果を奏する。
【００７９】なお、上記の工程から窒化タングステン６
ｂを形成する工程を省くことによって、図２６に示すＣ
ＭＯＳ構造を形成することができる。
【００８０】また、図１０から分かるように、ポリシリ
コンサイドウォール５があるためにタングステン２５が
台形形状をしており、ディシングによるタングステン２
５の上部の減少によってゲート電極のタングステン２５
の上底の長さが短くなる問題は、図６６および図６７に
示すようにポリシリコンサイドウォール５の高さを低く
することにより低減することができる。さらにこの構造
には、ゲート電極の全断面積に占めるタングステン６ｃ
の断面積が増える分だけゲート電極の抵抗が少なくなる
利点がある。
【００８１】実施の形態８．実施の形態８による半導体
装置（ＭＯＳトランジスタ）が実施の形態７による半導
体装置と異なる点は、図３１または図３２に示すポリシ
リコンサイドウォール５ｅ，５ｆにドープされているド
ーパントの導電型がチャネル領域６４，６５のドーパン
トの導電型と同じであることである。つまり、Ｎチャネ
ルＭＯＳトランジスタ６０のポリシリコンサイドウォー
ル５ｅおよびチャネル領域６４はともにＰ型であり、Ｐ
チャネルＭＯＳトランジスタ６１のポリシリコンサイド
ウォール５ｆおよびチャネル領域６５はともにＮ型であ
る。しかも、ポリシリコンサイドウォール５ｅ，５ｆに
はドーパントが高濃度にドープされており、そのドープ
量は、ポリシリコンサイドウォール５ｅ，５ｆに金属と
同様の電気的働きを持たせるのに十分な程度である。ポ
リシリコンサイドウォール５ｅ，５ｆにドーパントがこ
のようにドープされることによって、しきい値電圧のロ
ールオフが緩やかになる。
【００８２】以下、しきい値電圧のロールオフが緩やか
になる理由を図３３から図４４を用いて説明する。図３
３はＭＯＳキャパシタの断面構造を示す概念図である。
図３３（ａ）には、Ｎ+ドープトポリシリコン９１とＮ
型シリコン基板９３との間にゲート絶縁膜９５が形成さ
れた構造が示されている。図３３（ｂ）には、Ｐ+ドー
プトポリシリコン９２とＮ型シリコン基板９３との間に
ゲート絶縁膜９５が形成された構造が示されている。図
３３（ｃ）には、Ｎ+ドープトポリシリコン９１とＰ型
シリコン基板９４との間にゲート絶縁膜９５が形成され
た構造が示されている。図３３（ｄ）には、Ｐ+ドープ
トポリシリコン９２とＰ型シリコン基板９４との間にゲ
ート絶縁膜９５が形成された構造が示されている。ゲー
ト電極とシリコン基板にそれぞれ、ＮとＰの２種類の導
電型があることから、上述の４種類の組み合わせがある
ことになる。Ｎ+ドープトポリシリコン９１とＰ+ドープ
トポリシリコン９２はドーパントが１０20／ｃｍ3以上
の濃度でドープされているので、電気伝導に関しては金
属と同じ働きをする。この理由を図３４を参照して説明
する。
【００８３】図３４（ａ）〜図３４（ｄ）はＮ型半導体
とＰ型半導体の理想的なバンド構造を示すエネルギー帯
図である。図中、ＥCは伝導帯下端のエネルギー準位、
Ｅiは真性フェルミ準位、ＥFはフェルミ準位、ＥVは価
電子帯上端のエネルギー準位、Ｅgはバンドギャップエ
ネルギーで、シリコンの場合、約１．１ｅＶである。ま
た、ψBは、フェルミ準位と真性フェルミ準位の差を示
すポテンシャルである。バンドギャップの中央に真性フ
ェルミ準位は位置する。フェルミ準位は電子が１／２の
確率で存在するエネルギーを意味する。従って、フェル
ミ準位が伝導帯より下にある場合、伝導帯とフェルミ準
位の間の領域では、上に行くほど電子が希薄になる。
【００８４】半導体基板にＮ型のドーパントを導入する
と、図３４（ａ）に示すように、フェルミ準位は真性フ
ェルミ準位より高くなる。ドーパントの濃度を濃くして
いくにつれて、フェルミ準位は伝導帯に近づく。これ
は、電子に対してＮ型半導体の抵抗が下がっていること
を意味する。濃度が１０20から１０21／ｃｍ3以上にな
ると、図３４（ｂ）に示すように、フェルミ準位は伝導
帯の下端と一致する。この状態を縮退という。縮退した
半導体のバンド構造は、金属と同じになる。すなわち、
電子は自由電子として動くことを意味する。
【００８５】一方、半導体基板にＰ型のドーパントを導
入すると、図３４（ｃ）に示すように、フェルミ準位は
真性フェルミ準位より低くなる。ドーパントの濃度を濃
くしていくにつれて、フェルミ準位は価電子帯に近づ
く。これは、正孔に対してＰ型半導体の抵抗が下がって
いることを意味する。濃度が１０20から１０21／ｃｍ3
以上になると、図３４（ｄ）に示すように、フェルミ準
位は価電子帯の上端と一致する。この状態も縮退とい
う。縮退した半導体のバンド構造は、金属と同じにな
る。すなわち、正孔は自由正孔として動くことを意味し
ている。
【００８６】次に、理想的なＭＩＳ（Metal Insulator
Semiconductor）構造のバンド構造について説明する。
図３５（ａ）および図３５（ｂ）はそれぞれ、金属に電
位が印加されていない場合の、Ｎ型半導体、Ｐ型半導体
上に形成されたＭＩＳ構造のバンド構造を示す。Ｎ型半
導体中では、真性フェルミ準位の上にフェルミ準位が存
在すること、Ｐ型半導体中では、真性フェルミ準位の下
にフェルミ準位が存在することが両者の違いである。図
中、φmは金属の仕事関数（metal work function）、χ
Siは半導体の電子親和力（semiconductor electron aff
inity）、χiは絶縁体の電子親和力（insulator electr
on affinity）、Ｅgはバンドギャップエネルギー（band
gap energy）、φBは金属と絶縁体のポテンシャル差、
ψBはフェルミ準位ＥFと真性フェルミ準位Ｅiのポテン
シャル差である。
【００８７】金属と半導体の仕事関数差φmsは数１で表
される。
【００８８】
【数１】
【００８９】Ｐ型半導体に対しては数２のようになる。
ただし、印加電圧が０の場合、仕事関数差φms＝０であ
る。
【００９０】
【数２】
【００９１】図３６〜図３７は、半導体の表面が反転し
てる場合の、図３３（ａ）〜図３３（ｄ）に対応する各
ＭＯＳ構造のバンド構造を示すエネルギーバンド図であ
る。図３６はＮ型半導体上にゲート酸化膜を介してＮ+
ポリシリコンゲート電極形成した構造のバンド図であ
る。Ｎ型半導体の表面を反転させるには、負の電圧Ｖa
（Ｖa＜０）を印加する。この図のＮ+ポリシリコンゲー
ト電極は縮退しており、電子に対して金属と同じ働きを
する。ポリシリコンのフェルミ準位は伝導帯の底と一致
するので、その仕事関数φmは電子親和力χSiと同じで
ある。χSi＝４．１５Ｖであるので、φmは＝４．１５
Ｖである。一方、シリコン酸化膜の電子親和力χiは
０．９Ｖであるので、Ｎ+ポリシリコンとシリコン酸化
膜のポテンシャル差φBは３．２５Ｖである。Ｎ+ポリシ
リコンとＮ型シリコン酸化膜の仕事関数差φms NNは、数
１を用いて計算すると、数３のようになる。
【００９２】
【数３】
【００９３】ただし、数３のψBは真性フェルミ準位と
フェルミ準位のポテンシャル差で数４で与えられる。
【００９４】
【数４】
【００９５】図３７はＮ型半導体上のゲート酸化膜を介
してＰ+ポリシリコンゲート電極を形成した構造のバン
ド図である。Ｎ型半導体の表面を反転させるには、負の
電圧Ｖa（Ｖa＜０）を印加する。この図のＰ+ポリシリ
コンゲート電極は縮退しており、正孔に対して金属と同
じ働きをする。ポリシリコンのフェルミ準位は価電子帯
の上端と一致するので、その仕事関数φmは電子親和力
χSiとバンドギャップポテンシャルとの和に等しい。χ
Si＝４．１５Ｖであり、シリコンのバンドギャップエネ
ルギーは１．１ｅＶであるので、φmは＝５．２５Ｖで
ある。一方、シリコン酸化膜の電子親和力χiは０．９
Ｖであるので、Ｐ+ポリシリコンとシリコン酸化膜のポ
テンシャル差φBは４．３５Ｖである。Ｐ+ポリシリコン
とＮ型シリコン層の仕事関数差φms PNは、数１を用いて
計算すると、数５のようになる。ただし、ψBは数４で
与えられる。
【００９６】
【数５】
【００９７】図３８はＰ型半導体上にゲート酸化膜を介
してＮ+ポリシリコンゲート電極形成した構造のバンド
図である。Ｐ型半導体の表面を反転させるには、正の電
圧Ｖa（Ｖa＞０）を印加する。この図のＮ+ポリシリコ
ンゲート電極は縮退しており、電子に対して金属と同じ
働きをする。ポリシリコンのフェルミ準位は伝導帯の底
と一致するので、その仕事関数φmは電子親和力χSiと
同じである。χSi＝４．１５Ｖであるので、φmは＝
４．１５Ｖである。一方、シリコン酸化膜の電子親和力
χiは０．９Ｖであるので、Ｎ+ポリシリコンとシリコン
酸化膜のポテンシャル差φBは３．２５Ｖである。Ｎ+ポ
リシリコンとＰ型シリコン層の仕事関数差φms NPは、数
２を用いて計算すると、数６のようになる。
【００９８】
【数６】
【００９９】ただし、数６のψBは真性フェルミ準位と
フェルミ準位のポテンシャル差で数７で与えられる。
【０１００】
【数７】
【０１０１】図３９はＰ型半導体上のゲート酸化膜を介
してＰ+ポリシリコンゲート電極を形成した構造のバン
ド図である。Ｐ型半導体の表面を反転させるには、正の
電圧Ｖa（Ｖa＞０）を印加する。この図のＰ+ポリシリ
コンゲート電極は縮退しており、正孔に対して金属と同
じ働きをする。ポリシリコンのフェルミ準位は価電子帯
の上端と一致するので、その仕事関数φmは電子親和力
χSiとバンドギャップポテンシャルとの和に等しい。χ
Si＝４．１５Ｖであり、シリコンのバンドギャップエネ
ルギーは１．１ｅＶであるので、φmは＝５．２５Ｖで
ある。一方、シリコン酸化膜の電子親和力χiは０．９
Ｖであるので、Ｐ+ポリシリコンとシリコン酸化膜のポ
テンシャル差φBは４．３５Ｖである。Ｐ+ポリシリコン
とＰ型シリコン酸化膜の仕事関数差φms PPは、数２を用
いて計算すると、数８のようになる。ただし、ψBは数
７で与えられる。
【０１０２】
【数８】
【０１０３】図４０は、各ＭＯＳ構造における仕事関数
差の実測値を半導体基板中のドーパント濃度ＮBの関数
としてプロットしたものであり、上式を定性的に反映し
た結果が得られている。
【０１０４】次に、図３３（ａ）〜図３３（ｄ）で示さ
れた各ＭＩＳ構造でのしきい値電圧を計算する。Ｎ型Ｍ
ＯＳＦＥＴのしきい値電圧ＶTHは数９で与えられる。
【０１０５】
【数９】
【０１０６】ここで、ＶFBはフラットバンド電圧、Ｑf
はゲート絶縁膜中の固定電荷、Ｃoxはゲート絶縁膜によ
る容量、εSiはシリコンの誘電率である。エンハンスメ
ント型ＮＭＯＳＦＥＴでＰ型ポリシリコンゲート電極と
Ｎ型ポリシリコンゲート電極を用いた場合のしきい値電
圧ＶTH PP，ＶTH NPは、それぞれ、数１０および数１１で
表される。
【０１０７】
【数１０】
【０１０８】
【数１１】
【０１０９】数１０と数１１とを比べると、０＜ＶTH NP
＜ＶTH PPであることが分かる。一方、エンハンスメント
型ＰＭＯＳＦＥＴのしきい値電圧ＶTHは数１２で表され
る。
【０１１０】
【数１２】
【０１１１】ＮＭＯＳＦＥＴでＰ型ポリシリコンゲート
電極とＮ型ポリシリコンゲート電極を用いた場合のしき
い値電圧ＶTH PN，ＶTH NNは、それぞれ、数１３および数
１４で表される。
【０１１２】
【数１３】
【０１１３】
【数１４】
【０１１４】数１２と数１３とを比べると、ＶTH NN＜Ｖ
TH PN＜０であることが分かる。
【０１１５】図４１および図４２は、図３２および図２
６のＮＭＯＳＦＥＴにおけるゲート付近の構造を拡大し
た模式図である。チャネルを３つの領域に分けることが
できる。すなわち、図４１は側壁のポリシリコンがＰ型
の場合、図４２は側壁のポリシリコンがＮ型の場合を示
している。図４１は図３２，図４２は図２６のゲート電
極に相当する。Ｐ型チャネル領域１００のしきい値電圧
をＶTHとする。上述の議論から、Ｐ型チャネル領域１０
１のしきい値電圧ＶTH PP、Ｐ型チャネル領域１０２のし
きい値電圧ＶTH NPである。いま、０＜ＶTH NN＜ＶTH PPで
あるので、図４１と図４２ではＮＭＯＳＦＥＴのしきい
値電圧は図４１のほうが大きくなる。これは、Ｐ型シリ
コン基板とＰ型ポリシリコンとの仕事関数差がＰ型シリ
コン基板とＮ型ポリシリコンとの仕事関数差よりも大き
いからである。従って、図４１の方が図４２に比べて、
チャネル領域の空乏層電荷をソース／ドレインがチャー
ジシェアする割合が小さくなり、その結果、ゲート電極
がゲート電極が制御できる空乏層電荷は大きくなるの
で、しきい値電圧のロールオフは緩やかになる。
【０１１６】図４３および図４４は、図２６および図３
２のＰＭＯＳＦＥＴにおけるゲート付近の構造を拡大し
た模式図である。チャネルを３つの領域に分けることが
できる。すなわち、図４３は側壁のポリシリコンがＰ型
の場合、図４４は側壁のポリシリコンがＮ型の場合を示
している。図４３は図２６，図４４は図３２のゲート電
極に相当する。Ｎ型チャネル領域１０３のしきい値電圧
をＶTHとする。上述の議論から、Ｎ型チャネル領域１０
４のしきい値電圧ＶTH PN、Ｎ型チャネル領域１０５のし
きい値電圧ＶTH NNである。いま、ＶTH NN＜ＶTH PN＜０で
あるので、図４３と図４４ではＰＭＯＳＦＥＴのしきい
値の絶対値は図４４のほうが大きくなる。これは、Ｎ型
シリコン基板とＮ型ポリシリコンとの仕事関数差がＮ型
シリコン基板とＰ型ポリシリコンとの仕事関数差よりも
大きいからである。従って、図４４の方が図４３に比べ
て、チャネル領域の空乏層電荷をソース／ドレインがチ
ャージシェアする割合が小さくなり、その結果、ゲート
電極がゲート電極が制御できる空乏層電荷は大きくなる
ので、しきい値電圧のロールオフは緩やかになる。
【０１１７】以上の理由により、側壁のポリシリコンに
はＭＯＳＦＥＴのチャネル領域と同じ導電型のドーパン
トが高濃度にドープされているため、しきい値電圧のロ
ールオフが緩やかになる。
【０１１８】側壁のポリシリコンのドーパントの導電型
と、チャネル領域のドーパントの導電型との組み合わせ
は４通りある。これらの組み合わせとその効果を表１に
まとめる。
【０１１９】
【表１】
【０１２０】側壁のポリシリコンにＭＯＳＦＥＴのチャ
ネル領域と異なる導電型のドーパントが高濃度にドープ
されると図２３よりＮＭＯＳＦＥＴの場合、仕事関数差
は小さくなり、ＰＭＯＳＦＥＴの場合、仕事関数差は大
きくなるので、両方のＭＯＳＦＥＴのしきい値電圧の絶
対値が下がる。線形領域では数１５に、また飽和領域で
は数１６に示すように、結果的にドレイン電流ＩDが大
きくなる。
【０１２１】
【数１５】
【０１２２】
【数１６】
【０１２３】表１の４つの構造は全て実現可能であり、
表１のの場合、ＣＭＯＳのどちらの側壁もＮ+にする
には、ポリシリコンを堆積する段階で、Ｎ+にドープさ
れたポリシリコンを堆積すればよい。の構造の場合に
は、Ｐ+にドープされたポリシリコンを堆積すればよい
ことになる。との構造は上述の通り、ノンドープの
ポリシリコンで側壁を形成した後、トランジスタの導電
型に応じて側壁のポリシリコンにイオン注入でドーパン
トを打ち分ければ実現できる。
【０１２４】また、空乏化したポリシリコンの側壁がゲ
ート幅の方向に形成されると、ゲート電極が接する分離
端での電界が緩和されるので、逆狭チャネル効果による
しきい値電圧のロールオフが緩和される効果もある。
【０１２５】実施の形態９．実施の形態９による半導体
装置（ＭＯＳトランジスタ）が実施の形態７による半導
体装置（ＭＯＳトランジスタ）と異なる第１の点は、例
えば図４５に示すポリシリコンサイドウォール５ｇがノ
ンドープトポリシリコンである点である。ポリシリコン
サイドウォール５ｇがノンドープトポリシリコンである
ことからポリシリコンサイドウォール５ｇの抵抗値がタ
ングステン６ｃに比べて大きくなり、ゲート電極として
働くのは断面逆台形状のタングステン６ｃのみであると
みなすことができる。従って、マスク上でのゲート長４
ａに比べて仕上がりゲート長４ｂはポリシリコンサイド
ウォール５ｇの分だけ短くなる。それゆえ、従来のスト
レージコンタクト（以下ＳＣと記す。）−トランスファ
ゲート（以下ＴＧと記す。）間の距離１７ｂ（図２０参
照）に比べてＳＣ−ＴＧ間距離１７ａがポリシリコンサ
イドウォール５ｇの膜厚分だけ長くなる。ＴＧ端周辺の
電界の平均値はＳＣ−ＴＧ間の電位差をＳＣ−ＴＧ間距
離で割った値である。そのため、ＳＣとＴＧ間に印加さ
れる電位差が同じであれば、ＳＣ−ＴＧ間距離が大きい
方がＴＧ端周辺の電界の平均値は小さくなる。
【０１２６】もし、メモリセルトランジスタのＴＧ端周
辺の電界が強いとトラップ−アシスティッド−トンネル
現象（Trap Assisted Tunnel）によりリーク電流が大き
くなる。リーク電流が大きくなると、ストレージキャパ
シタに蓄えられていた電荷が早くリークしてしまい、ポ
ーズリフレッシュ時間が短くなる。ポーズリフレッシュ
時間が短いとメモリの消費電力が大きくなる。それゆ
え、ＴＧ端周辺の電界緩和がポーズリフレッシュ時間を
延ばして半導体装置の低消費電力化が実現できる。ここ
で、ポーズリフレッシュについて簡単に説明する。ＤＲ
ＡＭでは、メモリセルトランジスタを介してストレージ
キャパシタから電子を引き抜くことにより、情報をスト
レージキャパシタに書き込む。情報書き込みのためのバ
イアス条件は、例えばＳＣが０Ｖ、ＴＧが３．６Ｖ、ビ
ット線コンタクト（以下、ＢＣと記す。）が２Ｖ、基板
が−１Ｖである。電子を引き抜くので、ストレージキャ
パシタには正の電位が発生する。ストレージキャパシタ
と電気的に接続しているＳＣが例えば２Ｖになると、メ
モリセルの書き込み動作が終了する。次に例えばＳＣに
２Ｖ、ＴＧに０Ｖ、ＢＣに１Ｖ、そして基板に−１Ｖの
電圧が印加され、この状態がポーズと呼ばれる。ポーズ
では、ＳＣとＴＧの間に２Ｖの電位差が発生しており、
この電位差により半導体基板内のＴＧ端周辺に電界が発
生する。この電界に起因するリーク電流で記憶情報が破
壊されないことを保証する時間がポーズリフレッシュ時
間である。ところで、電界緩和のためにサイドウォール
スペーサ１１の幅を広げてＳＣ−ＴＧ間距離を稼ぐこと
ができる。このようにして、ＳＣ−ＴＧ間距離を稼ごう
とするとメモリセルの面積が大きくなったり、また、メ
モリセルの面積を保ったまま、ＳＣ−ＴＧ間距離を大き
くすると、ＳＣやビット線コンタクトのコンタクト径が
小さくなり、コンタクト抵抗が高くなりすぎるという問
題が生じる。半導体装置が集積回路である場合には、集
積度を上げるためにメモリセルの面積はなるべく小さい
ことが好ましい。図４５と図６３とを比較して分かるよ
うに、実施の形態９によるＭＯＳトランジスタは、ゲー
ト電極全体の大きさを変えずにＳＣ−ＴＧ間距離１７ａ
を長くすることができ、メモリセルの面積を小さくする
のに適している。
【０１２７】図４５に示すＭＯＳトランジスタは、基本
的には実施の形態１の半導体装置の製造方法に従って得
ることができる。ただし、Ｎ-ソース／ドレイン領域１
３，１４を形成するためのイオン注入を０度〜７度の入
射角で行う。また、Ｎ＋ソース／ドレイン領域は形成さ
れない。入射角を０度〜７度にするのは、ポリシリコン
サイドウォール５ｇにリンが導入されるのを抑えるため
である。ポリシリコンサイドウォール５ｇの不純物濃度
が高くなって、ポリシリコンサイドウォール５ｇが電気
的に金属のような振る舞いを始めると、ポリシリコンサ
イドウォール５ｇの部分もゲート電極として働き、ＳＣ
−ＴＧ間距離を伸ばすことができなくなる。また、Ｎ+
ソース／ドレイン領域を形成しないのは、ゲート端領域
１６ａ付近の空乏層が横方向に伸びやすい状態をつく
り、ゲート端領域１６ａ内の電界強度を緩和するためで
ある。
【０１２８】また、図４６に示すようにＢＣ側のポリシ
リコンサイドウォール５ｈは、導電型がＮ型になるよう
高濃度にドープされている。一方、ＳＣ側のポリシリコ
ンサイドウォール５ｇはノンドープトポリシリコンであ
る。図４６の構成では、表１に示すように、書き込み時
のドレイン電流が増加する。さらに、ポーズ時にはＳＣ
周辺のゲート端の電界が緩和されてリーク電流が減少す
ることから、長いリフレッシュ時間を設定できる。
【０１２９】次に、ソース／ドレイン領域の構成が異な
るものについて説明する。図４７の断面構造を持つ半導
体基板１ａの全面に、ゲート電極７およびサイドウォー
ルスペーサ１１をマスクとして、例えば砒素が、注入エ
ネルギー３０ｋｅＶ、ドーズ量５×１０15／ｃｍ2とい
う条件でイオン注入される。その後、熱処理を加えると
イオン注入されたドーパントは電気的に活性化され、Ｎ
-ソース／ドレイン領域よりも深いところまで、図４７
に示すようなＮ+ソース／ドレイン領域１２ａが形成さ
れ、すなわち、ＬＤＤ（Lightly Doped Drain）構造が
形成される。ＬＤＤ構造において、ポリシリコンサイド
ウォール５が例えば不純物を含まない真性半導体の場
合、通常のゲート電極構造を有するＬＤＤ構造よりもゲ
ート絶縁膜２の端部付近での電界強度が緩和される。ま
た、しきい値電圧のロールオフ緩和効果も大きくなる。
【０１３０】図４７に示すゲート電極構造では、垂直方
向に対してはゲート金属電極を構成しているタングステ
ン６ａが窒化タングステン６ｂを介してゲート絶縁膜２
に接続しているため、ポリシリコンゲート電極で問題と
なっていた電極の空乏化によるしきい値電圧の変動やド
レイン電流の劣化がない。
【０１３１】また、図５の状態から、例えば、砒素を注
入エネルギー５０ｋｅＶ、ドーズ量１×１０14／ｃｍ2
でイオン注入し、第２のＮ-ソース／ドレイン層を形成
する。その後、例えば砒素を注入エネルギー２０ｋｅ
Ｖ、ドーズ量５×１０15／ｃｍ2でイオン注入し、Ｎ+ソ
ース／ドレイン領域１２ａを形成する。次に、半導体基
板１ａの全面に、例えば、コバルトを堆積した後、ＲＴ
Ａ（Rapid Thermal Anneal）により１０００℃で３０秒
間熱処理を加えると、コバルトは半導体基板１ａとのみ
反応してシリサイド１２ｃを形成する。コバルトは絶縁
膜１０ｂとは反応を起こさないので、ＲＴＡ処理後もコ
バルトのままである。そのため、シリサイド１２ｃは半
導体基板１ａと密着しているが、コバルトは絶縁膜１０
ｂとは密着していない。そのため、ウェットエッチング
処理すると、絶縁膜１０ｂ上のコバルトはエッチング除
去され、Ｎ+ソース／ドレイン領域１２ａ上のみにシリ
サイド１２ｃが形成される。半導体基板１ａ上にシリサ
イド１２ｃを形成するのは、Ｎ+ソース／ドレイン領域
１２ａのシート抵抗を下げるためである。このシート抵
抗が下がると、外部から印加される電圧の状況が同じで
あっても、トランジスタのドレイン電流が増加して回路
性能が向上する。
【０１３２】このように第２のＮ-ソース／ドレイン領
域を形成するのは、ソース／ドレイン接合を深くするこ
とにより、シリサイド１２ｃがソース／ドレイン接合に
達するのを防ぐためである。シリサイド１２ｃが接合に
達するとリーク電流が増大し、回路の消費電力の増大や
回路が設計通りに動かない等の問題点を生じさせる。図
４８に示したＤＤＤ（Doubly Doped Drain）構造とい
う。ＤＤＤ構造において、ポリシリコンサイドウォール
５が例えば不純物を含まない真性半導体の場合、通常の
ゲート電極構造を有するＤＤＤ構造よりもゲート絶縁膜
２の端部付近での電界強度が緩和される。また、しきい
値電圧のロールオフ緩和効果も大きくなる。
【０１３３】また、図５の状態から、例えば砒素を注入
エネルギー１０ｋｅＶ、ドーズ量５×１０15／ｃｍ2で
イオン注入し、Ｎ+ソース／ドレイン領域１２ａを形成
する。次に、例えばＮ+ソース／ドレイン領域１２ａ上
に選択的にＮ型のドーパントが高濃度にドープされたＳ
ｉＧｅを結晶成長させ、エレベーテッド（elevated）・
ソース／ドレイン領域１２ｄを形成すると図４９のよう
になる。砒素の注入エネルギーが低いので、図４９のＮ
+ソース／ドレイン領域９ａは、図４８のＬＤＤ構造を
持つトランジスタに比べて浅く形成される。これは、ソ
ース／ドレイン領域９ａ間のパンチスルーを抑制するた
めである。しかしながら接合が浅くなると、Ｎ+ソース
／ドレイン領域１２ａのシート抵抗が上昇する。エレベ
ーテッド・ソース／ドレイン領域１２ｄを形成するの
は、ソース／ドレイン領域１２ａにおけるシート抵抗を
下げるためである。図４９の構造においても、ポリシリ
コンサイドウォール５が例えば不純物を含まない真性半
導体の場合には図４８のＬＤＤ構造と同様に、ゲート絶
縁膜２の端部付近での電界強度が緩和され、しきい値電
圧のロールオフ緩和効果も大きくなる。
【０１３４】図４７から図４９に示すゲート電極構造
で、ゲート金属電極であるタングステン６ｂの仕上がり
ゲート長４ｂはマスク上のゲート長４ａよりポリシリコ
ンサイドウォール５の膜厚分だけ縮小でき、転写能力以
上の微細なトランジスタを形成できるのは、上記実施の
形態と同様である。
【０１３５】以上、Ｎ型トランジスタを例に説明した
が、Ｐ型トランジスタに適用しても同様の効果が得られ
ることはいうまでもない。その際には、Ｎ型トランジス
タのソース／ドレイン領域においてＮ型のドーパントが
用いられているところでは、Ｎ型のドーパントに代えて
Ｐ型のドーパントを用い、Ｐ型のドーパントが用いられ
ているところでは、Ｐ型のドーパントに代えてＮ型のド
ーパントを用いる。
【０１３６】なお、上記実施の形態９の説明では、窒化
タングステン６ｂが形成されているものについて説明し
たが、図５０〜図５４に示すように、窒化タングステン
６ｂが省かれてあってもよく、上記実施の形態と同様の
効果を奏する。
【０１３７】実施の形態１０．次に、この発明の実施の
形態１０による半導体装置について説明する。実施の形
態１０による半導体装置は、実施の形態７の半導体装置
とは接着部材として用いられるポリシリコンサイドウォ
ールの組成が異なる。実施の形態１０のポリシリコンサ
イドウォールは、ドーパントとしてのホウ素の他にホウ
素の拡散を防止するために窒素が注入されている。図５
５は、この発明の実施の形態１０による半導体装置（Ｃ
ＭＯＳトランジスタ）の断面の一構成例を示す模式図で
ある。図５５において、タングステン６ｃの側面に形成
されたポリシリコンサイドウォール５ｋには、高濃度の
ホウ素と窒素がドープされている。図５６のポリシリコ
ンサイドウォール５ｍはホウ素のみがドープされていて
窒素がドープされていないポリシリコンであるため、ポ
リシリコンサイドウォール５ｍからゲート絶縁膜２への
ホウ素の拡散が抑制されない。そのため、矢印１２０で
示すように、ポリシリコンサイドウォール５ｍからゲー
ト絶縁膜２を突き抜けて半導体基板１ａにホウ素が侵入
する。ホウ素がチャネル領域１２１に達すると、ＭＯＳ
ＦＥＴのしきい値変動の原因になる。一方、イオン注入
などで窒素が導入されているポリシリコンサイドウォー
ル５ｋではこのようなホウ素の突き抜け現象が抑制され
ている。
【０１３８】イオン注入で窒素をポリシリコンサイドウ
ォール５ｋに導入する工程について説明する。図５７は
図２８の断面形状を有する半導体基板１ａを得るのとほ
ぼ同じ工程を経て得られる半導体基板１ａの断面構造を
示している。図５７の構造が図２８の構造と異なる点
は、ポリシリコンサイドウォール５ｃがノンドープトポ
リシリコンであるのに対し、ポリシリコンサイドウォー
ル５ｊが高濃度にホウ素がドープされているポリシリコ
ンである点である。その他図２８と同一符号のものは同
一符号部分に相当する部分である。図５７のシリコン酸
化膜３ｂをエッチング除去後、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタのソース／ドレイン領域６８，７
０のポケット注入層６９，７１をイオン注入で形成す
る。その後、半導体基板１ａの全面に対する斜めイオン
注入によって高濃度に窒素１２３がポリシリコンサイド
ウォール５ｋへ注入される（図５８参照）。このとき、
窒素１２３は半導体基板１ａの表面にも導入される。そ
の後、図３０および図２６を用いて説明した工程を経て
図５５の断面形状が得られる。
【０１３９】また、ＬＤＤ構造やＤＤＤ構造を有するＰ
型トランジスタの場合、図５９に示すＰＭＯＳＦＥＴの
ように、Ｐ-およびＰ+ソース／ドレイン領域７０，６７
のホウ素がゲート絶縁膜２へ拡散する量が大きくなるほ
ど、ゲート絶縁膜２の信頼性が低下する現象が観測され
ている。サイドウォールスペーサ１１の幅を狭くなると
Ｐ+ソース／ドレイン領域からゲート絶縁膜２へのホウ
素の拡散量が多くなるので、サイドウォールスペーサの
幅は大きい方が好ましい。それゆえ、ポリシリコンサイ
ドウォール５ｋの膜厚分だけ実効的なサイドウォールス
ペーサのはばが広い図５９のＰＭＯＳトランジスタはゲ
ート絶縁膜２の信頼性の面からも有利である。さらに、
窒素イオンが半導体基板１ａの表面に導入されると、半
導体中のホウ素イオンの拡散が抑制され、半導体基板１
ａからゲート酸化膜へのホウ素の流れが防止されるの
で、ゲート絶縁膜の信頼性は、従来のものに比べてよく
なる。また、窒素イオンは、ホウ素の拡散を抑制する効
果の他に、ゲート酸化膜と半導体基板界面に存在するダ
ングリングボンドを終端し界面準位密度を下げるため、
ホットキャリアによるＭＯＳＦＥＴの劣化を抑制する効
果もある。なお、図６０に示すように、窒化タングステ
ン６ｂを省いてもよく、上記実施の形態と同様の効果を
奏する。
【０１４０】なお、上記実施の形態１から実施の形態１
０において、ゲート電極の側面にあるポリシリコンサイ
ドウォール５の代わりに、ポリシリコンゲルマニウム
（poly-Si1-XGX）からなるサイドウォールを用いてもよ
い。ポリシリコンゲルマニウムはシート抵抗が低くま
た、ドーパントの活性化率が高いという利点があり、そ
のため、ゲート電極の空乏化が起こりにくくなる。特に
活性化率が高くなるのは、シリコンとゲルマニウムのモ
ル比が８対２の割合のシリコンゲルマニウム（Ｓｉ0.8
Ｇｅ0.2）である。また、ポリシリコンサイドウォール
５の代わりに、窒化チタン（ＴｉＮｘ）や窒化タングス
テン（ＷＮｘ）等の金属窒化物または酸化アルミニウム
（Ａｉ2Ｏ3）や酸化タンタル（Ｔａ2Ｏ3）等の金属酸化
膜を用いても、これらの材料からなるサイドウォールは
空乏化しないので、同様の効果を奏する。これら材料か
らなる薄膜は、例えばＣＶＤ法で形成できる。また、上
記実施の形態１から実施の形態１０における導体の材料
である金属に、例えば、タングステン（Ｗ）、銅（Ｃ
ｕ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、チタ
ン（Ｔｉ）等が用いられる。また、導体の材料として金
属の代わりに超伝導体を用いてもよい。
【０１４１】
【発明の効果】以上のように請求項１記載の半導体装置
の製造方法によれば、バリア層が導体の側面と接してい
る分だけ接触面積が増大するので、導体が半導体基板か
ら剥がれ難くなるという効果がある。
【０１４２】請求項２記載の半導体装置の製造方法によ
れば、接着部材の側面上のバリア層が剥がれにくいの
で、導体と絶縁膜の間における接着力の向上を実効ある
ものとすることができるという効果がある。
【０１４３】請求項３記載の半導体装置の製造方法によ
れば、接着部材と導体の接着力の分だけ半導体基板と導
体の接着力の分だけ導体と半導体基板の接着力が向上
し、導体が半導体基板から剥がれ難くなるという効果が
ある。
【０１４４】請求項４記載の半導体装置の製造方法によ
れば、穴を接着部材が形成されるべき場所に形成すれ
ば、接着部材を所望の位置に所望の平面形状で簡単に設
けることができるという効果がある。
【０１４５】請求項５記載の半導体装置の製造方法によ
れば、穴を形成するときに第１の絶縁膜に与えるエッチ
ング等のダメージを小さくすることができるという効果
がある。
【０１４６】請求項６記載の半導体装置の製造方法によ
れば、穴の中に接着部材と導体とを一緒に埋め込むとい
う簡単な作業で接着部材を導体の側面に簡単に形成する
ことができるという効果がある。
【０１４７】請求項７記載の半導体装置の製造方法によ
れば、平坦化後に、導体の段差に起因した不具合、例え
ば第２の絶縁膜上の導体の残りや穴の中に存する導体の
削り過ぎなどの不具合を減少させることができるという
効果がある。
【０１４８】請求項８記載の半導体装置の製造方法によ
れば、穴が均一に配置されることによって前記第２の絶
縁膜上に存する前記導体の段差が小さくなり、平坦化後
に、導体の段差に起因した不具合、例えば第２の絶縁膜
上の導体の残りや穴の中に存する導体の削り過ぎなどの
不具合を減少させることができるという効果がある。
【０１４９】請求項９記載の半導体装置によれば、接着
部材と導体の接着力の分だけ半導体基板と導体の接着力
の分だけ導体と半導体基板の接着力が向上し、導体が半
導体基板から剥がれ難くなるという効果がある。
【０１５０】請求項１０記載の半導体装置によれば、第
１の導体と絶縁膜と接着部材の３者の間の接着力の関係
を容易に実現できるという効果がある。
【０１５１】請求項１１記載の半導体装置によれば、バ
リア層が導体の側面と接している分だけ接触面積が増大
するので、導体が半導体基板から剥がれ難くなるという
効果がある。
【０１５２】請求項１２記載の半導体装置によれば、接
着部材の側面上のバリア層が剥がれにくいので、導体と
絶縁膜の間における接着力の向上を実効あるものとする
ことができるという効果がある。
【０１５３】請求項１３記載の半導体装置によれば、バ
リア層の機能並びに絶縁膜と下層部との間の接着力、下
層部とバリア層との間の接着力および第１の導体とバリ
ア層との間の接着力の関係を容易に実現することができ
るという効果がある。
【０１５４】請求項１４記載の半導体装置によれば、第
１の導体と接着部材からなるゲート電極の幅が第１の導
体の上底、例えば第１の導体がフォトリソグラフィによ
って形成される場合にはマスクの幅よりも広くならない
ので、集積度を向上するのに適した構造を得ることがで
きるという効果がある。
【０１５５】請求項１５記載の半導体装置によれば、Ｍ
ＯＳトランジスタのゲート電極の剥がれを防止して、ゲ
ート電極とゲート絶縁膜との間に隙間ができてＭＯＳト
ランジスタが設計通りの機能を発揮しなくなるのを防止
することができる。
【０１５６】請求項１６記載の半導体装置によれば、ゲ
ート絶縁膜に高い誘電率を持たせつつ、第１の導体が半
導体基板に接着する力を向上させることができるという
効果がある。
【０１５７】請求項１７記載の半導体装置によれば、シ
リコンあるいはシリコンゲルマニウムが空乏化してゲー
ト端での電界強度を緩和できるという効果がある。
【０１５８】請求項１８記載の半導体装置によれば、ゲ
ート電極が空乏化しないＭＯＳトランジスタを容易に形
成することができるという効果がある。
【０１５９】請求項１９記載の半導体装置によれば、し
きい値電圧のロールオフが緩やかなＭＯＳトランジスタ
を形成しやすくなるという効果がある。
【０１６０】請求項２０記載の半導体装置によれば、集
積回路の中に多数存在する配線が剥離しにくくなり、丈
夫で扱いやすい半導体装置を得ることができるという効
果がある。
【０１６１】請求項２１記載の半導体装置によれば、第
２の導体の剥離を防止することができ、例えば第２の導
体の剥離による断線や短絡を防止できるという効果があ
る。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の製造方法におけ
る一製造工程を示す模式図である。
【図２】 実施の形態１の半導体装置の製造方法におけ
る一製造工程を示す模式図である。
【図３】 実施の形態１の半導体装置の製造方法におけ
る一製造工程を示す模式図である。
【図４】 実施の形態１の半導体装置の製造方法におけ
る一製造工程を示す模式図である。
【図５】 実施の形態１の半導体装置の製造方法におけ
る一製造工程を示す模式図である。
【図６】 しきい値電圧のロールオフについて説明する
ためのグラフである。
【図７】 実施の形態２の半導体装置の製造方法におけ
る一製造工程を示す模式図である。
【図８】 実施の形態２の半導体装置の製造方法におけ
る一製造工程を示す模式図である。
【図９】 従来の半導体装置の製造方法における一製造
工程を示す模式図である。
【図１０】 従来の半導体装置の製造方法における一製
造工程を示す模式図である。
【図１１】 実施の形態３の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図１２】 実施の形態３の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図１３】 実施の形態３の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図１４】 実施の形態４の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図１５】 実施の形態４の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図１６】 実施の形態４の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図１７】 従来の半導体装置の製造方法における一製
造工程を示す模式図である。
【図１８】 従来の半導体装置の製造方法における一製
造工程を示す模式図である。
【図１９】 従来の半導体装置の製造方法における一製
造工程を示す模式図である。
【図２０】 実施の形態５の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図２１】 実施の形態５の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図２２】 実施の形態６の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図２３】 実施の形態６の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図２４】 実施の形態６の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図２５】 実施の形態７の半導体装置の一構成例を示
す模式図である。
【図２６】 実施の形態７の半導体装置の他の構成例を
示す模式図である。
【図２７】 実施の形態７の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図２８】 実施の形態７の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図２９】 実施の形態７の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図３０】 実施の形態７の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図３１】 実施の形態７の半導体装置の一構成例を示
す模式図である。
【図３２】 実施の形態７の半導体装置の他の構成例を
示す模式図である。
【図３３】 従来のＭＯＳ構造を説明するための概念図
である。
【図３４】 半導体のバンド構造を説明するためのバン
ド図である。
【図３５】 ＭＯＳ構造のバンド構造を説明するための
図である。
【図３６】 Ｎ型半導体基板上に形成されたＮ+ポリシ
リコンゲート電極を有するＭＯＳ構造のバンド図であ
る。
【図３７】 Ｎ型半導体基板上に形成されたＰ+ポリシ
リコンゲート電極を有するＭＯＳ構造のバンド図であ
る。
【図３８】 Ｐ型半導体基板上に形成されたＮ+ポリシ
リコンゲート電極を有するＭＯＳ構造のバンド図であ
る。
【図３９】 Ｐ型半導体基板上に形成されたＰ+ポリシ
リコンゲート電極を有するＭＯＳ構造のバンド図であ
る。
【図４０】 ゲート電極と半導体の仕事関数差と半導体
中のドーパント濃度の関係を示す図である。
【図４１】 実施の形態８の半導体装置のゲート電極部
分を示す模式図である。
【図４２】 実施の形態８の半導体装置のゲート電極部
分を示す模式図である。
【図４３】 実施の形態８の半導体装置のゲート電極部
分を示す模式図である。
【図４４】 実施の形態８の半導体装置のゲート電極部
分を示す模式図である。
【図４５】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図４６】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図４７】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図４８】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図４９】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図５０】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図５１】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図５２】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図５３】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図５４】 実施の形態９の半導体装置の製造方法にお
ける一製造工程を示す模式図である。
【図５５】 実施の形態１０の半導体装置の一構成例を
示す模式図である。
【図５６】 実施の形態１の半導体装置の一部を拡大し
た部分拡大図である。
【図５７】 実施の形態１０の半導体装置の製造方法に
おける一製造工程を示す模式図である。
【図５８】 実施の形態１０の半導体装置の製造方法に
おける一製造工程を示す模式図である。
【図５９】 実施の形態１０の半導体装置の一部を拡大
した部分拡大図である。
【図６０】 実施の形態１０の半導体装置の一構成例を
示す模式図である。
【図６１】 従来の半導体装置の一構成例を示す模式図
である。
【図６２】 従来の半導体装置のゲート容量のゲート電
圧依存性を示す図である。
【図６３】 従来の半導体装置の他の構成例を示す模式
図である。
【図６４】 従来の半導体装置の他の構成例を示す模式
図である。
【図６５】 従来の半導体装置の他の構成例を示す模式
図である。
【図６６】 実施の形態３による半導体装置の製造方法
における他の製造工程を示す模式図である。
【図６７】 実施の形態３による半導体装置の製造方法
における他の製造工程を示す模式図である。
【図６８】 実施の形態６による半導体装置の製造方法
における他の製造工程を示す模式図である。
【符号の説明】
１ａ 半導体基板、２ ゲート絶縁膜、３ 絶縁膜、４
溝、５，５ａ〜５ｍポリシリコンサイドウォール、６
ａ タングステン膜、６ｂ 窒化タングステン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｂ 21/8242 29/62 Ｇ 29/43 29/78 ３０１Ｇ 21/8247 ３７１ 29/788 29/792 Ｆターム(参考） 4M104 AA01 BB20 BB30 BB32 BB33 CC01 CC05 DD04 EE03 EE14 FF07 FF13 GG09 GG10 HH09 HH12 HH16 5F001 AA13 AA16 AB04 AD12 AE08 AG10 5F033 HH03 HH04 HH05 HH19 HH32 HH33 HH34 LL04 MM01 MM12 MM13 MM18 QQ48 QQ59 QQ65 TT08 VV02 VV06 VV16 XX01 XX10 XX14 5F040 DA01 DA06 DA15 DB03 DC01 EA08 EC01 EC04 EC19 ED03 EE05 EF02 EF13 EH02 EH08 EM01 EM02 FA03 FA04 FA05 FA07 FC00 FC13 FC15 FC22 FC28 5F083 AD10 AD26 AD49 ER22 GA01 GA09 GA30 JA39 JA40 JA56 LA12 MA06 MA17 NA01 PR10 PR37

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一方主面に第１の絶縁膜を
    形成する工程と、 前記絶縁膜上に接着部材を形成する工程と、 前記第１の絶縁膜上および前記接着部材の側面上にバリ
    ア層を形成する工程と、 前記バリア層上に導体を形成する工程とを備え、 前記バリア層は、前記導体を構成している物質の拡散を
    防止することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記接着部材を形成する工程は、 前記絶縁膜との間の接着力および前記バリア層との間の
    接着力が前記導体と前記バリア層との間の接着力よりも
    大きい材質を用いて前記接着部材を形成する工程を含む
    ことを特徴とする、請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 半導体基板の一方主面に第１の絶縁膜を
    形成する工程と、 前記絶縁膜上に接着部材を形成する工程と、 前記第１の絶縁膜上に形成されかつ、前記接着部材とは
    側面で接する導体を形成する工程とを備え、 前記接着部材を形成する工程は、 前記導体と前記第１の絶縁膜との間の接着力よりも高い
    接着力で、前記第１の絶縁膜との間および前記導体との
    間で接着可能な材質を用いて前記接着部材を形成する工
    程を含むことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 前記接着部材を形成する工程は、 前記導体と前記接着部材とが形成されるべき部分に前記
    第１の絶縁膜に達する穴を有する第２の絶縁膜を、前記
    第１の絶縁膜上に形成する工程と、 前記穴を前記接着部材の構成材料で埋め込む工程と、 前記構成材料を異方性エッチングすることによって前記
    穴の内壁に前記接着部材を形成する工程とを含む、請求
    項１から請求項３のうちのいずれか一項に記載の半導体
    装置の製造方法。
  5. 【請求項５】 前記第２の絶縁膜を形成する工程は、 前記第１の絶縁膜上にシリコン窒化膜を形成する工程
    と、 前記シリコン窒化膜上にシリコン酸化膜を形成する工程
    と、 前記シリコン酸化膜と前記シリコン窒化膜に順次前記穴
    を形成する工程とを含むことを特徴とする、請求項４記
    載の半導体装置の製造方法。
  6. 【請求項６】 前記導体を形成する工程は、 前記接着部材が形成されている前記穴を前記導体の構成
    材料で埋め込む工程と、 前記第２の絶縁膜をストッパーとして用いて前記導体の
    構成材料を平坦化する工程と、 前記第２の絶縁膜を除去する工程とを備える、請求項４
    記載の半導体装置の製造方法。
  7. 【請求項７】 前記導体の構成材料を平坦化する工程
    は、 前記第２の絶縁膜上に存する前記導体の段差を減少させ
    る工程を含むことを特徴とする、請求項６記載の半導体
    装置の製造方法。
  8. 【請求項８】 前記導体の構成材料で埋め込む工程は、 前記穴を前記導体と前記接着部材とが形成されるべき部
    分以外の部分にも形成することによって、前記導体と前
    記接着部材とが形成されるべき部分にのみ前記穴を配置
    する場合に比べて前記半導体基板の全面に均一になるよ
    うに前記穴を配置することを特徴とする、請求項４記載
    の半導体装置の製造方法。
  9. 【請求項９】 一方主面に絶縁膜を有し、前記一方主面
    に半導体装置の構成要素が作り込まれる半導体基板と、 前記絶縁膜上に形成されて前記構成要素と電気的に接続
    される第１の導体と、 前記絶縁膜上に前記第１の導体の側面に接して形成さ
    れ、前記第１の導体と前記絶縁膜との間の接着力よりも
    高い接着力をもって、前記絶縁膜および前記第１の導体
    に接着している接着部材とを備える半導体装置。
  10. 【請求項１０】 前記第１の導体は、 金属および超伝導体のうちの少なくとも一方を含み、 前記接着部材は、 シリコン、シリコンゲルマニウム、金属酸化物または金
    属窒化物を含み、 前記絶縁膜は、 前記接着部材と接する界面に、酸化シリコン、窒化酸化
    シリコンまたは窒化チタンを有することを特徴とする、
    請求項９記載の半導体装置。
  11. 【請求項１１】 一方主面に絶縁膜を有し、前記一方主
    面に半導体装置の構成要素が作り込まれる半導体基板
    と、 前記絶縁膜上に形成される接着部材と、 前記第１の絶縁膜上および前記接着部材の側面上に形成
    されるバリア層と、 前記バリア層上に形成されて前記構成要素と電気的に接
    続される第１の導体とを備え、 前記バリア層は、前記導体を構成している物質の拡散を
    防止することを特徴とする半導体装置。
  12. 【請求項１２】 前記絶縁膜と前記接着部材との間の接
    着力および前記接着部材と前記バリア層との間の接着力
    は、前記第１の導体と前記バリア層との間の接着力より
    も大きいことを特徴とする、請求項１１記載の半導体装
    置。
  13. 【請求項１３】 前記バリア層は、窒化タングステン、
    窒化タンタルまたは窒化チタンからなり、 前記第１の導体は、金属および超伝導体のうちの少なく
    とも一方を含み、 前記接着部材は、シリコン、シリコンゲルマニウム、金
    属酸化物または金属窒化物を含み、 前記絶縁膜は、前記接着部材と接する界面に、酸化シリ
    コン、窒化酸化シリコンまたは窒化チタンを有すること
    を特徴とする、請求項１１または請求項１２記載の半導
    体装置。
  14. 【請求項１４】 前記第１の導体は、前記絶縁膜側にあ
    る下底が上底より短い台形状の断面を有し、 前記第１の導体と前記接着部材とからなるゲート電極の
    断面形状において最も幅広の部分は、前記第１の導体の
    前記上底であることを特徴とする、請求項９から請求項
    １３のうちのいずれか一項に記載の半導体装置。
  15. 【請求項１５】 前記第１の導体は、ＭＯＳトランジス
    タのゲート電極に含まれ、 前記絶縁膜は、前記ＭＯＳトランジスタのゲート絶縁膜
    であることを特徴とする、請求項９から請求項１４のう
    ちのいずれか一項に記載の半導体装置。
  16. 【請求項１６】 前記ゲート絶縁膜は、 前記接着部材と接する界面に、酸化シリコンまたは窒化
    チタンからなる表面層と、 前記表面層の下に配置され、前記表面層よりも誘電率の
    高い誘電体層とを有する、請求項１５記載の半導体装
    置。
  17. 【請求項１７】 前記接着部材は、 前記絶縁膜との界面に、不純物がドープされていない前
    記シリコンまたは前記シリコンゲルマニウムを含むこと
    を特徴とする、請求項１４または請求項１５記載の半導
    体装置。
  18. 【請求項１８】 前記接着部材は、 前記ＭＯＳトランジスタのチャネルの導電型と異なる導
    電型を有する縮退半導体である前記シリコンまたは前記
    シリコンゲルマニウムを、前記絶縁膜との界面に含むこ
    とを特徴とする、請求項１４または請求項１５記載の半
    導体装置。
  19. 【請求項１９】 前記接着部材は、 前記ＭＯＳトランジスタのチャネルの導電型と同じ導電
    型を有する縮退半導体である前記シリコンまたは前記シ
    リコンゲルマニウムを、前記絶縁膜との界面に含むこと
    を特徴とする、請求項１５または請求項１６記載の半導
    体装置。
  20. 【請求項２０】 前記絶縁膜は、層間絶縁膜であり、 前記第１の導体は、前記半導体基板に作り込まれた複数
    の素子間を電気的に接続するための半導体集積回路の配
    線であることを特徴とする、請求項９から請求項１３の
    うちのいずれか一項に記載の半導体装置。
  21. 【請求項２１】 前記半導体基板は、 前記半導体基板に形成される複数の半導体素子を分離す
    るための素子間分離絶縁膜をさらに有し、 前記導体に付随して前記素子間分離絶縁膜上に形成さ
    れ、前記半導体装置の構成要素とは電気的に接続されて
    いない第２の導体をさらに備え、 前記接着部材は、 前記素子間分離絶縁膜と前記第２の導体との間の接着を
    補助することを特徴とする、請求項９から請求項２０の
    うちのいずれか一項に記載の半導体装置。
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