JP2011091208A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
の低減可能な半導体記憶装置を提供することを目的とする。
【解決手段】基板20と、基板20上に形成された第1の上層コンタクト部材24と、基
板20上に形成され、第1の上層コンタクト部材24と千鳥状の構造を備える第2の上層
コンタクト部材25と、第2の上層コンタクト部材25上に形成されたプラグ31と、第
1の上層コンタクト部材24上に設けられた第1の金属配線28と、プラグ31上に設け
られる第2の金属配線32とを備え、基板20に対するプラグ31上面の高さが基板20
に対する第1の金属配線28上面の高さよりも高く、第1の金属配線28、第2の金属配
線32の下面のうち短手方向の幅が、それぞれ第1の金属配線28、第2の金属配線32
の上面のうち短手方向の幅よりも短いことを特徴とする半導体記憶装置。
【選択図】図2
Description
て優れている。なお、この半導体メモリにおけるビット線が半導体チップ上に同一層次の
配線層で形成されていた。
。このため、隣接するビット線間の寄生容量が上昇し誤作動が生じる可能性があった。
ビット線に隣接する別のビット線との間のリーク電流の発生する恐れがあり、誤作動を生
じる可能性があった。
ビット線を異なる層次の配線層で形成された半導体装置やメタル配線の幅、厚さを調整す
ることにより誤作動を防止する半導体記憶装置が知られている(例えば、特許文献1参照
)。
材とこのビット線に隣接する別のビット線との間のリーク電流の発生する恐れは依然とし
て存在し、誤作動を生じる可能性があった。
より、ビット線に接続されているコンタクト部材とこのビット線に隣接する別のビット線
との間のリーク電流の低減し、誤作動が生じる可能性を著しく低下させることが望まれて
いる。
る。
に形成された第1の上層コンタクト部材と、前記基板上に形成され且つ、前記第1の上層
コンタクト部材と同じ層内に形成され、前記第1の上層コンタクト部材と第1の方向に交
互に配列され且つ、前記第1の上層コンタクト部材に対して第1の方向と直交する第2の
方向にずれて設けられている第2の上層コンタクト部材と、前記第2の上層コンタクト部
材上にそれぞれ形成され、金属で構成されるプラグと、それぞれの前記第1の上層コンタ
クト部材上に設けられ、金属で構成される第1の金属配線と、それぞれの前記第プラグ上
に設けられ、金属で構成される第2の金属配線とを備え、前記基板に対する前記プラグ上
面の高さが前記基板に対する前記第1の金属配線上面の高さよりも高く、前記第1の金属
配線の下面のうち短手方向の幅が、前記第1の金属配線の上面のうち短手方向の幅よりも
短く、前記第2の金属配線の下面のうち短手方向の幅が、前記第2の金属配線の上面のう
ち短手方向の幅よりも短いことを特徴とする。
提供することができる。
要素には同一の符号を付す。
本発明は、第1の上層コンタクト部材と第2の金属配線間のリーク電流、プラグと第1
の金属配線間のリーク電流、及び第2の上層コンタクト部材と第1の金属配線間のリーク
電流の低減可能な半導体記憶装置を提供するものである。上記のコンタクト部材は、第1
の上層コンタクト部材、プラグ、第2の上層コンタクト部材を含む総称である。
本発明の第1の実施形態にかかる半導体記憶装置の構成については、図1及び図2(e
)を参照して説明する。図1は、本発明の第1の実施形態における半導体記憶装置の構成
を示す概略図である。図2は、本発明の第1の実施形態における半導体記憶装置の製造工
程の断面図を示す概略図であり、図2(e)は本発明の第1の実施形態における半導体記
憶装置の配線部分の断面である。図に示すように、本実施形態の半導体記憶装置100に
は、半導体基板20とNANDストリング10と、下層コンタクト部材22と、第1の上
層コンタクト部材24と、第2の上層コンタクト部材25と、プラグ31と、第1の金属
配線28と、第2の金属配線32で構成される。
形成され、活性領域の長手方向(図1におけるX方向)に直列に接続された複数のメモリ
セルと、その両端部に配置された選択ゲートトランジスタにより構成される。
されており、半導体基板20の上層部分は素子分離絶縁体11により活性領域AAが形成
されている。ビット線BLは活性領域AAに重なるように、活性領域AAの上方に配置さ
れている。一方で、図1のY方向に延び且つ、図1のX方向に所定の間隔おきに複数のワ
ード線WLが配置されている。この複数のワード線WLを挟むように選択ゲート線SGが
形成されている。
タクト部材22は以下のように配置されている。説明を簡便にするため、図1に示すよう
に、下層コンタクト部材22を構成する特定の下層コンタクト部材A13、下層コンタク
ト部材B14、下層コンタクト部材C15を用い説明する。特定の下層コンタクト部材A
13を基準として、隣接する下層コンタクト部材B14はX方向にずれて配置される。例
えば、図1の場合では、下層コンタクト部材B14はX方向の正の向きにずらして、活性
領域AA上に配置している。一方で、下層コンタクト部材B14に隣接する下層コンタク
ト部材C15は、基準となる下層コンタクト部材A13におけるX方向の位置とおおむね
同じ位置に配置されている。これにより、千鳥状の構造が形成されている。
タクト部材22は2種類しかないが、3種類あってもよく、種々の変更が可能である。
の下層コンタクト部材22上に設けられ、上述した千鳥状の構造により形成されている。
この第1の上層コンタクト部材24と第2の上層コンタクト部材25は、下層よりバリア
メタル層24a、25a(図示略)、ビア層24b、25b(図示略)の積層構造により
構成される。なお、例えば、バリアメタル層24a、25aとして使用する材料はTiN
であり、ビア層24b、25bとして使用する材料はタングステンである。ビア層24a
、24bの材料は金属であればよく、より好ましくは材料を銅とする。
線32の半導体基板20に対する高さを後述する第1の金属配線28の半導体基板20に
対する高さよりも高くするためのものである。それぞれのプラグ31は活性領域AA一本
置きに配置されており且つ、ワード線WLの長手方向と略平行に配置されている。このプ
ラグ31は、第1の上層コンタクト部材24と第2の上層コンタクト部材25と同様に、
下層よりバリアメタル層(図示略)、ビア層(図示略)の積層構造により構成される。な
お、例えば、バリアメタル層として使用する材料はTiNであり、ビア層として使用する
材料はタングステンである。
と第2の上層コンタクト部材25上に設けられており、下層よりバリアメタル層28a、
金属層28bの積層構造により構成される。なお、例えば、バリアメタル層28aとして
使用する材料はTiである。金属層28bとして使用する材料は金属であればよく、特に
限定はないが、より好ましくは、金属層28bの材料を銅にする。
d)における距離28c)を第1の金属配線28及び第2の金属配線32の上面の幅(図
2(d)における距離28d)より小さくすることが好ましい。例えば、第1の金属配線
28及び第2の金属配線32の下面のうち活性領域と垂直な方向の幅を25nm〜30n
mとし、第1の金属配線28及び第2の金属配線32の上面のうち活性領域と垂直な方向
の幅を30nm〜35nmとする。
32と第1の上層コンタクト部材24間の距離をより長くすることによって、コンタクト
部材と配線の合わせずれに対してコンタクト部材と配線間のリーク電流の低減可能な半導
体記憶装置を提供することができる。
きくなるため、第1の金属配線28と第2の金属配線32間の寄生容量は小さくなる。し
かし、ビット線の合わせずれが発生した場合、ビット線と接続されているプラグとこのビ
ット線に隣接する別のビット線間の寄生容量、例えば、第1の金属配線28と第2の上層
コンタクト部材25間の寄生容量は小さくならない。
及び第2の金属配線32と第1の上層コンタクト部材24間の距離をより長くすることが
できる。その結果、ビット線と接続されているプラグとこのビット線に隣接する別のビッ
ト線との寄生容量が低減し、誤作動が生じる可能性を著しく低下させることができる。
る。図2は、本発明の第1の実施形態における半導体記憶装置の製造工程の断面図を示す
概略図である。
基板20の主表面に表面が平坦に仕上げられた層間絶縁膜21(以下、第1の層間絶縁膜
という)を形成する(図2(a)参照)。第1の層間絶縁膜21を形成後に、第1の層間
絶縁膜21の全面にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジス
トパターンを形成する。この後に、このレジストパターンをマスクとして第1の層間絶縁
膜21をドライエッチング(例えば、RIE)により加工し、第1の層間絶縁膜21にコ
ンタクトホールを千鳥状に形成する。
した後に、化学的機械的研磨(Chemical Mechanical Polishing;以下では「CMP」と
いう)により表面を平坦化する(図2(b)参照)。
る。
4(a)は図3に示すA−A’で切断した断面図であり、図4(b)は図3に示すB−B
’で切断した断面図である。
、第2の層間絶縁膜という)を形成する。この第2の層間絶縁膜23の全面にフォトレジ
ストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成した後、この
レジストパターンをマスクとして第2の層間絶縁膜23をドライエッチングにより加工し
、第2の層間絶縁膜23に下層コンタクト部材22の上面を露出する開口を千鳥状に形成
する。なお、第2の層間絶縁膜23を堆積後に、例えば、CMPを用いて第2の層間絶縁
膜23における表面を平坦化してもよい。
5a、ビア層24b及び25bの積層構造を有する膜を形成し、CMPを用いて表面を所
望の高さで平坦化し上記第2の層間絶縁膜23の開口内に第1の上層コンタクト部材24
及び第2の上層コンタクト部材25を埋め込む。(図2(c)参照)。
る。図5は、図2(d)における半導体記憶装置の製造工程を示す平面図である。図6(
a)は図5に示すA−A’で切断した断面図であり、図6(b)は図5に示すB−B’で
切断した断面図である。
ト部材25上に、下層よりエッチングストッパー膜26(以下、第1のエッチングストッ
パー膜という。)、層間絶縁膜27(以下、第3の層間絶縁膜という。)の積層膜を形成
する。例えば、CMPにより積層膜の表面を平坦化した後に、この第3の層間絶縁膜27
の全面にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジストパターン
を形成した後、このレジストパターンをマスクとして第1のエッチングストッパー膜26
と第3の層間絶縁膜27をドライエッチングにより加工し、第1のエッチングストッパー
膜26と第3の層間絶縁膜27に第1の上層コンタクト部材24の上面を少なくとも一部
を露出し、X方向に延びる開口を形成する。この溝に、下層よりバリアメタル膜28a、
金属膜28bの積層構造を有する膜を形成し、CMPで表面を所望の高さで平坦化し金属
配線28(以下、第1の金属配線という。)を形成する(図2(d)参照)。
は、図5に示すように、活性領域AA上に活性領域AAに平行に設けられ、第1の上層コ
ンタクト部材24の上方にのみ存在している。このため、第1の上層コンタクト部材24
上には第1の金属配線28は形成されているが(図6(b))、第2の上層コンタクト部
材25上には第1の金属配線28は形成されていない(図6(a))。
る。図7は、図5に続く半導体記憶装置の製造工程を示す平面図である。図8(a)は図
7に示すA−A’で切断した断面図であり、図8(b)は図7に示すB−B’で切断した
断面図である。また、図9は図2(e)における半導体記憶装置の製造工程を示す平面図
である。さらに、図10(a)は図9に示すA−A’で切断した断面図であり、図10(
b)は図9に示すB−B’で切断した断面図である。
29(以下、第2のエッチングストッパー膜という。)を形成する。例えば、CMPによ
り積層膜の表面を平坦化した後に、この第2のエッチングストッパー膜29の全面にフォ
トレジストを塗布し、光リソグラフィ−技術により第2の上層コンタクト部材25と後述
する第2の金属配線を接続するためのプラグ31を形成するために必要なレジストパター
ンを形成する。その後、このレジストパターンをマスクとして第2のエッチングストッパ
ー膜29、第3の層間絶縁膜27、及び第1のエッチングストッパー膜26をドライエッ
チングにより加工し、第2のエッチングストッパー膜29、第3の層間絶縁膜27、及び
第1のエッチングストッパー膜26に第2の上層コンタクト部材25の上面を少なくとも
露出する開口を形成する。
成し、CMPで表面を所望の高さで平坦化しプラグ31を形成する。
チングストッパー膜26に形成された開口は、図7と図8に示すように、第2の上層コン
タクト部材25上にのみ形成されている。
成し、例えば、CMPにより層間絶縁膜30の表面を平坦化する。第4の層間絶縁膜30
の全面にフォトレジストを塗布し、光リソグラフィ−技術により後述する第2の金属配線
32を形成するために必要なレジストパターンを形成した後、このレジストパターンをマ
スクとして第4の層間絶縁膜30をドライエッチングにより加工し、第4の層間絶縁膜3
0にプラグ31の上面を少なくとも露出する開口を形成する。この開口に、下層よりバリ
アメタル膜32a、金属膜32bの積層構造を有する膜を形成し、例えば、CMPで表面
を所望の高さで平坦化し金属配線32(以下、第2の金属配線という。)を形成する(図
2(e)参照)。
グ31上にのみ形成されている。
ることによって、上記のプラグ31が露出すればよく、プラグ31が露出するために第2
のエッチングストッパー膜29もドライエッチングにより加工しなければならないときに
は、第4の層間絶縁膜30と第2のエッチングストッパー膜29にドライエッチングを施
し、開口を形成してもよい。
用してもよい。
ーク電流及び寄生容量の低減可能な半導体記憶装置を製造することができる。
なお、本第1の実施形態では、プラグ31と第2の金属配線32の形成する工程を別工
程にしたが、デュアルダマシン法により、プラグ31と第2の金属配線32を同時に形成
してもよい。ここで、デュアルダマシン法とは配線を埋め込む配線開口と上下の配線とを
結ぶ接続孔とを形成後、これら両方に配線材料を埋め込み、CMP処理により配線開口か
ら溢れた余分の配線材料を削り、配線及び接続孔内に形成される接続孔配線(いわゆるプ
ラグ)を同時に形成する技術である。以下、具体的にプラグ31と第2の金属配線32を
同時に形成する工程を含む半導体記憶装置の製造方法について図11を参照しながら説明
する。図11は、本発明の第1の実施形態における半導体記憶装置の製造工程(図2(e
))をデュアルダマシン法により製造する場合の断面図である。
略し、図2(e)の工程のみ説明する。
より第2のエッチングストッパー膜29、第4の層間絶縁膜30の積層膜を形成する。
フォトレジストを塗布し、光リソグラフィ−技術によりプラグ31に対応する部分34を
形成するために必要なレジストパターンを形成した後、このレジストパターンをマスクと
して第2のエッチングストッパー膜29、第4の層間絶縁膜30をドライエッチングによ
り加工し、第2のエッチングストッパー膜29、第4の層間絶縁膜30に第2の上層コン
タクト部材25の上面を少なくとも露出する開口を形成する。この後に、再度フォトレジ
ストを塗布し、光リソグラフィ−技術により第2の金属配線32に対応する部分35を形
成するためにプラグ31に対応する部分34よりも径大なレジストパターンを形成した後
、このレジストパターンをマスクとして第4の層間絶縁膜30をドライエッチングにより
加工し、第4の層間絶縁膜30に上記プラグ31に対応する部分34を形成するためにで
きた開口より径大な開口を形成する。
膜を形成し、CMPで表面を所望の高さで平坦化しの金属配線33(以下、第3の金属配
線という)を形成する(図11参照)。
線33が上記の第2の金属配線32と同じ機能を担うことになる。
第2の金属配線32に対応する部分35を有しており、第2の金属配線32に対応する部
分35の下面のうち活性領域の幅(図11における距離33c)が第2の金属配線32に
対応する部分35の上面のうち活性領域の幅(図11における距離33d)より小さくす
ることが好ましい。
千鳥構造が形成されている。これにより、同じ層に第1の金属配線28と第2の金属配線
32を図に示すY方向に並べた場合に比べて、第1の金属配線28と第2の金属配線32
間の距離をとることができる。また、プラグ31を介することによって第2の金属配線3
2は第1の金属配線28とは異なる層にあるため、寄生容量の低減をすることができる。
、これらの金属配線のY方向の幅は下面より上面の方が大きくする。これによって、上記
の千鳥構造と異なる層に金属配線を設けた場合に比べて、より第1の金属配線と第2の上
層コンタクト部材間及び第2の金属配線と第1の上層コンタクト部材間の距離をより長く
することができる。このため、コンタクト部材と配線の合わせずれに対してコンタクト部
材と配線間のリーク電流及び寄生容量の低減できる。
金属として銅を使用する。これによって、これらの配線やプラグの抵抗を軽減することが
できる。
形成する場合には、第1の実施形態におけるプラグ31と第2の金属配線32を形成する
場合に比べて、工程を短くすることができる。また、本実施形態の変形例では、部分35
と部分34間にバリアメタル膜32aが形成されない。言い換えると、金属膜32bの下
面とプラグ31の上面が直接接しているといえる。ここで、バリアメタル膜32aは、例
えば、TiNなど比較的抵抗率が高い材料が用いられる。その結果、バリアメタル膜32
aよりも抵抗率が低い銅を部分35と部分34の間に用いることによって、第2の金属配
線32で構成されるビット線の抵抗を下げることができる。
次に、本発明の第2の実施形態にかかる半導体記憶装置の構成については、図12及び
図13を参照して説明する。図12は本発明の第2の実施形態における半導体記憶装置の
製造工程を示す平面図である。また、図13は図12における破線部分の拡大図である。
して、第1の上層コンタクト部材24と第2の上層コンタクト部材25及び第1の金属配
線28が異なり、その他の構成部分については、同一構成を有している。従って、図12
及び図13では半導体記憶装置の主要構成部分以外の構成部分については省略する。また
、以下の説明においても、第1の実施形態と同様の構成部分については、詳細説明を省略
し、異なる構成部分について説明する。
いて図12及び図13を参照して説明する。
示すように、2個の第1の上層コンタクト部材24と1個の第2の上層コンタクト部材2
5又は、1個の第1の上層コンタクト部材24と2個の第2の上層コンタクト部材25に
よる計3個の第1の上層コンタクト部材24又は第2の上層コンタクト部材25を単位と
して千鳥構造が形成されている。
4D,24F、ある第2の上層コンタクト部材25E、25Gとして千鳥形状について説
明する。
部材25EはX方向にずれて配置される。例えば、図13の場合では、第2の上層コンタ
クト部材25EはX方向の正の向きにずらして、活性領域AA上に配置している。また、
第2の上層コンタクト部材25Eを基準として、他方に隣接する第1の上層コンタクト部
材24FはX方向且つ、第1の上層コンタクト部材24Dに対して第2の上層コンタクト
部材25Eのずれた向きにずれて配置される。例えば、図13の場合では、第1の上層コ
ンタクト部材24FはX方向の正の向きにずらして、活性領域AA上に配置している。一
方で、第1の上層コンタクト部材24Fに隣接する第2の上層コンタクト部材25Gは、
第1の上層コンタクト部材24Dを基準としてX方向においておおむね同じ位置に配置さ
れている。これにより、千鳥状の構造が形成されている(以下、この千鳥状の構造を「3
連続千鳥形状」という)。
したとき、第1の金属配線28はコンタクト隣接部を有しており、このコンタクト隣接部
に切込が設けられている。
金属配線32に接続されているプラグ31又は第3の金属配線33が隣接している部分に
設けられている。より詳しくは、コンタクト隣接部41は、プラグ31のX方向の長さ(
図13における距離h)程度の長さを有しており、それぞれの第1の金属配線28に設け
られたそれぞれのコンタクト隣接部41とプラグ31がY方向において略一直線状になる
ような位置に設けられている。
第1の金属配線28の最も太い幅の半分の位置を通過する軸40を基準とするとき、第1
の金属配線28のうちプラグ31と隣接するコンタクト隣接部41と基準とする軸40と
の距離42と、第1の金属配線28のうちコンタクト隣接部41以外の部分と基準とする
軸40との距離43の関係が以下の不等式を満たすようになる。
次に、第2の実施形態における半導体記憶装置の製造工程について説明する。第1の金
属配線28の製造工程以外は第1の実施形態の製造工程と同様であるため、以下の説明に
おいても、第1の実施形態と同様の工程部分については、詳細説明を省略し、異なる工程
部分について説明する。
の表面が平坦化された積層膜が形成された後に、この第3の層間絶縁膜27の全面にフォ
トレジストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成するが
、
このレジストパターンが切込部を有するようなレジストパターンとすればよい。
の実施形態と比べて、プラグ31と第1の金属配線28との距離を長くすることができる
。このため、プラグ31と第1の金属配線28の合わせずれに対してコンタクト部材と配
線間のリーク電流及び寄生容量の低減できる。
属配線28が有するコンタクト隣接部41がY方向において隣接しない。このコンタクト
隣接部41はY方向においてプラグ31と略一直線状になるような位置に設けられている
が、プラグ31は複数の第1の金属配線のうち1つの第1の金属配線を挟むように配置さ
れていない。これは、第1の金属配線を挟むプラグ31は、X方向においてずれているこ
とに起因する。
クト隣接部41がY方向に隣接し、上記軸40を基準として対称にコンタクト隣接部41
が設けられると第1の金属配線28が細くなる部分が発生し、第1の金属配線28が断線
する可能性が高くなる。しかし、本実施形態においては、3連続千鳥形状とすることによ
り、複数の第1の金属配線のうち1つの第1の金属配線28が有するコンタクト隣接部4
1がY方向に隣接しない。その結果、第1の金属配線28が断線する可能性を低くするこ
とができる。
次に、本発明の第3の実施形態にかかる半導体記憶装置の構成については、図14を参
照して説明する。図14は本発明の第3の実施形態における半導体記憶装置の製造工程を
示す平面図である。
して、第1の上層コンタクト部材24と第2の上層コンタクト部材25及び第1の金属配
線28を上面視したときの平面形状が異なり、その他の構成部分については、同一構成を
有している。従って、図14では半導体記憶装置の主要構成部分以外の構成部分について
は省略する。また、以下の説明においても、第1の実施形態と同様の部分については、詳
細説明を省略し、異なる部分について説明する。
をなすように配置されており、第2の実施形態と同様の構造であるため、説明を省略する
。第1の金属配線28について、図14を参照して説明する。
ている。また、第2の金属配線32の幅は第1の金属配線28の幅よりも太くすることも
可能である。それぞれの第1の金属配線28は、上面視したとき、Y軸方向に隣接するい
ずれか一方と第2の金属配線32とが重なるように配置されている。ここで、第1の金属
配線28はプラグ31をよけるようにY軸方向に曲がるようにしてX軸方向に延びている
。
金属配線28の最も太い幅の半分の位置を通過する軸)40を基準とするとき、第1の金
属配線28のうちプラグ31と隣接するコンタクト隣接部41と基準とする軸40との距
離45と、第1の金属配線28のうちコンタクト隣接部41以外の部分と基準とする軸4
0との距離46の関係が以下の不等式を満たすようになる。
すなわち、第1の金属配線28をプラグ31から遠ざけるように曲げるようにしてY方
向に延在させているといえる。その結果、プラグ31と第1の金属配線28との距離を長
くすることができる。このため、プラグ31と第1の金属配線28の合わせずれに対して
プラグと配線間のリーク電流及び寄生容量の低減できる。
線28との距離を長くすることができる。その結果、第1の金属配線28が細くなる部分
が無く、第1の金属配線28の抵抗を下げることができる。
下げることができる。
第3の実施形態では、第1の金属配線28をプラグ31から遠ざけるように曲げるよう
にしてY方向に延在させ、上面視したときに第1の金属配線28と第2の金属配線32と
は重複する部分が存在する。ここで、本変形例では、メモリセルブロック毎における、第
1の金属配線28と第2の金属配線32とが重複する部分を説明する。
を示す平面図であり、図1に相当するNANDストリング10が形成される領域であるメ
モリセルブロック10aがビット線コンタクト領域側の選択ゲートSGDからソース線コ
ンタクト領域側の選択ゲートSGSまでに設けられている。メモリセルブロック10aは
隣接するメモリセルブロック10aにおいて、ビット線コンタクト領域側の選択ゲートS
GD同士が、隣接するソース線コンタクト領域側の選択ゲートSGSに対向するように、
X方向に配置されている。この図では便宜上、選択ゲート線SGD,SGSと第1の金属
配線28以外は図示を省略している。
属配線32は上面視したときほぼ直線的にX方向に延びている。また、第2の金属配線3
2の幅は第1の金属配線28の幅よりも太くすることが可能である。それぞれのメモリセ
ルブロック10aにおいて、第1の金属配線28は上面視したとき、Y軸方向に隣接する
いずれか一方と第2の金属配線32とが重なるように配置されている。ここで、この第1
の金属配線28と第2の金属配線32との重なりは、メモリセルブロック10a毎にY軸
に隣接する第2の金属配線32が異なっている。
bはY軸正方向に隣接する第2の金属配線32と重なり、メモリセルブロック10a−2
において、第1の金属配線28bはY軸負方向に隣接する第2の金属配線32と重なる。
X軸方向に延びている。例えば、ある第1の金属配線28bは、メモリセルブロック10
a−1では、Y軸負の方向に隣接する第1の金属配線28aよりもY軸正の方向に隣接す
る第1の金属配線28cに近づくように配置されている。一方、メモリセルブロック10
a−2では、Y軸正の方向に隣接する第1の金属配線28cよりもY軸負の方向に隣接す
る第1の金属配線28aに近づくように配置されている。
なる場合に比べて寄生容量の均一化が図られる。例えば、メモリセルブロック10aにお
いて隣接する第1の金属配線28の間隔が狭い場合、メモリセルブロック10aにおける
情報の読み出しを行う際に、メモリセルブロック10a毎にセル間干渉が生じるが、本実
施形態のように、第1の金属配線28を配置すると、メモリセルブロック10a−1にお
ける情報の読み出しを行う際に、第1の金属配線28aにおける活性層のメモリセルに記
憶されたデータが“1“で、隣接する第1の金属配線28bにおける活性化層のメモリセ
ルに記憶されたデータが“0“で有るである場合、メモリセルブロック10a−2の部分
でのみセル間干渉が生じ、メモリセルブロック10a−1ではセル間干渉が生じない。
属配線32とY方向負の向きに隣接する第2の金属配線32とが交互に重なるようにする
と、隣接する一方のメモリセルに記憶された情報が異なっていても、隣接する他方のメモ
リセルに記憶された情報が一致している場合、セル間干渉が1/2に低減される。
れない。第1の金属配線28bが接続される全てのメモリセルブロックの数の約半分程度
異なっていればよい。
属配線28の製造工程以外は第1の実施形態の製造工程と同様であるため、以下の説明に
おいても、第1の実施形態と同様の工程部分については、詳細説明を省略し、異なる工程
部分について説明する。
の表面が平坦化された積層膜が形成された後に、この第3の層間絶縁膜27の全面にフォ
トレジストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成するが
、このレジストパターンが、第1の金属配線28と第2の金属配線32を上面視したとき
、第1の金属配線28と第2の金属配線32の一部が重複するように第1の金属配線28
と第2の金属配線32が活性領域AAの長手方向と平行な方向に伸びた形状を有するよう
なレジストパターンとすればよい。
…下層コンタクト部材A、14…下層コンタクト部材B、15…下層コンタクト部材C、
20…半導体基板、21…第1の層間絶縁膜、22…下層コンタクト部材、23…第2の
層間絶縁膜、24…第1の上層コンタクト部材、24a…バリアメタル層、24b…ビア
層、25…第2の上層コンタクト部材、25a…バリアメタル層、25b…ビア層、26
…第1のエッチングストッパー膜、27…第3の層間絶縁膜、28…第1の金属配線、2
8a…バリアメタル膜、28b…金属膜、29…第2のエッチングストッパー膜、30…
第4の層間絶縁膜、31…プラグ、32…第2の金属配線、32a…バリアメタル膜、3
2b…金属膜、33…第3の金属配線、100…半導体記憶装置、AA…活性領域、BL
…ビット線、WL…ワード線、SG…選択ゲート線
Claims (5)
- 基板と、
前記基板上に形成された第1の上層コンタクト部材と、
前記基板上に形成され且つ、前記第1の上層コンタクト部材と同じ層内に形成され、前記
第1の上層コンタクト部材と第1の方向に交互に配列され且つ、前記第1の上層コンタク
ト部材に対して第1の方向と直交する第2の方向にずれて設けられている第2の上層コン
タクト部材と、
前記第2の上層コンタクト部材上にそれぞれ形成され、金属で構成されるプラグと、
それぞれの前記第1の上層コンタクト部材上に設けられ、金属で構成される第1の金属配
線と、
それぞれの前記第プラグ上に設けられ、金属で構成される第2の金属配線と
を備え、
前記基板に対する前記プラグ上面の高さが前記基板に対する前記第1の金属配線上面の高
さよりも高く、
前記第1の金属配線の下面のうち短手方向の幅が、前記第1の金属配線の上面のうち短手
方向の幅よりも短く、
前記第2の金属配線の下面のうち短手方向の幅が、前記第2の金属配線の上面のうち短手
方向の幅よりも短いこと
を特徴とする半導体記憶装置。 - 前記プラグと前記第2の金属配線が一体となり構成され、
前記プラグ、前記第1の金属配線及び前記第2の金属配線における材料が銅であること
を特徴とする請求項1記載の半導体記憶装置。 - 前記第1の金属配線にコンタクト隣接部を備え、
隣接する前記第1の金属配線におけるコンタクト隣接部間の距離が前記第1の金属配線に
おけるコンタクト隣接部以外の間の距離よりも長い
ことを特徴とする請求項1又は請求項2記載の半導体記憶装置。 - メモリセルと、
第2の方向に直列に接続された前記メモリセルの両端に選択ゲートトランジスタが配置さ
れた複数のNANDストリングを前記第1の方向に配列したブロックと、
を更に備え、
前記ブロックがそれぞれのブロックが有する前記NANDストリングを直列接続されるよ
うに前記第2の方向に隣接するように配置されており、
複数の前記第1のコンタクト部材が前記ブロック間の1の前記NANDストリングにそれ
ぞれ接続されており、
複数の前記第2のコンタクト部材が前記ブロック間の前記1の前記NANDストリングに
隣接する他の前記NANDストリングに接続されており、
前記第1の金属配線の前記コンタクト隣接部に切込が設けられていること
を具備することを特徴とする請求項3に記載の半導体記憶装置。 - メモリセルと、
第2の方向に直列に接続された前記メモリセルの両端に選択ゲートトランジスタが配置さ
れた複数のNANDストリングを前記第1の方向に配列したブロックと、
を更に備え、
前記ブロックがそれぞれのブロックが有する前記NANDストリングを直列接続されるよ
うに前記第2の方向に隣接するように配置されており、
複数の前記第1の上層コンタクト部材が前記ブロック間の1の前記NANDストリングに
それぞれ接続されており、
複数の前記第2の上層コンタクト部材が前記ブロック間の前記1の前記NANDストリン
グに隣接する他の前記NANDストリングに接続されており、
前記第1の金属配線及び前記第2の金属配線を上面視したとき、前記第1の金属配線及び
前記第2の金属配線の一部が重複するように前記第2の方向に延び、前記重複は、前記第
1の金属配線と隣接する第2の金属配線のうち一方に隣接する前記第2の金属配線と重な
る第1重複部分と、前記第1の金属配線と隣接する第2の金属配線のうち他方に隣接する
前記第2の金属配線と第2重複部分を具備し、前記第2の方向における前記第1重複部分
の長さと、前記第2の方向における前記第2重複部分の長さがほぼ等しいことを特徴とす
る請求項1乃至請求項3のいずれか1項に記載の半導体記憶装置。
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JP5819218B2 (ja) * | 2012-02-23 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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US10998319B1 (en) * | 2020-02-25 | 2021-05-04 | Nanya Technology Corporation | Memory structure |
CN117015229A (zh) * | 2022-04-26 | 2023-11-07 | 长鑫存储技术有限公司 | 三维存储器及其形成方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06318589A (ja) * | 1993-05-10 | 1994-11-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2000208766A (ja) * | 1999-01-19 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
JP2001102354A (ja) * | 1999-10-01 | 2001-04-13 | Advantest Corp | 半導体素子およびその製造方法 |
JP2002170935A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ |
JP2004119511A (ja) * | 2002-09-24 | 2004-04-15 | Toshiba Corp | 磁気記憶装置およびその製造方法 |
JP2004146812A (ja) * | 2002-09-30 | 2004-05-20 | Toshiba Corp | 半導体記憶装置 |
JP2008078192A (ja) * | 2006-09-19 | 2008-04-03 | Toshiba Corp | 半導体装置およびその製造方法 |
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---|---|---|---|---|
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06318589A (ja) * | 1993-05-10 | 1994-11-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2000208766A (ja) * | 1999-01-19 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
JP2001102354A (ja) * | 1999-10-01 | 2001-04-13 | Advantest Corp | 半導体素子およびその製造方法 |
JP2002170935A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ |
JP2004119511A (ja) * | 2002-09-24 | 2004-04-15 | Toshiba Corp | 磁気記憶装置およびその製造方法 |
JP2004146812A (ja) * | 2002-09-30 | 2004-05-20 | Toshiba Corp | 半導体記憶装置 |
JP2008078192A (ja) * | 2006-09-19 | 2008-04-03 | Toshiba Corp | 半導体装置およびその製造方法 |
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