JP4921884B2

JP4921884B2 - 半導体記憶装置

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Publication number: JP4921884B2
Application number: JP2006215690A
Authority: JP
Inventors: 淳弘鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-08-08
Filing date: 2006-08-08
Publication date: 2012-04-25
Anticipated expiration: 2026-08-08
Also published as: US20080036095A1; JP2008042001A; US7812405B2

Description

本発明は、多層配線構造を備えた半導体記憶装置に関する。

近年の素子の微細化や設計ルールの縮小化に伴い、多層配線技術が必要不可欠とされており様々な技術が開発されている（例えば、特許文献１参照）。この特許文献１には次のような構造が開示されている。半導体基板の素子領域の上にソース線コンタクトを通じて第１のソース線が接続されている。この第１のソース線の上に第１のビアコンタクトを通じてソースシャント線が接続されている。このソースシャント線はビット線構造と同層に構成されている。このソースシャント線の上に第２のビアコンタクトを通じて第２のソース線が接続されている。

ビット線構造は、デザインルールＦ値の幅で同層に多数構成されている。このビット線構造に対し、ソースシャント線構造は、第２のソース線からソース電位Ｖｓｓを確実に受電すると共に第１のソース線に対して確実に通電するため、デザインルールＦ値よりも大きな幅を有する幅広配線により構成されている。
特開２００５−１４２４９３号公報（図７）

従来より、幅広配線の幅を確保するため、幅広配線幅と同一幅程度のダミースペースを幅広配線の線幅方向両側に設ける必要がある。これはリソグラフィプロセス上の制約のためである。またソースノード電位の浮き上がりを極力防ぐため、半導体チップ内ではブロック単位で周期的にソースシャント線を設けてソース線電位Ｖｓｓの安定的な通電を図る必要がある。しかしながら、ソースシャント線やダミースペースをブロック単位で周期的に構成すると、ビット線の構成領域が減少してしまいチップ面積のロスにつながるという問題を生じている。

本発明は、上記事情に鑑みてなされたもので、その目的は、ビット線構造の構成領域を増加してチップ面積を効率的に活用するようにした半導体記憶装置を提供することにある。

本発明の一態様に係る半導体装置は、半導体基板と、複数のＮＡＮＤメモリセルユニットと、複数のＮＡＮＤメモリセルユニットのそれぞれの一端に電気的に接続され、前記半導体基板上方に位置して第１の方向に沿って形成され、複数のブロック毎に同一幅で且つ同一間隔で同層に並設された複数のビット線と、複数の前記ＮＡＮＤメモリセルユニットのそれぞれの他端に電気的に接続され、前記半導体基板上に第１の層間絶縁膜を介して形成されると共に前記ビット線の下方側に形成され、且つ、前記第１の方向と交差する第２の方向に延びる第１のソース線と、前記ビット線の上方側に第２の層間絶縁膜を介して形成された第２のソース線と、複数の前記ブロック間に配置され、前記第１のソース線と前記第２のソース線との間を電気的に接続し、隣接する複数ブロックのビット線間に対して前記ビット線と同一方向に同層および同一幅で並設されたソースシャント線と、前記ソースシャント線の両側に設けられたダミー配線と、を備えたことを特徴としている。

本発明の一態様によれば、チップ面積を効率的に活用できる。

以下、本発明の半導体装置を、ＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図１ないし図２３を参照しながら説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの等価回路を示している。

半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、半導体基板に対してメモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画されている。メモリセル領域Ｍには、メモリセルアレイＡｒが構成されており、周辺回路領域には、メモリセルアレイＡｒを駆動するための周辺回路（図示せず）が構成されている。

メモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して図１中Ｙ方向（ゲート幅方向の交差方向、ゲート長方向、ビット線方向、ソースシャント線方向に相当）に直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎとからなるＮＡＮＤセルユニットＳｕを有する。メモリセルアレイＡｒは、このＮＡＮＤメモリセルユニットＳｕが行列状に配設されることにより構成されている。

１つのＮＡＮＤセルユニットＳｕにおいて、２個の選択ゲートトランジスタＴｒｓおよび複数個のメモリセルトランジスタＴｒｎは、隣り合うもの同士でソース／ドレイン領域（図示せず）を共用して構成されている。

図１中Ｙ方向に直交するＸ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｎは、図１中Ｘ方向に延びるワード線（コントロールゲート線）ＷＬに共通に接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは、図１中Ｘ方向に延びる選択ゲート線ＳＬに共通に接続されている。さらに、一方の選択ゲートトランジスタＴｒｓは、ビット線コンタクトＣＢを介して図１中Ｙ方向に延びるビット線ＢＬに接続されている。他方の選択ゲートトランジスタＴｒｓは、ソース線コンタクトＣＳを介してソース線Ｓに接続されている。ソース線Ｓは、電気的にはグランドに接地されている。

このソース線Ｓはビット線ＢＬと平行に図１中Ｙ方向に延びるソースシャント線ＳＨ１にソース線コンタクトＣＳを介して接続されている。ソースシャント線構造ＳＨ１の両脇に一対のダミー配線構造ＳＨ２が、ソースシャント線構造ＳＨ１と平行して配置されている。

これらソースシャント線構造ＳＨ１および一対のダミー配線ＳＨ２は、１チップあたり１０００〜１５００本のビット線構造ＢＬを有するフラッシュメモリの場合、１００〜１５０本のビット線構造ＢＬのブロック毎に設けられる。これにより、ソースノード電位の浮き上がりを極力防ぎ、ソース線電位Ｖｓｓの安定的な通電が図られる。

以下、本実施形態の特徴部分となるソース線コンタクトＣＳとその周辺構造について図２（ａ）および図３（ａ）ないし図３（ｃ）を参照しながら説明する。図２（ａ）は、ソース線コンタクトＣＳとその周辺構造を模式的な平面図によって示している。図３（ａ）は、図２のＡ−Ａ線に沿う模式的な断面図を示しており、図３（ｂ）は、図２のＢ−Ｂ線に沿う模式的な断面図を示しており、図３（ｃ）は、図２のＣ−Ｃ線に沿う模式的な断面図を示している。

図３（ｂ）に示すように、半導体基板としてのｐ型のシリコン基板２は、その表層に複数の溝２ａが形成されておりそれぞれ素子分離絶縁膜３が埋込まれている。これらの複数の素子分離絶縁膜３は素子分離領域Ｓｂを構成しており、シリコン基板２の素子領域Ｓａを複数に区画するように構成されている。シリコン基板２の複数の素子領域Ｓａにはそれぞれｎ型の拡散層４が構成されている。また、素子分離絶縁膜３の上にはバリア膜であるシリコン窒化膜５‘を介して層間絶縁膜５が形成されている。

それぞれのｎ型の拡散層４（シリコン基板２）の上面から上方に向けて層間絶縁膜５にコンタクトホール５ａが形成されている。層間絶縁膜５のコンタクトホール５ａ内にそれぞれソース線コンタクトＣＳが埋込まれている。これらのソース線コンタクトＣＳの上を渡って第１の金属配線ＳＬ１が第１のソース線構造として形成されている。この構造により第１の金属配線ＳＬ１は、ソース線コンタクトＣＳを介して拡散層４に電気的に接続されている。図３（ａ）および図３（ｃ）に示すように、第１の金属配線ＳＬ１の上面は層間絶縁膜５の上面と実質的に同一面に形成されている。尚、図３（ａ）ないし図３（ｃ）においては、層間絶縁膜５の上面の高さと第１の金属配線ＳＬ１の上面の高さは面一状に一致しているが、実際の製品においてはその上面は凹凸形状となる。したがって、実質的に同一面とは凹凸形状面を含むものとする。

図３（ａ）ないし図３（ｃ）に示すように、この第１の金属配線ＳＬ１の上に層間絶縁膜６が形成されている。図３（ｃ）に示すように、この層間絶縁膜６の第１の金属配線ＳＬ１上にはビアホールＶｉａ１ａが形成され、このビアホールＶｉａ１ａ内に第１の金属配線ＳＬ１と電気的に接続されたビアプラグ構造Ｖｉａ１（第２のビアプラグ構造に相当）が形成されている。層間絶縁膜６の上面とビアプラグ構造Ｖｉａ１の上面とは実質的に同一面に形成されている。

図２（ａ）に示すように、ビアプラグ構造Ｖｉａ１は、ソース線コンタクトＣＳの配設位置の上方を避けるように構成されている。言い換えると、ビアプラグ構造Ｖｉａ１はソース線コンタクトＣＳと平面的な形成領域が異なるよう形成されている。

ビアプラグ構造Ｖｉａ１およびソース線コンタクトＣＳの平面的な配設領域が重なると、層間絶縁膜６にビアホールＶｉａ１ａを形成するときにエッチング処理の影響がソース線コンタクトＣＳにまで及ぼされてしまう虞がある。この悪影響を防ぐため、ビアプラグ構造Ｖｉａ１はソース線コンタクトＣＳの配設位置の上方を避けるように配設されている。

層間絶縁膜６およびビアプラグ構造Ｖｉａ１の上に薄いエッチングストップ膜７が形成されている。このエッチングストップ膜７の上に層間絶縁膜８が形成されている。これらのエッチングストップ膜７および層間絶縁膜８には、長孔部９が複数形成されている。これらの複数の長孔部９はそれぞれ、Ｙ方向に沿って長く形成されＸ方向に並設されている。これらの複数の長孔部９内にそれぞれ第２の金属配線Ｌ１が埋込まれ、線構造、線状構造に形成されている。

これらの複数の第２の金属配線Ｌ１は、所定幅（上面の幅が約５０ｎｍ）および所定間隔（上面の間隔が約６０ｎｍ）で同層に並設されている。これらの第２の金属配線Ｌ１は、ソースシャント線構造（ソースシャント線に相当）ＳＨ１と、このソースシャント線構造ＳＨ１の両脇に配設されたダミー配線構造（ダミー配線に相当）ＳＨ２と、ビット線として機能する複数のビット線構造ＢＬとに分けられる。ソースシャント線構造ＳＨ１は、第１の金属配線ＳＬ１（第１のソース線構造：第１のソース線に相当）と第２のソース線構造（第２のソース線に相当）ＳＬ２との間を確実に通電するために設けられている。

ソースシャント線構造ＳＨ１の両脇にそれぞれ１本ずつダミー配線構造ＳＨ２が設けられている。このダミー線構造ＳＨ２は、電気的には何れの電気的要素にも通電しない構造である。このダミー線構造ＳＨ２を設けている理由は、ビアプラグＶｉａ１、ビアプラグＶｉａ２のアライメントずれ等のリソグラフィプロセス上の製造ばらつきを考慮しているためである。

例えば、ソースシャント線構造ＳＨ１の両脇の２本もビット線構造ＢＬとして機能させてしまうと、ビアプラグＶｉａ１、Ｖｉａ２が前記製造ばらつき等の影響でビット線構造ＢＬにショートしてしまう虞がある。したがって、ソースシャント線構造ＳＨ１の両脇の第２の金属配線Ｌ１をダミー配線構造ＳＨ２として機能させることが望ましく、ソースシャント線構造ＳＨ１の両脇２本目をそれぞれブロック端部のビット線構造ＢＬとすることが望ましい。尚、前述したエッチングストップ膜７は、ソースシャント線構造ＳＨ１とダミー配線構造ＳＨ２との間に形成されていると共に、ダミー線構造ＳＨ２とビット線構造ＢＬとの間に形成されている。この理由は後述する。

図３（ｃ）に示す断面構造においては、ソースシャント線構造ＳＨ１は、その下端断面の少なくとも一部（望ましくは全面）がビアプラグ構造Ｖｉａ１の上面に対して接触するように構成され、電気的には第１の金属配線ＳＬ１と同電位になるように構成される。

第２の金属配線Ｌ１は、バリアメタル膜１１と、このバリアメタル膜１１によって側面および下面が覆われた金属層１２とにより構成される。
層間絶縁膜８の上面と複数の第２の金属配線Ｌ１の上面とは、実質的に同一面に形成されている。尚、図３（ａ）および図３（ｃ）においては、層間絶縁膜８の上面の高さと複数の第２の金属配線Ｌ１の上面の高さは面一状に一致しているが、実際の製品においてはその上面は凹凸形状となる。したがって、実質的に同一面とは凹凸形状面を含むものとする。

これらの層間絶縁膜８および複数の第２の金属配線Ｌ１の上にキャップ膜１３が形成されている。キャップ膜１３の上には層間絶縁膜１４が形成されている。図３（ａ）に示すように、ソースシャント線構造ＳＨ１の上にはビアホールＶｉａ２ａが形成されている。ビアホールＶｉａ２ａは、ソース線コンタクトＣＳおよびビアプラグ構造Ｖｉａ１と平面的な形成領域が異なるよう形成されている。このビアホールＶｉａ２ａ内にはビアプラグ構造Ｖｉａ２（第１のビアプラグ構造に相当）が埋込まれている。このビアプラグ構造Ｖｉａ２は、その下端面のＸ方向幅（下端部の幅）がソースシャント線構造ＳＨ１の上面のＸ方向幅よりも広い幅で形成されており、所謂ボーダレスコンタクト構造をなしている。

このビアプラグ構造Ｖｉａ２は、バリアメタル膜１５と、このバリアメタル膜１５によって下面および側面が覆われた金属層１６とにより構成される。金属層１６は、バリアメタル膜１５の内側に形成されている。

これらのバリアメタル膜１５および金属層１６は、ビアプラグ構造Ｖｉａ２を構成すると共にその上に第２のソース線構造ＳＬ２をも構成している。このように多層配線構造が構成されている。

図２４（ａ）は、ソース線コンタクト構造周辺領域（図２（ａ）の対応領域）において、これまで発明者らが採用している構造を模式的な平面図により表している。
この図２４（ａ）において、ビット線構造ＢＬおよびソースシャント線構造ＳＨ１は同層に構成されている。しかし、ビット線構造ＢＬとソースシャント線構造ＳＨ１との間の間隔は、隣接するビット線構造ＢＬ間の間隔やビット線構造ＢＬの幅に比較して広く設定されている。図２４（ａ）に示す例では、ビット線構造ＢＬの幅や、隣接するビット線構造ＢＬ間の間隔をＦとしたとき、ビット線構造ＢＬとソースシャント線構造ＳＨ１との間の間隔を５Ｆと設定している。

また、ソースシャント線構造ＳＨ１の幅もビット線構造ＢＬの幅に比較して広く設定されており、図２４（ａ）に示す例では、ソースシャント線構造ＳＨ１の幅を５Ｆと設定している。このように構成すると、１本のソースシャント線構造ＳＨ１を構成するための領域をＸ方向に１５Ｆ程度確保する必要がある。

例えば、１チップあたり１０００〜１５００本のビット線構造ＢＬを設ける構成の場合、１本のソースシャント線構造ＳＨ１が、通常１００〜１５０本のビット線構造ＢＬのブロック毎に設けられている。したがって、図２４（ａ）のように、１本のソースシャント線構造ＳＨ１を設けるためにダミースペースＤｓと合わせて１５Ｆ程度の間隔を設けてしまうと、チップ面積のロスにつながってしまう。

本実施形態に係る構成によれば、複数のビット線構造ＢＬ、ソースシャント線構造ＳＨ１、ダミー線構造ＳＨ２が所定幅および所定間隔で同層に並設されているため、従来構造や図２４（ａ）に示す構成に比較してもビット線構造ＢＬを多数形成でき、ビット線構造ＢＬを効率的に構成できる。

また、ソースシャント線構造ＳＨ１の両脇２本目から外側をビット線構造ＢＬとすることができるため、１本のソースシャント線構造ＳＨ１に対してその両脇に設けられるダミースペース幅を低減できる。これにより、チップ面積を効率的に利用することができ、メモリセル領域Ｍの全体面積を縮小化できる。

以下、本実施形態に係る製造方法について、図３（ａ）〜図３（ｃ）ないし図２３を参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された課題を解決して目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程は必要に応じて省いても良いし、本発明に係る製造方法を実現できれば、後述説明する工程は必要に応じて省いても良いし、以下の説明工程途中に一般的な工程が必要であれば付加しても良い。

尚、説明の便宜上、前述説明した各膜や各層の構成要素（構造要素と称す）に対応した製造上の構成要素（製造要素と称す）については、構造要素に付した符号に必要に応じて１００を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から１００を減じた符号を付した構造要素が対応している。

本実施形態の特徴は、第１の金属配線ＳＬ１から上層部分にあるため、第１の金属配線ＳＬ１より下方の構造については、その製造方法を概略的に説明する。図４（ａ）は、製造途中における図２のＡ−Ａ線、Ｃ−Ｃ線に沿った断面図を模式的に示しており、図４(ｂ)は、製造途中における図２のＢ−Ｂ線に沿う断面図を模式的に示している。

図４（ｂ）に示すように、ｐ型のシリコン基板２の表層にソース領域となるｎ型の拡散層４を複数形成し、これらの複数の拡散層４の上の層間絶縁膜５内にそれぞれソース線コンタクトＣＳをシリコン基板２の上方に向けて突出するように形成する。

図４（ａ）および図４（ｂ）に示すように、複数のソース線コンタクトＣＳの上を渡るように第１の金属配線ＳＬ１を第１のソース線構造として形成する。この第１の金属配線ＳＬ１は、層間絶縁膜５の上部にダマシンプロセスによって形成される。

図４（ａ）に示すように、第１の金属配線ＳＬ１の上面は平坦に形成されており、層間絶縁膜５の上面と一致して形成される。ここで、“一致”とは実質的に一致していることを示しており、実施の製造における誤差、公差を含む。また、“平坦”についても実質的に平坦であることを示しており、実際の製造において生じる多少の凹凸、湾曲等を含む。以降の説明でも同様である。

図５ないし図１１は、製造途中における図２のＣ−Ｃ線に沿う断面図を模式的に示している。
図５に示すように、層間絶縁膜（第１の絶縁膜）５および第１の金属配線ＳＬ１の上に層間絶縁膜としてＴＥＯＳ系やＳｉＨ₄系のシリコン酸化膜１０６を例えばＨＤＰ−ＣＶＤ法により形成する。

次に、図６に示すように、シリコン酸化膜１０６の上にレジスト１２０を塗布しパターンニングする。このレジスト１２０の開口領域Ｒは、第１のソース線構造ＳＬ１の上方の領域で、ソース線コンタクトＣＳと平面的に異なる位置に形成される。

パターンニングされたレジスト１２０をマスクとしてシリコン酸化膜１０６をＲＩＥ(Reactive Ion Etching)法によりエッチング処理することで、第１の金属配線ＳＬ１の上面まで貫通する孔部１０６ａを形成する。この孔部１０６ａの形成領域は、平面的には所定の矩形状の領域である（図２（ａ）のＶｉａ１の形成領域参照）。次に、燐酸によりウェットエッチング処理する。

次に、図８に示すように、孔部１０６ａ内にプラグ材Ｖｉａ１０１を形成する。尚、このプラグ材Ｖｉａ１０１を形成するときには、孔部１０６ａの内面、第１の金属配線ＳＬ１の上面、およびシリコン酸化膜１０６の上面に沿って薄くＴｉ／ＴｉＮ／Ｔｉ材からなるバリアメタル膜（図示せず）を等方的に形成し、その後、孔部１０６ａ内に対してバリアメタル膜の内側やシリコン酸化膜１０６の上面のバリアメタル膜上に例えばタングステンからなる金属層を形成する。

次に、図９に示すように、プラグ材Ｖｉａ１０１およびシリコン酸化膜１０６の上面をＣＭＰ(Chemical Mechanical Polishing)法により平坦化処理する。このとき、シリコン酸化膜１０６の上面は、所定膜厚（例えば数十ｎｍ程度）除去される。この平坦化処理により、プラグ材Ｖｉａ１０１とシリコン酸化膜１０６の上面は、面一状に”平坦”に形成される。このような工程を経て、ダマシンプロセスによりシリコン酸化膜１０６内にビアプラグ構造（第１のプラグ）Ｖｉａ１を形成できる。

次に、図１０に示すように、シリコン酸化膜１０６およびプラグ材Ｖｉａ１０１の平坦面上にエッチングストップ膜７として機能するシリコン窒化膜１０７を一定膜厚で形成する。このシリコン窒化膜１０７は、シリコン酸化膜１０６との間でエッチング処理時の高選択性を得ることが可能である。このシリコン窒化膜１０７は、シリコン酸化膜１０６の膜厚よりも薄く（例えば３５ｎｍ）形成される。

次に、図１１に示すように、シリコン窒化膜１０７の上に当該シリコン窒化膜１０７よりも厚く（例えば１００ｎｍ程度の膜厚）層間絶縁膜としてシリコン酸化膜１０８を形成する。

次に、図１２に示すように、シリコン酸化膜１０８上にレジスト１２２を塗布し、所定幅Ｗｂおよび所定間隔Ｗａのラインアンドスペースでパターンニングする。このとき、プラグ材Ｖｉａ１０１の上方にレジストパターンの開口領域（スペースパターン１２２ａ）を設け、その両脇に隣接してラインパターン１２２ｂを設けるようにパターンニングする。レジストパターン（マスクパターン）の開口幅Ｗａは、デザインルールＦ値の限界に近い幅である。

図２（ｂ）は、レジスト１２２を露光するときに使用するフォトマスクＭ１のパターンを図２（ａ）の第２の金属配線Ｌ１と対応して模式的に示している。この図２（ｂ）に示すように、フォトマスクＭ１には、ラインパターンＬｚがＹ方向に沿って形成されＸ方向に複数並設されており、これらの間がスペースパターンＳｚにより構成される。ラインパターンＬｚのＸ方向幅およびスペースパターンＳｚのＸ方向幅をＷ１とするように設定されている。

ラインパターンＬｚは、所定波長（例えば波長λ＝１９３ｎｍ）の光を半透過する半透過領域（例えば、１桁％程度（約６％）の透過率の領域）であり、スペースパターンＳｚは、前記所定波長の光を全透過する透過領域（透過率１００％）である。

Ｃｒ膜等の遮光膜をレジストパターン形成用の膜として用いた通常のフォトマスクにおいては、マスクパターンの間隔を狭くすると、本来露光されるべきでない暗パターン部に光が広がり、広がった光同士が強めあうため暗パターン部であるにもかかわらず露光されてしまう。半透過領域と透過領域とを設けた半透過位相シフトマスクを使用することで、位相シフト膜を通過した光の位相が１８０度ずれるため、暗パターン部に広がった光同士が打ち消しあい暗パターン部は露光されなくなる。したがって、位相シフトマスクは、通常のフォトマスクに比較してより微細化された半導体装置の製造に適用することができる。これらのパターンＬｚおよびＳｚがレジスト１２２に対して縮小投影されると、レジスト１２２を所定幅Ｗｂおよび所定間隔Ｗａにパターンニングできる。

図２４（ｂ）は、図２４（ａ）に示す線構造Ｌｐの形成用のフォトマスクのパターン設計例を示している。これまで発明者らは、図２４（ａ）の中央部に示す幅広なソースシャント線構造ＳＨ１を形成するため、リソグラフィ処理時の制約からソースシャント線構造ＳＨ１の両脇にダミースペースＤｓを設ける必要があり、ソースシャント線構造ＳＨ１（図２４（ａ）の中央５Ｆ幅の領域）と当該ソースシャント線構造ＳＨ１の両脇のダミースペースＤｓに対応してフォトマスクＭ２にはダミーパターンＤｐを描く必要を生じていた。

このダミーパターンＤｐは露光時の光強度マージンを確保するために設けられており、露光時にはそのままパターン転写されることはないパターンである。デザインルールＦ値に対応していないラインパターンＬｚやスペースパターンＳｚの幅Ｗ３、Ｗ４を設計する必要があったため、設計時に多大な時間を浪費していた。

本実施形態においては、ビット線構造ＢＬとソースシャント線構造ＳＨ１とを同一幅および同一間隔で形成するため、フォトマスクＭ１のラインパターンＬｚの幅およびスペースパターンＳｚの幅を共に一定の幅Ｗ１としてレジスト１２２をパターンニングできる。近年の微細化の傾向に伴い露光時の開口率ＮＡを０．９２以上と設定しているが、特に開口率Ｎ＝０．９２以上の露光処理においては、被写界深度（ＤＯＦ：Depth Of Field）を確保するためにラインアンドスペースパターンを適用することが望ましい。ラインアンドスペースパターンを適用すれば、リソグラフィ処理に係るマージンを確実に向上させることができ、フォトマスクＭ１の光近接効果補正（ＯＰＣ：Optical Proximity Correction）も複雑にならない。これにより、設計効率を向上できる。

次に、図１３に示すように、パターンニングされたレジスト１２２をマスクとしてシリコン酸化膜１０８をＲＩＥ法により除去する。この場合のシリコン酸化膜１０８の除去条件は、シリコン窒化膜１０７に対して高選択性を備えたエッチング処理条件である。続いて、図１４に示すように、エッチング条件を変更してシリコン窒化膜１０７をＲＩＥ法により除去する。この場合のシリコン窒化膜１０７の除去条件は、シリコン酸化膜１０６に対して高選択性を備えたエッチング処理条件である。これにより、シリコン窒化膜１０７およびシリコン酸化膜１０８に対して、Ｙ方向に延びる線状の長孔部１０９をＸ方向に複数並設できる。次に、燐酸によりウェットエッチング処理する。

次に、図１５に示すように、シリコン窒化膜１０７およびシリコン酸化膜１０８の側壁面、並びに、シリコン酸化膜１０６および１０８の上面に沿ってＴｉ／ＴｉＮ／Ｔｉによるバリアメタル膜１１１をスパッタ法により薄く例えば約１０ｎｍで形成する。

次に、図１６に示すように、バリアメタル膜１１１の上に銅（Ｃｕ）を例えば４５ｎｍ程度種成長し銅メッキ処理することで銅の膜厚を厚くし金属層１１２を形成する。その後熱処理する。

次に、図１７に示すように、バリアメタル膜１１１および金属層１１２をＣＭＰ処理により平坦化することでシリコン酸化膜１０８の上面とバリアメタル膜１１１および金属層１１２の上面とを実質的に”平坦”に形成する。これらの工程を経て、バリアメタル膜１１１および金属層１１２により第２の金属配線Ｌ１をＹ方向に延びる線構造に形成できる。このとき、プラグ材Ｖｉａ１０１に接触した第２の金属配線Ｌ１をソースシャント線ＳＨ１として機能させることができる。

次に、図１８に示すように、上面が平坦化されたバリアメタル膜１１１および金属層１１２並びにシリコン酸化膜１０８の上にシリコン窒化膜１１３を一定膜厚で形成する。このシリコン窒化膜１１３は、金属層１１２の構成材料（銅）の上方拡散を抑制するために設けられる。次に、シリコン窒化膜１１３上にDual Frequency RF Plasma CVD法により層間絶縁膜として例えばＴＥＯＳ系のシリコン酸化膜１１４を形成する。

次に、図１９に示すように、シリコン酸化膜１１４上に反射防止膜１２１を形成する。次に、図２０に示すように、反射防止膜１２１上にレジスト１２３を塗布し、プラグ材Ｖｉａ１０１に接触したバリアメタル膜１１１および金属層１１２の上方にホールパターン１２３ａを備えるようにパターンニングする。このパターンニングした後のレジスト１２３のホールパターンの開口幅Ｒ２を、バリアメタル膜１１１および金属層１１２の上面のＸ方向幅（例えば約５０ｎｍ）よりも広いＸ方向幅（例えば、１５０ｎｍ程度）とする。

次に、図２１に示すように、パターンニングされたレジスト１２３をマスクとして反射防止膜１２１をＲＩＥ法により除去すると共にシリコン酸化膜１１４をＲＩＥ法により除去し、エッチング処理を一旦停止する。この場合のエッチング条件は、シリコン窒化膜１１３に対して高選択性を備えた条件下でシリコン酸化膜１１４を除去可能な条件である。その後、アッシャー処理を施すことでレジスト１２３および反射防止膜１２１を除去する。

次に、図２２に示すように、エッチング条件を変更してシリコン窒化膜１１３をＲＩＥ法により除去する。シリコン窒化膜１１３を除去するときには、第２の金属配線Ｌ１の上面を確実に露出させるために過剰にエッチング処理する。すると、シリコン窒化膜１１３の直下に形成されていたバリアメタル膜１１１および金属層１１２の上面の一部が順次除去されると同時にシリコン酸化膜１０８の上面の一部が除去され、上穴部Ｖｉａ１０２ａが形成される。この際、上穴部Ｖｉａ１０２ａのボトム（下端部）のＸ方向幅は、バリアメタル膜１１１および金属層１１２の上面のＸ方向幅よりも広い幅である。

本実施形態においては、エッチング処理時の選択比は金属層１１２およびシリコン酸化膜１０８間で同程度に設定されるため、その除去処理後の当該除去範囲内の各膜１１１、１１２および１０８の穴の底面深さは略同一深さとなる。

エッチング処理時間を調整することで深さ調整が行われるが、各半導体チップ間で同一深さにならない虞もある。そこで、本実施形態においては、シリコン酸化膜１０８の直下に対して、バリアメタル膜１１１および金属層１１２の両脇にシリコン窒化膜１０７がエッチングストップ膜７として構成されている。すると、たとえ深さ調整にバラツキを生じたとしてもエッチング処理の影響がシリコン酸化膜１０６にまで侵食する虞がなくなる。

本実施形態においては、図２（ａ）に示すように、ビアプラグ構造Ｖｉａ２と平面的な形成領域外にビアプラグ構造Ｖｉａ１を設けるように構成しているため、ビアプラグ構造Ｖｉａ２を形成するための上穴部Ｖｉａ１０２ａを形成するときに、万が一シリコン酸化膜１０６の上面高さまでエッチング処理されたとしても、ビアプラグ構造Ｖｉａ１にまでエッチング処理の影響が引き起こされる虞がない。

次に、図２３に示すように、スパッタ法によりＴｉ／ＴｉＮ／Ｔｉを積層形成することでバリアメタル膜１１５を等方的に形成する。その膜厚は特に上穴部Ｖｉａ１０２ａ内においては不均一である。

次に、図３（ａ）〜図３（ｃ）に示すように、バリアメタル膜１１５の内側および上にＡｌＣｕによる金属層１６を堆積する。すると、バリアメタル膜１５（１１５）および金属層１６によりビアプラグ構造Ｖｉａ２を構成できると共に、第２のソース線構造ＳＬ２を構成できる。上穴部１０２ａの下端部のＸ方向幅が第２の金属配線Ｌ１の上面のＸ方向幅よりも広いため、リソグラフィ処理に伴いたとえＸ方向に多少の合わせずれを生じたとしても、ビアプラグ構造Ｖｉａ２の下端部をソースシャント線構造ＳＨ１の上面に対して構造的に確実に接触させることができる。

本実施形態に係る製造方法によれば、次に示す特徴を備えている。シリコン酸化膜１０６内にプラグ材Ｖｉａ１０１を形成する。シリコン酸化膜１０６およびプラグ材Ｖｉａ１０１の上にシリコン窒化膜１０７を形成する。シリコン窒化膜１０７の上にシリコン酸化膜１０８を形成する。シリコン酸化膜１０８の上にＹ方向に線状になると共にＸ方向に並設するようにレジスト１２２をラインアンドスペースでパターンニングする。パターンニングされたレジスト１２２をマスクとして１つの長孔部１０９がプラグ材Ｖｉａ１０１の上面に貫通するように複数の長孔部１０９を形成する。複数の長孔部１０９内に第２の金属配線Ｌ１を形成する。このとき、プラグ材Ｖｉａ１０１に接触した第２の金属配線Ｌ１がソースシャント線構造ＳＨ１として構成される。第２の金属配線Ｌ１およびシリコン酸化膜１０８上にシリコン窒化膜１１３を形成する。ソースシャント線構造ＳＨ１の上方にホールパターン１２３ａを備えるようにシリコン窒化膜１１３の上側にレジスト１２３をパターンニングする。

レジスト１２３のパターンをマスクとしてシリコン窒化膜１１３をエッチング処理することでソースシャント線構造ＳＨ１に貫通する上穴部Ｖｉａ１０２ａを形成する。この上穴部Ｖｉａ１０２ａ内にバリアメタル膜１１５および金属層１６を形成する。

本実施形態に係る製造方法によれば、同一線幅および同一間隔のラインパターンＬｚおよびスペースパターンＳｚのフォトマスクＭ１を使用して長孔部１０９を並設するため、ビット線構造ＢＬやソースシャント線構造ＳＨ１、ＳＨ２の形成用にラインアンドスペースパターンや幅広パターンやダミーパターンを同一のフォトマスクに形成する必要がなくなり、マスク設計効率を向上できる。しかも、レジスト１２２のパターン倒れなどを防ぐことができ、歩留まりを向上できる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
シリコン基板２として、ｐ型の導電型の基板を適用したが、ｐウェルが表層に形成された基板やその他の半導体基板を適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、フラッシュメモリに限らず、その他のソースシャント線構造、ソース線構造を備えた半導体装置に適用可能である。

ビアプラグＶｉａ１を、バリアメタル膜および金属層からなるプラグ材Ｖｉａ１０１で形成した実施形態を示したが、他の導電材料で形成しても良い。ビアプラグＶｉａ２についても同様である。

層間絶縁膜６をシリコン酸化膜１０６で形成した実施形態を示したが、他の絶縁膜材料で形成しても良い。
エッチングストップ膜７をシリコン窒化膜１０７で形成した実施形態を示したが、これは必要に応じて設ければよく、また、他材料の絶縁膜で形成しても良い。エッチングストップ膜７は、層間絶縁膜６（シリコン酸化膜１０６）とは材料が異なり、層間絶縁膜６（シリコン酸化膜１０６）との間でエッチング処理時の高選択性を得ることができればどのような絶縁膜材料で形成しても良い。

層間絶縁膜８をシリコン酸化膜１０８で形成した実施形態を示したが、エッチングストップ膜７（シリコン窒化膜１０７）とは材料が異なり、エッチングストップ膜７（シリコン窒化膜１０７）との間でエッチング処理時の高選択性を得ることができればどのような絶縁膜材料で形成しても良い。

バリアメタル膜１１、１１１をＴｉにより形成し、金属層１２、１１２を銅により形成したが、他材料で形成しても良い。すなわち第２の金属配線Ｌ１を、他の金属材料や他の導電材料に代えて形成しても良い。

キャップ膜１３をシリコン窒化膜１１３により形成した実施形態を示したが、他の絶縁膜材料で形成しても良い。
層間絶縁膜１４をシリコン酸化膜１１４により形成した実施形態を示したが、他の絶縁膜材料で形成しても良い。

バリアメタル膜１５、１１５をＴｉ／ＴｉＮ／Ｔｉの積層膜により形成した実施形態を示したが、他材料で形成しても良い。金属層１６をＡｌＣｕにより形成した実施形態を示したが、他の金属材料で形成しても良い。ビアプラグＶｉａ２を他の金属材、導電材料で形成しても良い。

ビアプラグＶｉａ２がソースシャント線構造ＳＨ１の上面のみで構造的に接触する実施形態を示したが、ビアプラグＶｉａ２がソースシャント線構造ＳＨ１の側壁面（上面および側壁面）で接触するように構成しても良い。この場合、接触面積を増すことができ接触抵抗値を低減できる。

ダミー線構造ＳＨ２をソースシャント線構造ＳＨ１の両脇に設けたが、このダミー線構造ＳＨ２は必要に応じて設ければよい。すなわち、ダミー線構造ＳＨ２をビット線構造ＢＬとして構成しても良いし、ソースシャント線構造ＳＨ１を補助する補助ソースシャント線構造として構成しても良い。ビアプラグＶｉａ１の上面がソースシャント線ＳＨ１に構造的に接触する実施形態を示したが、ビアプラグＶｉａ１の上面が補助ソースシャント線構造（ダミー線構造ＳＨ２）にも接触するように構成しても良い。

上穴部Ｖｉａ１０２ａを形成するときには、プラグ材Ｖｉａ１０１の形成領域を平面的に避けて形成したが、必ずしも避ける必要はない。
上穴部Ｖｉａ１０２ａを形成するときには、その下端部の幅をプラグ材Ｖｉａ１０１の上面の幅よりも広くする実施形態を示したが、必ずしも広くする必要はない。

孔部１０６ａを、平面的には矩形状に形成した実施形態を示したが、平面的に所定範囲の正方形領域、円状、楕円状の領域に形成しても良い。
１つの長孔部１０９が１つのプラグ材Ｖｉａ１０１の上面に貫通するように形成したが、２つ以上の長孔部１０９がプラグ材Ｖｉａ１０１の上に貫通するように形成しても良い。

１つの長孔部１０９が１つのプラグ材Ｖｉａ１０１の上面に貫通するように形成したが、１つの長孔部１０９が２つのプラグ材Ｖｉａ１０１の上に貫通するように形成しても良い。

上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。

本発明の一実施形態におけるメモリセル領域の電気的構成と線構造の配設状態を模式的に示す図（ａ）はソース線コンタクト領域の周辺構造を模式的に示す平面図、（ｂ）はフォトマスクのパターンを図２（ａ）と対応して示す模式図（ａ）は図２（ａ）のＡ−Ａ線に沿う断面図、（ｂ）は図２（ａ）のＢ−Ｂ線に沿う断面図、（ｃ）は図２（ａ）のＣ−Ｃ線に沿う断面図（ａ）は製造途中の図２（ａ）のＡ−Ａ線、Ｃ−Ｃ線に沿う断面図（その１）、（ｂ）は製造途中の図２（ａ）のＢ−Ｂ線に沿う断面図（その１）製造途中の図２（ａ）のＣ−Ｃ線に沿う断面図（その２）製造途中の図２（ａ）のＣ−Ｃ線に沿う断面図（その３）製造途中の図２（ａ）のＣ−Ｃ線に沿う断面図（その４）製造途中の図２（ａ）のＣ−Ｃ線に沿う断面図（その５）製造途中の図２（ａ）のＣ−Ｃ線に沿う断面図（その６）製造途中の図２（ａ）のＣ−Ｃ線に沿う断面図（その７）製造途中の図２（ａ）のＣ−Ｃ線に沿う断面図（その８）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その２）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その３）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その４）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その５）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その６）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その７）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その８）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その９）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その１０）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その１１）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その１２）製造途中の図２（ａ）のＡ−Ａ線に沿う断面図（その１３）（ａ）は図２（ａ）との比較対象を示す図、（ｂ）は図２（ｂ）との比較対象を示す図

符号の説明

図面中、１はフラッシュメモリ装置（半導体装置）、ＳＬ１は第１の金属配線（第１のソース線）、ＳＨ１はソースシャント線構造、ＳＨ２はダミー配線構造、ＢＬはビット線構造、Ｌ１は第２の金属配線（線構造）、ＣＳはソース線コンタクト、Ｖｉａ１はビアプラグ（第２のビアプラグ構造、第１のプラグ）、Ｖｉａ２はビアプラグ構造（第１のビアプラグ構造、第２のプラグ）、６は層間絶縁膜、１０６はシリコン酸化膜（第１の層間絶縁膜）、７はエッチングストップ膜、１０７はシリコン窒化膜（エッチングストップ膜）、１０８はシリコン酸化膜（第２の層間絶縁膜）、９、１０９は長孔部、１４は層間絶縁膜、１１４はシリコン酸化膜（第３の層間絶縁膜）、１２２はレジスト（第１のマスクパターン）、１２２ａはレジストのスペースパターン、１２２ｂはレジストのラインパターン、１２３はレジスト（第２のマスクパターン）、１２３ａはホールパターン、Ｖｉａ１０２ａは上穴部、ＳＬ２は第２のソース線構造（第２のソース線）を示す。

Claims

半導体基板と、
複数のＮＡＮＤメモリセルユニットと、
複数の前記ＮＡＮＤメモリセルユニットのそれぞれの一端に電気的に接続され、前記半導体基板上方に位置して第１の方向に沿って形成され、複数のブロック毎に同一幅で且つ同一間隔で同層に並設された複数のビット線と、
複数の前記ＮＡＮＤメモリセルユニットの他端にソース線コンタクトを介して接続され、前記半導体基板上に第１の層間絶縁膜を介して形成されると共に前記ビット線の下方側に形成され、且つ、前記第１の方向と交差する第２の方向に延びる第１のソース線と、
前記ビット線の上方側に第２の層間絶縁膜を介して形成された第２のソース線と、
複数の前記ブロック間に配置され、前記第１のソース線と前記第２のソース線との間を電気的に接続し、隣接する複数ブロックのビット線間に対して前記ビット線と同一方向に沿って形成されると共に当該ビット線と同層および同一幅で並設されたソースシャント線と、
前記ソースシャント線の両側に設けられたダミー配線と、を備えたことを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置において、
前記第２のソース線と前記ソースシャント線とを構造的に接続する第１のビアプラグを備え、
前記第１のビアプラグの下端部の幅は前記ソースシャント線の線幅より太い幅であることを特徴とする半導体記憶装置。
請求項１または２に記載の半導体記憶装置において、
前記ソースシャント線の直下に位置して前記第１のソース線と構造的に接続するように形成された第２のビアプラグと、
前記第２のビアプラグの上に形成されると共に前記ビット線と前記ソースシャント線との間に形成されたエッチングストップ膜とを備えたことを特徴とする半導体記憶装置。