KR100690983B1 - 반도체장치의 퓨즈 및 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 퓨즈 및 캐패시터 제조방법에 관한 것으로, 특히, 금속-유전체-금속 구조의 캐패시터의 플레이트전극 형성용 금속을 디램 메모리 소자의 퓨즈로 이용하여 캐패시터 및 퓨즈를 동시에 제작하므로 반도체장치의 제조공정을 단순화하고 퓨즈를 금속으로 형성하므로서 수리시 퓨즈절단을 용이하도록 한 MDL(merged DRAM and logic) 소자의 캐패시터 및 디램소자의 수리를 위한 퓨즈부 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 퓨즈 및 캐패시터 형성방법은 캐패시터형성영역과 퓨즈영역이 정의되고 상부에 절연층이 형성된 기판상에 제 1 금속층, 절연막, 제 2 금속층을 차례로 형성하는 제 1 단계와, 상기 제 2 금속층과 절연막을 패터닝하여 상기 캐패시터형성영역에 잔류한 상기 제 2 금속층과 절연막으로 이루어진 상부전극과 유전막을 형성하고 상기 퓨즈영역에 잔류한 상기 절연막을 개재한 잔류한 상기 제 2 금속층으로 이루어진 퓨즈를 동시에 형성하는 제 2 단계와, 상기 캐패시터형성영역의 상기 제 1 금속층을 패터닝하여 잔류한 상기 제 1 금속층으로 이루어진 하부전극을 형성하는 제 3 단계를 포함하여 이루어진다.
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 퓨즈 및 캐피시터 제조방법을 도시한 공정단면도
본 발명은 반도체장치의 퓨즈 및 캐패시터 제조방법에 관한 것으로, 특히, 금속-유전체-금속 구조의 캐패시터의 플레이트전극 형성용 금속을 디램 메모리 소자의 퓨즈로 이용하여 캐패시터 및 퓨즈를 동시에 제작하므로 반도체장치의 제조공정을 단순화하고 퓨즈를 금속으로 형성하므로서 수리시 퓨즈절단을 용이하도록 한 MDL(merged DRAM and logic) 소자의 캐패시터 및 디램소자의 수리를 위한 퓨즈부 형성방법에 관한 것이다.
반도체장치의 디램 제품의 용량이 증가할수록 전체 메모리 셀 어레이에서 모든 셀들이 정상적인 동작을 하는 완전한 칩의 수율이 감소하게 된다. 따라서, 불량셀에 대한 수리 알고리즘(repair algorithm)을 이용하여 셀어레이의 로우(row)에 대한 수리시, 특정의 메모리셀 용량당 미리 제작한 여분의 리던던시 셀을 이용하여 불량 동작하는 셀들을 대체하므로서 실제 칩 동작시 정상적으로 동작하도록 하여 전체적인 제품 수유의 향상을 도모한다.
따라서, 디램에 있어서 상기한 불량셀에 대한 수리과정은 수율을 증가시키기 위하여 필수적인 단계이다. 이때, 수리가 이루어지는 부위를 칩상에서 퓨즈 박스(fuse box)라 부른다.
종래 기술에서, 일반적으로 퓨즈 박스는 폴리실리콘으로 제조하며, 이러한 폴리실리콘 퓨즈를 레이져 등을 이용하여 기계적으로 절단하는 방법으로 퓨즈 박스내에서의 수리과정이 완료된다.
한편, 종래의 디램 제품은 금속배선층이 두 개 이상의 적층구조를 필요로 하고, CMP(chemical mechanical polishing)공정을 배제한 평탄화공정을 가지므로 퓨즈 박스내에 존재하는 절연층을 제거하는 공정(repair etch)에 큰 문제가 없다.
그러나, 금속배선층이 3개 이상으로 증가할 경우, 도전층간의 절연막(IPO, IMD)의 평탄화를 위한 CMP공정을 진행하여야 하는 경우 퓨즈 박스내의 절연층 제거량이 급격하게 증가하므로, 장비의 최대절연층 제거 가능량과 공정시간등의 여러 가지 문제가 발생하게 된다.
이러한 문제를 해결하기 위하여, 최근에는 퓨즈를 폴리실리콘 대신 금속으로 제작하게 되었다.
또한, 최근 MDL(merged DRAM and logic) 소자의 대부분을 차지하는 각종 그래픽, 멀티 미디어 소자의 아날로그 회로에서 사용하는 MIM(metal-insulator-metal) 구조의 캐패시터는 작은 직렬저항으로 높은 캐패시턴스를 제공하며, 낮은 써말버짓(thermal budget)으로 공정의 집적도를 높일 수 있어 널리 사용된다.
MIM 캐패시터는 기존의 PIP(polysilicon-insulator-polysilicon) 캐패시터와 비교하여 낮은 VCC와 고정밀도의 미스매칭(high precision mismatching) 특성을 갖는다.
따라서, 종래 기술에서는, 디램부와 캐패시터들을 원칩(one chip)화하는 MDL 소자 제조공정에서 소자의 집적도 증가를 용이하게 하기 위하여 각각의 소자들을 일회의 공정으로 제작하는 기술이 요구된다.
상술한 바와 같이 종래 기술에서는 금속 퓨즈부와 아날로그 캐패시터가 각각 제조되는 경우에는 큰 어려움이 없으나, 칩 내부의 디램을 포함한 SOC(system on chip) 소자제조 경우 전 공정의 단순화에 불리하고, 또한, 후속공정에서 형성되는 절연막의 평탄화공정이 곤란한 문제점들이 있다.
따라서, 본 발명의 목적은 금속-유전체-금속 구조의 캐패시터의 플레이트전극 형성용 금속을 디램 메모리 소자의 퓨즈로 이용하여 캐패시터 및 퓨즈를 동시에 제작하므로 반도체장치의 제조공정을 단순화하고 퓨즈를 금속으로 형성하므로서 수리시 퓨즈절단을 용이하도록 한 MDL(merged DRAM and logic) 소자의 캐패시터 및 디램소자의 수리를 위한 퓨즈부 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 퓨즈 및 캐패시터 형성방법은 캐패시터형성영역과 퓨즈영역이 정의되고 상부에 절연층이 형성된 기판상에 제 1 금속층, 절연막, 제 2 금속층을 차례로 형성하는 제 1 단계와, 상기 제 2 금 속층과 절연막을 패터닝하여 상기 캐패시터형성영역에 잔류한 상기 제 2 금속층과 절연막으로 이루어진 상부전극과 유전막을 형성하고 상기 퓨즈영역에 잔류한 상기 절연막을 개재한 잔류한 상기 제 2 금속층으로 이루어진 퓨즈를 동시에 형성하는 제 2 단계와, 상기 캐패시터형성영역의 상기 제 1 금속층을 패터닝하여 잔류한 상기 제 1 금속층으로 이루어진 하부전극을 형성하는 제 3 단계를 포함하여 이루어진다.
반도체장치의 기억소자 제조에 있어서 펩(FAB)공정중 발생하는 불량부위를 수리하기 위하여 통상적으로 메모리 어레이의 끝 부분에 리던던시 라인(redundancy line)을 구비시켜 특정한 퓨즈부를 레이저로 절단하여 불량한 특정한 비트라인 등을 수리기 위하여 퓨즈부를 제조한다. 이때 반도체장치의 펩공정은 일반적으로 페시베이션층 형성 후 패드부를 개방시키는 단계까지의 공정을 말한다.
일반적으로 MDL 소자에서 로직부의 금속배선들이 다층화하는 경향에 의하여 3개층 이상의 금속배선이 형성되는 경우, 디램 수리를 위한 퓨즈부를 폴리실리콘으로 형성하는 경우 수리식각(repair etch) 시간의 증가에 의하여 전체적인 생산효율이 감소하게 된다.
또한, 각종 MDL 용 로직부 소자에서 아날로그 캐패시터가 사용되므로, 본 발명은 상기한 퓨즈부와 아날로그 캐패시터를 한번의 포토리쏘그래피로 동시에 구현하여 제조공정을 단순화한다.
즉, 본 발명에서는 MIM 구조 캐패시터의 상부전극인 플레이트전극 형성용 금속층을 디램 수리를 위한 퓨즈제조에 사용한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 퓨즈 및 캐피시터 제조방법을 도시한 공정단면도로서, 도면상 좌측은 MIM 캐패시터영역(CR)을 그리고 우측은 금속 퓨즈영역(FR)을 각각 나타내며 동일한 제조공정에 해당하는 단계를 나타낸다.
도 1a를 참조하면, 캐패시터영역(CR)과 퓨즈영역(FR)이 정의된 반도체 기판(20)인 실리콘 기판(20)상에 제 1 금속층(210, 211)을 형성한다. 이때, 도시되지는 않았지만, 기판(20)은 상부에 절연층이 형성되어 있다. 제 1 금속층(210,211)은 캐패시터영역(CR)과 퓨즈영역(FR)상에 동시에 스퍼터링 등의 방법으로 형성하며, 캐패시터영역(CR)상에 형성되는 제 1 금속층(210)은 캐패시터의 하부전극인 스토리지전극용이며 퓨즈영역(FR)상에 형성되는 제 1 금속층(211)은 더미(dummy)용이다. 즉, 더미용 제 1 금속층(211)은 퓨즈영역(FR)에서 퓨즈 라인 하부에 사진공정시 포토레지스트가 존재하도록 레이아웃하기 위하여 형성한다.
그리고, 제 1 금속층(210)상에 캐패시터의 유전막으로 사용될 절연막(220, 221)을 화학기상증착 등의 방법으로 형성한다. 이때, 절연막(220, 221)은 캐패시터영역(CR)과 퓨즈영역(FR)상에 동시에 형성된다.
그 다음, 절연막(220, 221)상에 제 2 금속층(230, 231)을 스퍼터링 등의 방법으로 형성한다. 이때, 캐패시터영역(CR)상에 형성되는 제 2 금속층(230)은 캐패시터의 상부전극인 플레이트전극용이며, 퓨즈영역(FR)상에 형성되는 제 2 금속층(231)은 퓨즈 형성용이다. 또한, 제 2 금속층(230,231)은 후속공정에서 형성되는 층간절연 층의 CMP공정을 용이실시케 하고 금속 퓨즈 커팅시 공정의 용이성을 도모하기 위하여 TiN을 얇게 증착하여 형성한다.
도 1b를 참조하면, 제 2 금속층(230,231)사에 포토레지스트를 도포한 다음, 노광 및 현상을 실시하여 캐패시터영역(CR)에는 캐패시터의 상부전극을 정의하고 퓨즈영역(FR)에는 퓨즈를 정의하는 포토레지스트패턴(240, 241)을 형성한다.
그리고, 캐패시터영역(CR)의 포토레지스트패턴(240)으로 보호되지 않는 부위의 제 1 금속층 및 절연막과 퓨즈영역(FR)의 포토레지스트패턴(241)으로 보호되지 않는 부위의 제 1 금속층 및 절연막을 건식식각 등의 비등방성 식각으로 차례로 제거하여 제 1 금속층(210,211)의 표면을 노출시킨다.
따라서, 잔류한 제 2 금속층(231)으로 이루어진 캐패시터의 상부전극 및 잔류한 절연막(221)으로 이루어진 캐패시터의 유전막(221)이 패터닝되고, 동시에, 잔류한 제 2 금속층(232)으로 이루어진 퓨즈(232)가 제 1 금속층(211)과의 사이에 절연막(222)을 개재한 형태로 패터닝된다.
도 1c를 참조하면, 상부전극 및 퓨즈 형성용 포토레지스트패턴을 산소 애슁(O2 ashing)등의 방법으로 제거한 다음, 노출된 전영역의 기판 표면에 다시 포토레지스트를 도포한다.
그리고, 도포된 포토레지스트에 노광 및 현상을 실시하여 캐패시터영역(CR)의 하부전극을 정의하는 포토레지스트패턴(250)을 형성한다. 이때, 퓨즈영역(FR)은 도포된 포토레지스트(251)로 계속 덮혀있게 된다.
그 다음, 포토레지스트패턴(250, 251)으로 보호되지 않는 노출된 제 1 금속층을 건 식식각 등의 비등방성식각으로 제거하여 기판(20) 표면을 노출시키며, 잔류한 제 1 금속층(212)으로 이루어진 캐패시터의 하부전극(212)을 형성한다.
도 1d를 참조하면, 하부전극 패터닝용 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 다음, 캐패시터영역(CR)과 퓨즈영역(FR)을 포함하는 기판상에 층간절연층(26)을 증착하여 형성한다. 이때, 층간절연층(26)으로는 IMD(inter metal dielectric)으로 산화막을 증착하여 형성한다.
그 다음, 층간절연층(26)의 표면을 CMP등의 방법으로 평탄화시킨다.
그리고, 평탄화된 층간절연층(26)에 포토레지스트와 건식식각등의 비등방성식각을 사용하는 포토리쏘그래피를 실시하여, 캐패시터영역에 하부전극(212)의 일부 표면과 상부전극(231)의 일부 표면을 노출시키는 비어홀을 형성하고, 동시에, 퓨즈영역(FR)에 형성된 퓨즈(232)의 표면을 일부 노출시키는 비어홀을 형성한다.
그 다음, 양 영역(CR, FR)의 비어홀들을 충전시키는 도전성 플러그(270,271)를 노출된 하부전극(21), 상부전극(231), 퓨즈(232) 표면과 접촉하도록 형성한다. 그 다음, 층간절연층(26)상에 플러그들(270,271)과 접촉하도록 도전층을 형성한 다음 포토리쏘그래피로 패터닝하여 소정의 소자들과 연결되는 금속배선(280,281)을 형성한다. 이때, 퓨즈영역(FR)의 배선(281)은 퓨즈회로부와 연결되도록 패터닝된다.
따라서, 본 발명은 PIP 캐패시터에 비하여 낮은 VCC와 고정밀 미스매칭 특성을 갖는 캐패시터와 내부의 디램을 포함하는 SOC(system on chip) 소자의 금속 퓨즈를 동시에 형성하므로서 공정의 단순화 및 수리시 퓨즈 절단을 용이하게 도모할 수 있 는 장점이 있다.
Claims (5)
- 캐패시터형성영역과 퓨즈영역이 정의되고 상부에 절연층이 형성된 기판상에 제 1 금속층, 절연막, 제 2 금속층을 차례로 형성하는 제 1 단계와,상기 제 2 금속층과 절연막을 패터닝하여 상기 캐패시터형성영역에 잔류한 상기 제 2 금속층과 절연막으로 이루어진 상부전극과 유전막을 형성하고 상기 퓨즈영역에 잔류한 상기 절연막을 개재한 잔류한 상기 제 2 금속층으로 이루어진 퓨즈를 동시에 형성하는 제 2 단계와,상기 캐패시터형성영역의 상기 제 1 금속층을 패터닝하여 잔류한 상기 제 1 금속층으로 이루어진 하부전극을 형성하는 제 3 단계로 이루어진 반도체장치의 퓨즈 및 캐패시터 형성방법.
- 청구항 1에 있어서,상기 제 2 금속층은 상기 퓨즈 절단의 용이성을 고려한 두께로 형성하는 것이 특징인 반도체장치의 퓨즈 및 캐패시터 형성방법.
- 청구항 1에 있어서,상기 제 3 단계에서 상기 퓨즈영역의 상기 제 1 금속층은 상기 퓨즈 하부에 사진공정시 포토레지스트가 존재하도록 하는 더미패턴용으로 레이아웃을 형성하는 것이 특징인 반도체장치의 퓨즈 및 캐패시터 형성방법.
- 청구항 1에 있어서,상기 제 3 단계 이후, 상기 기판을 덮도록 층간절연층을 형성하는 단계와,상기 층간절연층의 소정 부위를 제거하여 상기 하부전극, 상부전극, 퓨즈의 일부 표면들을 노출시키는 비어홀들을 형성하는 단계와,상기 비어홀을 충전하는 플러그를 형성하는 단계와,상기 플러그와 접촉하는 배선을 상기 층간절연층상에 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 퓨즈 및 캐패시터 형성방법.
- 청구항 4에 있어서,상기 퓨즈영역의 상기 배선은 퓨즈회로를 포함하는 수리회로로 연결되도록 형성하는 것이 특징인 반도체장치의 퓨즈 및 캐패시터 형성방법.
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| Title |
|---|
| 1020000010154 * |
| 1020000041586 * |
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