KR101116350B1

KR101116350B1 - 반도체 소자 제조방법

Info

Publication number: KR101116350B1
Application number: KR1020050052558A
Authority: KR
Inventors: 이해정; 조용태
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-17
Filing date: 2005-06-17
Publication date: 2012-03-16
Also published as: KR20060132288A

Abstract

본 발명은 반도체 소자의 퓨즈 형성을 위한 반도체 소자의 제조공정을 단순화하고 제조비용을 감소시키면서 소자 특성을 개선시킬 수 있는 반도체 소자의 퓨즈 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 퓨즈 영역과 패드 영역으로 정의된 반도체 기판 상에 절연된 퓨즈 라인 패턴을 형성하는 단계와, 상기 퓨즈 라인 패턴을 포함한 상기 기판 전면에 절연막을 형성하는 단계와, 상기 절연막 상에 상기 퓨즈 라인 패턴과 전기적으로 연결되는 금속 패턴을 형성하는 단계와, 상기 금속 패턴을 포함한 상기 절연막 상부의 단차를 따라 보호막을 증착하는 단계와, 상기 보호막의 표면단차가 감소되도록 상기 보호막의 단차부에 제1 감광막 패턴을 형성하는 단계와, 상기 보호막 및 상기 제1 감광막 패턴 상에 상기 제1 감광막 패턴과 파장 영역이 다른 제2 감광막 패턴을 형성하는 단계와, 상기 제2 감광막 패턴을 통해 상기 퓨즈 영역의 상기 제1 감광막 패턴 및 상기 보호막을 식각하여 상기 퓨즈 영역에 상기 절연막을 노출시키는 퓨즈 박스를 형성하는 동시에 상기 패드 영역의 상기 보호막 및 상기 금속 패턴의 표면을 식각하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.

퓨즈, 퓨즈 박스, 저반사막, 패드, 감광막 패턴.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 퓨즈 형성방법을 도시한 공정단면도.

도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 110 : 반도체 기판 11, 111 : 퓨즈 라인 패턴

12, 112 : 제1 절연막 13, 113 : 컨택 플러그

14, 114 : 제2 절연막 15, 115 : 베리어 금속

16, 116 : 저반사막 17, 117 : 금속 패턴

18, 118 : 보호막 119 : 제1 감광막

120, 123 : 식각공정 119a : 제1 감광막 패턴

122 : 제2 감광막 패턴 21, 125 : 퓨즈 박스

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 결함을 보완해주는 반도체 소자의 퓨즈(fuse) 형성방법에 관한 것이다.

반도체 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.

따라서, 현재에는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하, 리던던시(redundancy) 셀이라 함)을 이용하여 불량셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sapre column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.

즉, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(adress)를 스페어 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부회로에서 실행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈(fuse)를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 결국, 이 퓨즈 박스를 통하여 레이저가 조사됨에 따라 하부의 퓨즈 라인이 끊어지게 되는 것이다.

반도체 소자의 결함(fail)이 발생한 경우에 결함이 발생한 부분을 리페어(repair)하기 위해 퓨즈를 사용하고 있는데, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트라인(bit line) 또는 워드라인(word line)을 이루는 도전층을 이용하여 형성한다. 특히, 비트라인을 이용해 형성된 비트라인 퓨즈가 각광받고 있다.

도 1 내지 도 3은 종래 기술에 따른 퓨즈 형성방법을 도시한 공정단면도이다.

먼저, 도 1에 도시된 바와 같이, 퓨즈가 형성될 퓨즈 영역(F)과 패드가 형성될 패드 영역(P)으로 정의된 반도체 기판(10) 상에 워드라인을 포함한 하부 구조물층(미도시)을 형성한다. 그런 다음, 기판(10) 상에 퓨즈 라인 패턴(11)을 형성한다.

이어서, 퓨즈 라인 패턴(11)을 제1 절연막(12)으로 절연시킨 후, 퓨즈 라인 패턴(11)을 포함한 제1 절연막(12) 상에 컨택 플러그(14)를 개재한 제2 절연막(13)을 형성한다.

이어서, 컨택 플러그(14)를 통해 퓨즈 라인 패턴(12)과 연결되는 금속 패턴(17)을 제2 절연막(13) 상에 형성한다. 이때, 금속 패턴(17)은 베리어 금속(15)으로 Ti/TiN막과 베리어 금속(15) 상부에 저반사율을 갖는 저반사막(16)으로 TiN막을 구비한다. 이하에서는, 참조번호 16을 TiN막이라 하겠다.

이어서, 금속 패턴(17)을 포함한 제2 절연막(13) 상부의 단차를 따라 패시베이션막(이하, 보호막이라 함; passivation layer; 18)을 증착한다.

이어서, 도 2에 도시된 바와 같이, 포토리소그래피(photolithography) 공정을 통해 보호막(18) 상에 포토레지스트 패턴(19)을 형성한 다음, 이를 이용한 식각공정(20)을 실시하여 노출된 보호막(18)을 식각한다. 이로써, 퓨즈 영역(F)에 퓨즈 박스(21)가 형성되면서 패드 영역(P)에는 TiN막(16)이 잔류된다.

그러나, 도 2에서와 같이, 패드 영역(P)에 TiN막(16)이 잔류하게 되면 최종적으로 실시하는 패키지(package) 공정시 와이어 본딩(wire bonding)의 불량을 유발할 수 있는 문제점이 있다.

이와 같은 문제점을 해결하기 위하여 종래에는 도 3에 도시된 바와 같이, 포토리소그래피 공정을 통해 보호막(18) 상에 포토레지스트 패턴(22)을 형성한 후, 이를 이용한 식각공정(23)을 실시하여 TiN막(16)을 제거하였다. 이러한 식각공정(23)을 실시하면, 패드 영역(P)의 TiN막(16)이 제거되는 동시에 퓨즈 박스(21) 저부의 제2 절연막(13)이 식각되어 퓨즈 영역(F)의 퓨즈 라인 패턴(12)이 그대로 노출되게 된다. 그러나, 이와 같이 퓨즈 영역(F)의 퓨즈 라인 패턴(12) 상의 제2 절연막(13)이 제거되면, 레이저(laser) 효율이 저하되는 문제점이 있다.

결국, 소자 특성을 개선시키기 위해서는, 패드 영역(P)에 형성된 TiN막(16)은 제거하면서, 퓨즈 영역(F)의 퓨즈 라인 패턴(12) 상에는 일정두께의 제2 절연막(13)을 잔류시켜야 한다.

그러나, 이를 위해서는 퓨즈 영역(F)을 덮고 패드 영역(P)의 TiN막(16)을 제거하기 위한 제1 마스크 및 식각공정과 패드 영역(P)을 덮고 퓨즈 영역(F)에 제2 절연막(13)은 잔류시키면서 보호막(18)만을 제거하기 위한 제2 마스크 및 식각공정을 각각 별도로 진행해야 한다. 따라서, 반도체 소자의 제조공정이 복잡해질 뿐만 아니라 제조 비용이 증가하는 문제점이 발생한다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 퓨즈 형성을 위한 반도체 소자의 제조공정을 단순화하고 제조비용을 감소시키면서 소자 특성을 개선시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 퓨즈 영역과 패드 영역으로 정의된 반도체 기판 상에 절연된 퓨즈 라인 패턴을 형성하는 단계와, 상기 퓨즈 라인 패턴을 포함한 상기 기판 전면에 절연막을 형성하는 단계와, 상기 절연막 상에 상기 퓨즈 라인 패턴과 전기적으로 연결되는 금속 패턴을 형성하는 단계와, 상기 금속 패턴을 포함한 상기 절연막 상부의 단차를 따라 보호막을 증착하는 단계와, 상기 보호막의 표면단차가 감소되도록 상기 보호막의 단차부에 제1 감광막 패턴을 형성하는 단계와, 상기 보호막 및 상기 제1 감광막 패턴 상에 상기 제1 감광막 패턴과 파장 영역이 다른 제2 감광막 패턴을 형성하는 단계와, 상기 제2 감광막 패턴을 통해 상기 퓨즈 영역의 상기 제1 감광막 패턴 및 상기 보호막을 식각하여 상기 퓨즈 영역에 상기 절연막을 노출시키는 퓨즈 박스를 형성하는 동시에 상기 패드 영역의 상기 보호막 및 상기 금속 패턴의 표면을 식각하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다.

실시예

도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 4 내지 도 8에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일 요소이다.

먼저, 도 4에 도시된 바와 같이, 소정의 반도체 구조물층이 형성된 반도체 기판(110) 상에 퓨즈 라인 패턴(111)을 형성한다. 여기서, 반도체 구조물층은 워드라인을 포함한 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 복수의 메모리셀과 금속배선과 금속 플러그 등을 포함한다.

이어서, 퓨즈 라인 패턴(111)을 포함한 기판(110) 전면에 제1 절연막(112)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 제1 절연막(112)을 평탄화한다. 이로써, 퓨즈 라인 패턴(111)이 절연된다. 이때, 제1 절연막(112)은 층간 절연막(ILD: Inter Layer Dielectric)으로 산화막 계열의 물질로 증착한다. 예컨대, 제1 절연막(112)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.

이어서, 퓨즈 라인 패턴(111)을 포함한 제1 절연막(112) 상에 제2 절연막(113)을 증착한다. 그런 다음, 제2 절연막(113) 상에 포토리소그래피(photolithography) 공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다.

이어서, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 일정 퓨즈 라인 패턴을 각각 노출시키는 컨택홀(미도시)을 형성하고, 컨택홀이 매립되도록 플러그용 도전물질을 증착한다. 그리고, 이를 평탄화하여 컨택홀이 매립되는 컨택 플러그(114)를 형성한다. 여기서, 플로그용 도전물질은 바람직하게는 텅스텐(W)으로 하고, 제2 절연막(113)은 제1 절연막(112)과 동일한 산화막 계열의 물질로 형성한다.

이어서, 제2 절연막(113) 상에 컨택 플러그(114)를 통해 일부 퓨즈 라인 패턴(111)과 전기적으로 접속되는 금속 패턴(117)을 형성한다. 이때, 금속 패턴(117)은 최종 금속배선으로 베리어 금속(barrier metal, 115)과 저반사막(116)이 적층된 구조로 형성한다. 바람직하게는, 베리어 금속(115)은 Ti/TiN 또는 Al로 형성하고, 저반사막(116)은 TiN으로 형성한다. 따라서, 이하에서는 참조번호 '116'을 TiN막이라 하기로 한다.

이어서, 금속 패턴(117)을 포함한 제2 절연막(113) 상부의 단차를 따라 보호막(118)을 증착한다. 그런 다음, 보호막(118) 상에 제1 감광막(119)을 도포한다. 이때, 제1 감광막(119)은 G-Line용 또는 DUV(Deep Ultra Vialet)용 감광막을 도포한다.

이어서, 도 5에 도시된 바와 같이, 건식식각공정(120)을 실시하여 제1 감광막(119)을 식각한다. 이로써, 보호막(118)의 단차부에 제1 감광막 패턴(119a)이 형성된다. 따라서, 보호막(118)의 표면단차를 감소시킬 수 있다.

여기서, 건식식각공정(120)은 산소를 포함한 플라즈마 방식으로 실시한다.

이어서, 도 6에 도시된 바와 같이, 보호막(118) 및 제1 감광막 패턴(119a) 상에 제1 감광막(미도시)과는 파장 영역이 다른 제2 감광막(미도시)을 도포한 후, 포토마스크(미도시)를 이용한 노광공정 및 현상공정을 실시하여 제2 감광막 패턴(122)을 형성한다. 이때, 제2 감광막은 I-Line용 감광막을 도포한다.

이어서, 제2 감광막 패턴(122)을 식각마스크로 이용한 식각공정(123)을 실시하여 퓨즈 영역(F)의 노출된 제1 감광막 패턴(119a)을 식각하는 동시에 패드 영역 (P)의 노출된 보호막(118)을 식각한다. 그런 다음, 퓨즈 영역(F)의 보호막(118)과 함께 노출된 패드 영역(P)의 금속 패턴(117) 상부를 식각한다. 이로써, 퓨즈 영역(F)에는 제2 절연막(113)의 일부를 노출시키는 퓨즈 박스(125)가 형성되는 동시에 패드 영역(P)에는 금속 패턴(117)을 이루는 TiN막(116)이 제거된다.

여기서, 퓨즈 박스(125) 형성을 위한 식각공정(123)은 불소(Fluorine)를 포함한 플라즈마 방식으로 실시한다.

즉, 본 발명의 바람직한 실시예에 따르면, 퓨즈 라인 패턴을 덮는 절연막 상에 최종 금속배선인 금속 패턴을 형성한 후 금속 패턴 및 절연막 상부의 단차를 따라 보호막을 증착한다. 그런 다음, 보호막의 단차부에 제1 감광막 패턴을 형성하여 보호막의 표면단차를 감소시키고, 그 상부에 제2 감광막 패턴을 형성한 후 이를 이용한 식각공정을 실시하여 퓨즈 영역에 퓨즈 박스를 형성시키면서 패드 영역의 금속 패턴 표면을 식각한다.

결국, 제1 감광막 패턴을 통해 보호막의 표면 단차를 감소시킨 후 제1 감광막 패턴과 파장 영역이 다른 제2 감광막 패턴을 이용한 식각공정을 통해 퓨즈 영역의 퓨즈 박스를 형성하는 동시에 패드 영역의 금속 패턴 표면을 식각함으로써, 퓨즈 영역의 퓨즈 박스 저부에는 일정 두께의 절연막이 잔류되도록 하면서 패드 영역의 TiN막이 모두 제거되도록 한다. 따라서, 전체적인 제조공정 및 제조비용을 감소시키면서 반도체 소자의 동작 특성을 개선시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 제1 감광막 패턴을 통해 보호막의 표면 단차를 감소시킨 후 제1 감광막 패턴과 파장 영역이 다른 제2 감광막 패턴을 이용한 식각공정을 통해 퓨즈 영역의 퓨즈 박스를 형성하는 동시에 패드 영역의 금속 패턴 표면을 식각함으로써, 퓨즈 영역의 퓨즈 박스 저부에는 일정 두께의 절연막이 잔류되도록 하면서 패드 영역의 TiN막이 모두 제거되도록 한다. 따라서, 전체적인 제조공정 및 제조비용을 감소시키면서 반도체 소자의 동작 특성을 개선시킬 수 있다.

Claims

퓨즈 영역과 패드 영역으로 정의된 반도체 기판 상에 절연된 퓨즈 라인 패턴을 형성하는 단계;

상기 퓨즈 라인 패턴을 포함한 상기 기판 전면에 절연막을 형성하는 단계;

상기 절연막 상에 상기 퓨즈 라인 패턴과 전기적으로 연결되는 금속 패턴을 형성하는 단계;

상기 금속 패턴을 포함한 상기 절연막 상부의 단차를 따라 보호막을 증착하는 단계;

상기 보호막의 표면단차가 감소되도록 상기 보호막의 단차부에 제1 감광막 패턴을 형성하는 단계;

상기 보호막 및 상기 제1 감광막 패턴 상에 상기 제1 감광막 패턴과 파장 영역이 다른 제2 감광막 패턴을 형성하는 단계; 및

상기 제2 감광막 패턴을 통해 상기 퓨즈 영역의 상기 제1 감광막 패턴 및 상기 보호막을 식각하여 상기 퓨즈 영역에 상기 절연막을 노출시키는 퓨즈 박스를 형성하는 동시에 상기 패드 영역의 상기 보호막 및 상기 금속 패턴의 표면을 식각하는 단계

를 포함하는 반도체 소자 제조방법.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

상기 금속 패턴은 그 상부에 저반사막을 형성하는 반도체 소자 제조방법.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,

상기 저반사막은 상기 금속 패턴의 표면을 식각할 때 모두 제거되는 반도체 소자 제조방법.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 2 항 또는 제 3 항에 있어서,

상기 저반사막은 TiN막으로 형성하는 반도체 소자 제조방법.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 제1 감광막 패턴은 산소를 포함한 플라즈마 방식을 이용한 건식식각공정을 통해 형성하는 반도체 소자 제조방법.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 1 항 또는 제 2 항에 있어서,

상기 퓨즈 박스는 불소를 포함한 플라즈마 방식을 이용한 건식식각공정을 실 시하여 형성하는 반도체 소자 제조방법.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 절연막은 컨택 플러그를 개재하는 반도체 소자 제조방법.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 7 항에 있어서,

상기 컨택 플러그는 텅스텐으로 형성하여 상기 퓨즈 라인 패턴과 상기 금속 패턴을 전기적으로 연결하는 반도체 소자 제조방법.