KR20030050790A - 반도체 패드 영역 및 퓨즈 영역 형성방법 - Google Patents
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Abstract
본 발명은 패드 영역에서 제 2 금속배선 상부에 형성된 배리어막을 완전히 제거함과 동시에 퓨즈 영역에서 퓨즈 상부에 일정 두께의 절연막을 잔류시키도록 하여 와이어 본딩 및 퓨즈 컷팅 불량을 방지하기 위한 반도체 패드 영역 및 퓨즈 영역 형성방법에 관한 것으로, 패드 영역과 퓨즈 영역이 구분된 반도체 웨이퍼의 퓨즈 영역상에 퓨즈를 형성한 다음 제 1 배리어막을 갖는 제 1 금속배선을 절연막을 통해 선택적으로 접속되도록 형성하는 공정과, 상기 제 1 금속배선이 형성된 결과물의 상부에 층간 절연막을 형성하는 공정과, 상기 층간 절연막상에 제 2 배리어막을 갖는 제 2 금속배선을 형성하는 공정과, 상기 제 2 금속배선이 형성된 결과물의 상부에 TEOS막과 질화막을 순차적으로 형성하는 공정과, 상기 층간 절연막과 제 2 배리어막의 선택비가 5:1 내지 1:1인 조건으로 식각 공정을 진행하여 상기 패드 영역에서는 제 2 배리어막을 노출시키고, 퓨즈 영역에서는 상기 퓨즈 상부의 층간 절연막을 일정 두께로 잔류시키는 공정을 포함하여 형성한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 256M 메모리(Memory)에서 패드(Pad) 영역의 배리어(Barrier)막을 완전히 제거하여 와어어 본딩(Wire Bonding) 불량을 방지함과 동시에 퓨즈(Fuse) 상부에 일정량의 절연막을 잔류시키어 퓨즈 컷팅(Fuse Cutting) 불량을 방지할 수 있는 반도체 패드 영역 및 퓨즈 영역 형성방법에 관한 것이다.
최근 양산되고 있는 256M 메모리는 64M 메모리에 비해 셀(Cell)과 패리(Peri)간 단차가 심하여 두꺼운 두께의 IMD(Inter Metal Dielectric)막을 적용하기 어려운 실정이다.
따라서, 기존의 64M 메모리에서는 IMD막을 12000Å 이상의 두께로 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 약 12000Å의 두께로 형성하고 반면, 256M 메모리에서는 IMD막의 두께를 8500Å으로 줄여 적용하므로써 셀 영역과 패리 영역간 단차를 개선하고 동시에 별도의 CMP 공정은 생략하여 공정을 단순화하고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 패드 영역 및 퓨즈 영역 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 제 1 기술에 따른 64M 반도체 소자 제조공정 단면도이고, 도 2는 종래 제 2 기술에 따른 64M 반도체 소자 제조공정 단면도이고, 도 3 및 도 4는 종래 기술을 적용하여 256M 소자를 제조하였을 발생되는 불량을 도시한 도면이다.
먼저, 종래 제 1 기술을 이용한 64M 메모리는 도 1a에 도시된 바와 같이 패드 영역과 퓨즈 영역이 구분된 반도체 웨이퍼(Wafer)상에 스탑퍼(Stopper) 질화막(11)을 형성하고, 상기 퓨즈 영역의 스탑퍼 질화막(11) 상부에 퓨즈로 적용되는 물질, 예를 들어 TiN막을 패터닝하여 퓨즈(12)를 형성한다.
여기서, 상기 스탑퍼 질화막(11)과 퓨즈(12)를 형성하기 전, 후에 층간 절연막(13)을 형성하여, 상기 스탑퍼 질화막(11) 및 퓨즈(12)는 서로간에 절연되며 상기 층간 절연막(13)에 의해 둘러싸도록 형성한다.
이때, 상기 스탑퍼 질화막(11)은 약 800Å 두께의 실리콘 질화막(SiN)으로 형성하고, 퓨즈(12)는 약 1200Å 두께의 티타늄 질화막(TiN)으로 형성한다.
이어, 상기 층간 절연막(13)에 대한 평탄화 공정을 실시하여 상기 퓨즈(12) 상부에 잔류하는 층간 절연막(13) 두께가 약 3000Å이 되도록 한다.
이어, 상기 층간 절연막(13) 상부에 제 1 배리어막(14a)을 갖는 제 1 금속 배선(14)을 패터닝하고 전면에 12000Å 이상의 두께를 갖는 산화막을 증착하여 IMD막(15)을 형성한다.
이때, 상기 제 1 금속배선(14)은 약 4000Å 두께의 알루미늄-구리 합금으로 형성하고, 상기 제 1 배리어막(14a)은 약 400Å 두께의 TiN막을 이용하여 형성한다.
이후, CMP 공정으로 상기 IMD막(15)이 약 12000Å이 되도록 평탄화를 실시한다.
이어, 상기 IMD막(15)상에 제 2 베리어막(17)을 갖는 제 2 금속배선(16)을 형성한다.
여기서, 상기 제 2 금속 배선(16)이 패드(Pad) 역할을 하게 되며, 약 6000Å 두께의 알루미늄-구리의 합금으로 형성하고, 상기 제 2 배리어막(17)은 약 400Å 두께의 의 TiN막으로 형성한다.
이어, 상기 제 2 금속배선(16)을 포함한 IMD막(15)상에 TEOS(Tetra Ethyl Ortho Silicate)막(18)과 실리콘 질화막(SiN)(19)을 차례로 형성한다.
여기서, 상기 TEOS막(18)은 약 3000Å, 실리콘 질화막(19)은 약 15000Å의 두께로 형성한다.
이어, 상기 실리콘 질화막(19) 상부에 감광막(20)을 도포하고 노광 및 현상 공정을 실시하여 패드 영역은 상기 제 2 금속배선(16) 상부의 실리콘 질화막(19)이 노출되고, 퓨즈 영역은 퓨즈(12) 상부의 실리콘 질화막(19)이 노출되도록 상기 감광막(20)을 패터닝한다.
이어, 패터닝된 감광막(20)을 마스크로 이용하여 상기 실리콘 질화막(19)을 선택적으로 제거한 후, 상기 감광막(20) 패턴을 제거하고 세정 공정을 실시한다.
이어, 도 1b에 도시된 바와 같이 전면에 비감광성 피아이큐(PIQ : Polyimide Isoindro Quindzoline)막(21)을 도포하고 베이크(Bake) 공정을 실시한다.
이어, 상기 잔류하는 실리콘 질화막(19) 상부의 비감광성 피아이큐막(21)을마스킹하는 포토 마스크(Photo Mask)를 이용하여 상기 비감광성 피아이큐막(21)을 습식 제거한다.
이어, 에쉬어(Asher) 공정으로 상기 포토 마스크를 제거한 후, 비감광성 피아이큐막(21)에 대한 하드 베이크(Hard Bake) 공정을 실시한다.
그리고, 상기 비감광성 피아이큐막(21)을 마스크로 패드 영역의 금속배선(16)을 노출시킴과 아울러 퓨즈 영역의 퓨즈(12) 상부에 상기 층간 절연막(13)과 IMD막(15)을 포함하는 절연막이 약 5000Å 정도 잔류할 수 있도록 패드 영역의 TEOS막(18) 및 제 2 배리어막(17)과, 퓨즈 영역의 TEOS막(18) 및 IMD막(15)을 식각한다.
이때, 상기 식각 공정은 CF4와 Ar 혼합 가스 분위기에서 실시하여 상기 IMD막(15)을 구성하는 산화막과 제 2 배리어막(17)인 TiN막의 선택비는 20 : 1 이 되도록 한다.
즉, 패드 영역의 산화막과 퓨즈 영역의 TiN막의 선택비가 20 : 1이 되는 조건으로 식각하되 패드 영역에서의 식각 타겟이 TEOS막(18) 3000Å과 IMD막(15) 10000Å을 포함하여 총 13000Å이 되도록 식각한다.
따라서, 상기 퓨즈(12) 상부의 절연막 두께는 층간 절연막(13) 3000Å과 IMD막(15) 2000Å을 포함하여 총 5000Å이 된다.
이후, 세정 공정을 실시하여 종래 제 1 기술에 따른 반도체 소자 제조방법을 완성한다.
종래 제 2 기술에 따른 64M 반도체 소자 제조 방법은 실리콘 질화막(19)을 형성하는 공정까지는 종래 제 1 기술에 따른 64M 반도체 소자 제조 방법과 동일하며, 종래 제 1 기술에서의 비감광성 피아이큐막(21) 대신에 감광성 피아이큐막(22)을 이용하여 이후 식각 공정을 실시하는 것이다.
도 2를 참조하여 실리콘 질화막(19) 이후 공정을 상세히 설명하면 다음과 같다.
우선, 실리콘 질화막(19)상에 감광성 피아이큐막(22)과 포토레지스트(도시하지 않음)를 차례로 도포한다.
이어, 노광 및 현상 공정으로 상기 패드 영역은 상기 제 2 금속배선(16) 상부의 실리콘 질화막(19)이 노출되고, 퓨즈 영역은 퓨즈(12) 상부의 실리콘 질화막(19)이 노출되도록 상기 포토레지스트와 감광성 피아이큐막(22)을 선택적으로 패터닝한다.
이어, 상기 포토레지스트를 제거한 후, 상기 감광성 피아이큐막(22)에 대한 하드 베이크(Hard Bake) 공정을 실시한다.
이어, 상기 패터닝된 감광성 피아이큐막(22)을 마스크로 패드 영역에서는 상기 제 2 금속배선(16)이 노출되도록 상기 실리콘 질화막(19)과, TEOS막(18)과, 제 2 배리어막(17)을 제거하고 퓨즈 영역에서는 상기 퓨즈(12) 상부의 상기 층간 절연막(13) 및 MID막(15)을 포함하는 절연막이 약 5000Å의 두께로 잔류하도록 상기 실리콘 질화막(19)과, TEOS막(18)과, IMD막(15)을 선택적으로 제거한다.
이때, 상기 식각 공정은 CF4와 Ar 혼합 가스 분위기에서 실시하여 상기 IMD막(15)인 산화막과 제 2 배리어막(17)인 TiN막의 선택비가 20 : 1이 되도록 한다.
즉, 패드 영역의 산화막과 퓨즈 영역의 TiN막의 선택비가 20 : 1이 되는 조건으로 식각하되 패드 영역에서의 식각 타겟이 TEOS막(18) 3000Å과 IMD막(15) 10000Å을 포함하여 총 13000Å이 되도록 식각한다.
따라서, 상기 퓨즈(12) 상부의 절연막 두께는 층간 절연막(13) 3000Å과 IMD막(15) 2000Å을 포함하여 총 5000Å이 된다.
따라서, 상기 퓨즈(12) 상부의 절연막 두께는 층간 절연막(13) 3000Å와 IMD막(15) 2000Å을 포함하여 5000Å이 된다.
이어, 후세정 공정을 실시하고 상기 감광성 피아이큐막(22)에 대하여 한번 더 베이크(Bake) 공정을 실시하여 64M 메모리의 종래 제 2 기술에 따른 반도체 소자를 완성한다.
그러나, 256M 메모리에서는 상기 IMD막(15)을 8500Å으로 형성하므로 퓨즈(12) 상부에 IMD막(15)을 일정량 남기기 위해서는 식각 타겟을 13000Å에서 9500Å으로 줄여 공정을 진행하여야 한다. 하지만, 이와 같이 식각 타겟을 줄일 경우 도 3의 A 영역에 도시된 바와 같이, 패드 영역 표면에 TiN막이 잔류하게 되어 와이어 본딩(Wire Bonding)시 정상적인 와이어 본딩이 되지 않는 불량이 발생된다.
그리고, 패드 영역 표면에 TiN막을 완전히 제거하기 위해서는 기존 식각 타겟인 13000Å으로 식각을 진행하여야 하지만, 이와 같이 공정을 진행하면 도 4에 B영역에 도시된 바와 같이, 퓨즈(12) 상부에 IMD막(15) 및 층간 절연막(13)이 거의 남지 않게 되어 퓨즈 컷팅(Fuse Cutting)시 정상적인 퓨즈 컷팅이 안 되는 불량이 발생된다.
따라서, 상기와 같은 종래의 반도체 패드 영역 및 퓨즈 영역 형성방법은 다음과 같은 문제점이 있다.
첫째, 256M 메모리에서 퓨즈 영역 상부에서 일정량의 절연막(층간 절연막 및 IMD막)을 남기기 위해서는 식각 타겟을 줄어 공정을 진행하면 되지만, 이와 같이 공정을 진행하면 패드 영역에 배리어막(TiN)이 완전히 제거되지 않아 와이어 본딩 불량이 발생된다.
둘째, 256M 메모리에서 패드 영역에 배리어막을 완전히 제거하기 위해서 기존 식각 타겟 그대로 공정을 진행하면 되지만, 이와 같이 공정을 실시할 경우 퓨즈 영역 상부에 절연막(IMD막 및 층간 절연막)이 거의 남지 않거나 완전히 제거되므로 퓨즈 컷팅시 정상적인 퓨즈 컷팅이 되지 않는 불량이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 256M 메모리의 패드 영역의 배리어막을 완전히 제거하여 와어어 본딩 불량을 방지함과 아울러, 퓨즈 상부의 절연막을 일정한 두께로 확보하여 퓨즈 컷팅 불량을 방지하기에 적합한 반도체 패드 영역 및 퓨즈 영역 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 제 1 기술에 따른 64M 반도체 소자 제조공정 단면도
도 2는 종래 제 2 기술에 따른 64M 반도체 소자 제조공정 단면도
도 3 및 도 4는 종래 기술을 적용하여 256M 반도체 소자를 제조하였을 발생되는 불량을 도시한 도면
도 5a 내지 도 5b는 본 발명의 제 1 실시예에 따른 반도체 소자 제조공정 단면도
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
31 : 스탑퍼 질화막 32 : 퓨즈
33 : 층간 절연막 34 : 제 1 금속배선
34a : 제 1 배리어막 35 : IMD막
36 : 제 2 금속배선 37 : 제 2 배리어막
38 : TEOS막 39 : 실리콘 질화막
40 : 감광막 41 : 비감광성 PIQ막
42 : 감광성 PIQ막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 패드 영역 및 퓨즈 영역 형성방법은 패드 영역과 퓨즈 영역이 구분된 반도체 웨이퍼의 퓨즈 영역상에 퓨즈를 형성한 다음 제 1 배리어막을 갖는 제 1 금속배선을 절연막을 통해 선택적으로 접속되도록 형성하는 공정과, 상기 제 1 금속배선이 형성된 결과물의 상부에 층간 절연막을 형성하는 공정과, 상기 층간 절연막상에 제 2 배리어막을 갖는 제 2 금속배선을 형성하는 공정과, 상기 제 2 금속배선이 형성된 결과물의 상부에 TEOS막과 질화막을 순차적으로 형성하는 공정과, 상기 층간 절연막과 제 2 배리어막의 선택비가 5:1 내지 1:1인 조건으로 식각 공정을 진행하여 상기 패드 영역에서는 제 2 배리어막을 노출시키고, 퓨즈 영역에서는 상기 퓨즈 상부의 층간 절연막을 일정 두께로 잔류시키는 공정을 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 패드 영역 및 퓨즈 영역 형성방법을 설명하면 다음과 같다.
도 5a 내지 도 5b는 본 발명의 제 1 실시예에 따른 반도체 소자 제조공정 단면도이고, 도 6은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명의 제 1 실시예에 따른 256M 메모리는 도 5a에 도시된 바와 같이 패드 영역과 퓨즈 영역이 구분된 반도체 웨이퍼(Wafer)상에 스탑퍼(Stopper) 질화막(31)을 형성하고, 상기 퓨즈 영역의 스탑퍼 질화막(31) 상부에 퓨즈로 적용되는 물질, 예를 들어 TiN막을 패터닝하여 퓨즈(32)를 형성한다.
여기서, 상기 스탑퍼 질화막(31)과 퓨즈(32)를 형성하기 전, 후에 층간 절연막(33)을 형성하여, 상기 스탑퍼 질화막(31) 및 퓨즈(32)는 서로 절연되며 각각은상기 층간 절연막(33)에 의해 둘러싸도록 형성한다.
이때, 상기 스탑퍼 질화막(31)은 약 800Å 두께의 실리콘 질화막(SiN)으로 형성하고, 퓨즈(32)는 약 1200Å 두께의 티타늄 질화막(TiN)으로 형성한다.
이어, 상기 층간 절연막(33)에 대한 평탄화 공정을 실시하여 상기 퓨즈(32) 상부에 잔류하는 층간 절연막(33) 두께가 약 3000Å이 되도록 형성한다.
이어, 상기 층간 절연막(33) 상부에 제 1 배리어막(34a)을 갖는 제 1 금속 배선(34)을 패터닝하고 전면에 8500Å 이상의 두께를 갖는 산화막을 증착하여 IMD막(35)을 형성한다.
이때, 상기 제 1 금속배선(34)은 약 4000Å 두께의 알루미늄-구리 합금으로 형성하고, 상기 제 1 배리어막(34a)은 약 400Å 두께의 TiN막을 이용하여 형성한다.
이어, 상기 IMD막(35)상에 제 2 배리어막(37)을 갖는 제 2 금속배선(36)을 형성한다.
여기서, 상기 제 2 금속 배선(36)은 패드(Pad) 역할을 하며, 약 6000Å 두께의 알루미늄-구리의 합금으로 형성하고, 상기 제 2 배리어막(37)은 약 400Å 두께의 의 TiN막으로 형성한다.
이어, 상기 제 2 금속배선(36)을 포함한 IMD막(35)상에 TEOS(Tetra Ethyl Ortho Silicate)막(38)과 실리콘 질화막(SiN)(39)을 차례로 형성한다.
여기서, 상기 TEOS막(38)은 약 3000Å, 실리콘 질화막(39)은 약 15000Å의 두께로 형성한다.
이어, 상기 실리콘 질화막(39) 상부에 감광막(40)을 도포하고 노광 및 현상 공정을 실시하여 패드 영역은 상기 제 2 금속배선(36) 상부의 실리콘 질화막(39)이 노출되고, 퓨즈 영역은 퓨즈(32) 상부의 실리콘 질화막(39)이 노출되도록 상기 감광막(40)을 패터닝한다.
이어, 패터닝된 감광막(40)을 마스크로 이용하여 상기 실리콘 질화막(39)을 선택적으로 제거한 후, 상기 감광막(40) 패턴을 제거하고 세정 공정을 실시한다.
이어, 도 5b에 도시된 바와 같이 전면에 비감광성 피아이큐(PIQ : Polyimide Isoindro Quindzoline)막(41)을 도포하고 베이크(Bake) 공정을 실시한다.
이어, 상기 잔류하는 실리콘 질화막(39) 상부의 비감광성 피아이큐막(41)을 마스킹하는 포토 마스크(Photo Mask)를 이용하여 상기 비감광성 피아이큐막(41)을 습식 제거한다.
이어, 에쉬어(Asher) 공정으로 상기 포토 마스크를 제거한 후, 비감광성 피아이큐막(41)에 대한 하드 베이크(Hard Bake) 공정을 실시한다.
그리고, 상기 비감광성 피아이큐막(41)을 마스크로 패드 영역의 금속배선(36)을 노출시킴과 아울러 퓨즈 영역의 퓨즈(32) 상부의 절연막(IMD막(35) 및 층간 절연막(33))이 약 5000Å 정도 잔류할 수 있도록 패드 영역의 TEOS막(38) 및 제 2 배리어막(37)과, 퓨즈 영역의 TEOS막(38) 및 IMD막(35)을 식각한다.
이때, 상기 식각 공정은 CF4,CHF3, SF6, Ar 혼합 가스 분위기의 듀얼 프리컨시 캐패시티브 리액터(Dual Frequency Capacitive Reactor)에서 실시하며, 상기IMD막(35)을 구성하는 산화막과 제 2 배리어막(37)인 TiN막의 선택비가 [5 : 1]∼[1 :1]이 되도록 한다. 여기서, 상기 Ar 가스의 유량이 전체 가스 유량의 72% 이상이 되도록 하고, CF4,CHF3, SF6의 가스 유량은 각각 전체 가스 유량의 14%, 7%, 7% 미만이 되도록 한다.
즉, 패드 영역의 산화막과 퓨즈 영역의 TiN막의 선택비가 [5:1]∼[1:1]이 되는 조건으로 식각하되 패드 영역에서의 식각 타겟이 TEOS막(38) 3000Å과 IMD막(35) 6500Å을 포함하여 총 8500Å이 되도록 식각한다.
따라서, 상기 퓨즈(32) 상부의 절연막 두께는 층간 절연막(33) 3000Å과 IMD막(35) 2000Å을 포함하여 총 5000Å이 된다.
이후, 세정 공정을 실시하여 본 발명의 제 1 실시예에 따른 반도체 소자 제조방법을 완성한다.
본 발명의 제 2 실시예에 따른 256M 반도체 소자 제조 방법은 실리콘 질화막(39)을 형성하는 공정까지는 본 발명의 제 1 실시예에 따른 반도체 소자 제조 방법과 동일하며, 본 발명의 제 1 실시예에서의 비감광성 피아이큐막(41) 대신에 감광성 피아이큐막(42)을 이용하여 이후 식각 공정을 실시하는 것이다.
도 2를 참조하여 실리콘 질화막(39) 이후 공정을 상세히 설명하면 다음과 같다.
우선, 실리콘 질화막(39)상에 감광성 피아이큐막(42)과 포토레지스트(도시하지 않음)를 차례로 도포한다.
이어, 노광 및 현상 공정으로 상기 패드 영역은 상기 제 2 금속배선(36) 상부의 실리콘 질화막(39)이 노출되고, 퓨즈 영역은 퓨즈(32) 상부의 실리콘 질화막(39)이 노출되도록 상기 포토레지스트와 감광성 피아이큐막(42)을 선택적으로 패터닝한다.
이어, 상기 포토레지스트를 제거한 후, 상기 감광성 피아이큐막(42)에 대한 하드 베이크(Hard Bake) 공정을 실시한다.
이어, 상기 패터닝된 감광성 피아이큐막(42)을 마스크로 패드 영역에서는 상기 제 2 금속배선(36)이 노출되도록 상기 실리콘 질화막(39)과, TEOS막(38)과, 제 2 배리어막(37)을 제거하고 퓨즈 영역에서는 상기 퓨즈(32) 상부에 절연막(MID막(35) 및 층간 절연막(33))이 약 5000Å의 두께로 잔류하도록 상기 실리콘 질화막(39)과, TEOS막(38)과, IMD막(35)을 선택적으로 제거한다.
이때, 상기 식각 공정은 CF4,CHF3, SF6, Ar 혼합 가스 분위기의 듀얼 프리컨시 캐패시티브 리액터(Dual Frequency Capacitive Reactor)에서 실시하며, 상기 IMD막(35)을 구성하는 산화막과 제 2 배리어막(37)인 TiN막의 선택비가 [5 : 1]∼[1 :1]이 되도록 한다. 여기서, 상기 Ar 가스의 유량이 전체 가스 유량의 72% 이상이 되도록 하고, CF4,CHF3, SF6의 가스 유량은 각각 전체 가스 유량의 14%, 7%, 7% 미만이 되도록 한다.
즉, 패드 영역의 산화막과 퓨즈 영역의 TiN막의 선택비가 [5:1]∼[1:1]이 되는 조건으로 식각하되 패드 영역에서의 식각 타겟이 TEOS막(38) 3000Å과IMD막(35) 6500Å을 포함하여 총 8500Å이 되도록 식각한다.
따라서, 상기 퓨즈(32) 상부의 절연막 두께는 층간 절연막(33) 3000Å과 IMD막(35) 2000Å을 포함하여 총 5000Å이 된다.
이어, 후세정 공정을 실시하고 상기 감광성 피아이큐막(42)에 대하여 한번 더 베이크(Bake) 공정을 실시하여 본 발명의 제 2 실시예에 따른 256M 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 패드 영역 및 퓨즈 영역 형성방법은 다음과 같은 효과가 있다.
첫째, 패드 영역과 퓨즈 영역이 작은 단차를 갖는 공정에서 이용 가능하므로 두꺼운 절연막을 적용하기 어려운 256M 메모리 양산에 효과적이다.
둘째, 256M 공정에서 패드 영역의 배리어막을 완전히 제거 가능하므로 와이어 본딩시 정상적인 와이어 본딩이 되지 않는 불량을 방지할 수 있다.
셋째, 256M 공정에서 퓨즈 영역의 퓨즈 상부에 일정 두께의 절연막을 확보할 수 있으므로 퓨즈 컷팅시 정상적인 퓨즈 컷팅이 안 되는 불량을 방지할 수 있다.
Claims (3)
- 패드 영역과 퓨즈 영역이 구분된 반도체 웨이퍼의 퓨즈 영역상에 퓨즈를 형성한 다음 제 1 배리어막을 갖는 제 1 금속배선을 절연막을 통해 선택적으로 접속되도록 형성하는 공정과;상기 제 1 금속배선이 형성된 결과물의 상부에 층간 절연막을 형성하는 공정과;상기 층간 절연막상에 제 2 배리어막을 갖는 제 2 금속배선을 형성하는 공정과;상기 제 2 금속배선이 형성된 결과물의 상부에 TEOS막과 질화막을 순차적으로 형성하는 공정과;상기 층간 절연막과 제 2 배리어막의 선택비가 5:1 내지 1:1인 조건으로 식각 공정을 진행하여 상기 패드 영역에서는 제 2 배리어막을 노출시키고, 퓨즈 영역에서는 상기 퓨즈 상부의 층간 절연막을 일정 두께로 잔류시키는 공정을 포함하여 형성하는 것을 특징으로 하는 반도체 패드 영역 및 퓨즈 영역 형성방법.
- 제 1항에 있어서, 상기 식각 공정은 CF4, CHF3, SF6, Ar의 혼합 가스 분위기의 듀얼 프리컨시 캐패시티브 리액터(Dual Frequency Capacitive Reactor)에서 실시하는 것을 특징으로 하는 반도체 패드 영역 및 퓨즈 영역 형성방법.
- 제 2항에 있어서, 상기 CF4, CHF3, SF6, Ar 가스의 유량은 각각 전체 가스 유량의 14% 미만, 7%미만, 7%미만, 72% 이상인 것을 특징으로 하는 반도체 패드 영역 및 퓨즈 영역 형성방법.
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2001
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