JPH0917860A - 半導体素子における配線構造とその製造方法 - Google Patents
半導体素子における配線構造とその製造方法Info
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- JPH0917860A JPH0917860A JP16170895A JP16170895A JPH0917860A JP H0917860 A JPH0917860 A JP H0917860A JP 16170895 A JP16170895 A JP 16170895A JP 16170895 A JP16170895 A JP 16170895A JP H0917860 A JPH0917860 A JP H0917860A
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Abstract
(57)【要約】
【目的】 吸湿防止を行いつつ配線容量の上昇を抑える
構造と、このような構造を実現するための製造方法を提
供する。 【構成】 基体上に設けられた下層層間絶縁膜１０の上
に複数列の配線１３が形成され、配線１３を覆って下層
層間絶縁膜１０の上に上層層間絶縁膜１９が形成され
た、半導体素子における配線構造である。配線１３が下
層層間絶縁膜１０上に下層低透水性絶縁膜１１ａを介し
て配設されている。配線１３の上面および両側面が低透
水性絶縁膜１８によって被覆されている。下層低透水性
絶縁膜１１ａおよび低透水性絶縁膜１８が、共に配線１
３間で連続することなく、各配線毎に独立して形成され
ている。また、この配線構造を得る製造方法。
構造と、このような構造を実現するための製造方法を提
供する。 【構成】 基体上に設けられた下層層間絶縁膜１０の上
に複数列の配線１３が形成され、配線１３を覆って下層
層間絶縁膜１０の上に上層層間絶縁膜１９が形成され
た、半導体素子における配線構造である。配線１３が下
層層間絶縁膜１０上に下層低透水性絶縁膜１１ａを介し
て配設されている。配線１３の上面および両側面が低透
水性絶縁膜１８によって被覆されている。下層低透水性
絶縁膜１１ａおよび低透水性絶縁膜１８が、共に配線１
３間で連続することなく、各配線毎に独立して形成され
ている。また、この配線構造を得る製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子においてそ
の高速動作および低消費電力を可能にする配線構造と、
この配線構造を製造する方法に関する。
の高速動作および低消費電力を可能にする配線構造と、
この配線構造を製造する方法に関する。
【０００２】
【従来の技術】論理ＬＳＩ等の半導体素子では、０．５
μｍルール世代以降急速にクロック周波数をあげている
ことなどから、その性能が配線遅延時間で決まるように
なってきている。配線遅延時間は、配線の寄生容量すな
わち配線容量と、配線抵抗とによって決定される。した
がって、配線遅延時間を小さくするためには、配線容量
あるいは配線抵抗を低減すればよいことになる。しかし
て、配線抵抗を低減するためには、配線材料が同じであ
る以上その断面積を大きくしなければならないが、断面
積を大きくするのでは半導体素子の微細化が損なわれて
しまうことから、この方向での検討はあまりなされてい
ないのが現状である。よって、近年では、配線遅延時間
を小さくするための手法として、主に配線容量を低減す
ることが検討されている。
μｍルール世代以降急速にクロック周波数をあげている
ことなどから、その性能が配線遅延時間で決まるように
なってきている。配線遅延時間は、配線の寄生容量すな
わち配線容量と、配線抵抗とによって決定される。した
がって、配線遅延時間を小さくするためには、配線容量
あるいは配線抵抗を低減すればよいことになる。しかし
て、配線抵抗を低減するためには、配線材料が同じであ
る以上その断面積を大きくしなければならないが、断面
積を大きくするのでは半導体素子の微細化が損なわれて
しまうことから、この方向での検討はあまりなされてい
ないのが現状である。よって、近年では、配線遅延時間
を小さくするための手法として、主に配線容量を低減す
ることが検討されている。
【０００３】配線容量を低減するためには、層間絶縁膜
として低誘電率の材料を用いればよく、このような用途
に適している低誘電率の絶縁物質としてはＳｉＯＦが知
られている。ＳｉＯＦは、例えばＣＶＤ法によるＳｉＯ
2 の生成反応過程にフッ素を導入することで形成される
ものである。よって、ＣＶＤ法によるＳｉＯ2 は従来絶
縁膜として多く用いられていることから、ＳｉＯＦは、
特に製造装置については従来と大きく変えることなく形
成できるといった利点を有している。ところが、ＳｉＯ
Ｆは吸湿性が強く、したがってＳｉＯＦに水分が取り込
まれるとこれからなる層間絶縁膜の誘電率が上昇し、寄
生容量が増加してしまい、また、ＳｉＯＦから脱離した
水がＡｌ配線の信頼性を低下させてしまうといった問題
がある。
として低誘電率の材料を用いればよく、このような用途
に適している低誘電率の絶縁物質としてはＳｉＯＦが知
られている。ＳｉＯＦは、例えばＣＶＤ法によるＳｉＯ
2 の生成反応過程にフッ素を導入することで形成される
ものである。よって、ＣＶＤ法によるＳｉＯ2 は従来絶
縁膜として多く用いられていることから、ＳｉＯＦは、
特に製造装置については従来と大きく変えることなく形
成できるといった利点を有している。ところが、ＳｉＯ
Ｆは吸湿性が強く、したがってＳｉＯＦに水分が取り込
まれるとこれからなる層間絶縁膜の誘電率が上昇し、寄
生容量が増加してしまい、また、ＳｉＯＦから脱離した
水がＡｌ配線の信頼性を低下させてしまうといった問題
がある。
【０００４】このような背景から従来では、ＳｉＯＦに
よって層間絶縁膜を形成した場合、ＳｉＯＦが吸湿する
ことを防ぐため、吸湿防止膜として機能する低透水性絶
縁膜でＳｉＯＦ（層間絶縁膜）を被覆するといった対策
がなされている。以下、ＳｉＯＦからなる層間絶縁膜が
低透水性絶縁膜で被覆された配線構造の一例を、その製
造方法に基づき図２（ａ）〜（ｃ）を参照して説明す
る。
よって層間絶縁膜を形成した場合、ＳｉＯＦが吸湿する
ことを防ぐため、吸湿防止膜として機能する低透水性絶
縁膜でＳｉＯＦ（層間絶縁膜）を被覆するといった対策
がなされている。以下、ＳｉＯＦからなる層間絶縁膜が
低透水性絶縁膜で被覆された配線構造の一例を、その製
造方法に基づき図２（ａ）〜（ｃ）を参照して説明す
る。
【０００５】まず、図２（ａ）に示すようにシリコン基
板（図示略）上に形成されたＳｉＯＦからなる下層層間
絶縁膜１の上に、プラズマＣＶＤ法によってＳｉＮを厚
さ６０ｎｍ程度に堆積し、ＳｉＮからなる下層低透水性
絶縁膜２を形成する。次に、この下層低透水性絶縁膜２
上にＴｉＮを厚さ１００ｎｍ程度に堆積し、これの上に
Ａｌ−Ｃｕ（２％）を厚さ５００ｎｍ程度に堆積し、さ
らにこれの上にＴｉＮを厚さ５０ｎｍ程度に堆積する。
そして、これらの堆積膜上にレジスト層（図示略）を形
成し、その後公知のリソグラフィ技術、エッチング技術
によって前記ＴｉＮ、Ａｌ−Ｃｕ（２％）、ＴｉＮの各
膜を同時にパターニングすることにより、図２（ａ）に
示すようにＴｉＮからなるバリアメタル３と、Ａｌ−Ｃ
ｕ（２％）からなる配線４と、ＴｉＮからなる反射防止
膜５とによって構成される配線パターン６を得る。
板（図示略）上に形成されたＳｉＯＦからなる下層層間
絶縁膜１の上に、プラズマＣＶＤ法によってＳｉＮを厚
さ６０ｎｍ程度に堆積し、ＳｉＮからなる下層低透水性
絶縁膜２を形成する。次に、この下層低透水性絶縁膜２
上にＴｉＮを厚さ１００ｎｍ程度に堆積し、これの上に
Ａｌ−Ｃｕ（２％）を厚さ５００ｎｍ程度に堆積し、さ
らにこれの上にＴｉＮを厚さ５０ｎｍ程度に堆積する。
そして、これらの堆積膜上にレジスト層（図示略）を形
成し、その後公知のリソグラフィ技術、エッチング技術
によって前記ＴｉＮ、Ａｌ−Ｃｕ（２％）、ＴｉＮの各
膜を同時にパターニングすることにより、図２（ａ）に
示すようにＴｉＮからなるバリアメタル３と、Ａｌ−Ｃ
ｕ（２％）からなる配線４と、ＴｉＮからなる反射防止
膜５とによって構成される配線パターン６を得る。
【０００６】次いで、このような配線パターン６を覆っ
て前記下層低透水性絶縁膜２上に、再度プラズマＣＶＤ
法によってＳｉＮを厚さ６０ｎｍ程度に堆積し、図２
（ｂ）に示すようにＳｉＮからなる低透水性絶縁膜７を
形成する。次いで、プラズマＣＶＤ法によって低透水性
絶縁膜７上にＳｉＯＦを厚さ２μｍ程度に堆積し、さら
にその表層部をＣＭＰ法（化学的機械的研磨法）で研磨
することによって平坦化し、図２（ｃ）に示すように膜
厚１μｍ程度の上層層間絶縁膜８を形成する。さらに、
この上層層間絶縁膜８を４００℃で３０分間アニール
し、その後、これの上にＳｉＮを堆積して上層低透水性
絶縁膜９を形成する。
て前記下層低透水性絶縁膜２上に、再度プラズマＣＶＤ
法によってＳｉＮを厚さ６０ｎｍ程度に堆積し、図２
（ｂ）に示すようにＳｉＮからなる低透水性絶縁膜７を
形成する。次いで、プラズマＣＶＤ法によって低透水性
絶縁膜７上にＳｉＯＦを厚さ２μｍ程度に堆積し、さら
にその表層部をＣＭＰ法（化学的機械的研磨法）で研磨
することによって平坦化し、図２（ｃ）に示すように膜
厚１μｍ程度の上層層間絶縁膜８を形成する。さらに、
この上層層間絶縁膜８を４００℃で３０分間アニール
し、その後、これの上にＳｉＮを堆積して上層低透水性
絶縁膜９を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うにして得られた配線構造では以下に述べる不都合があ
る。層間絶縁膜材料として用いているＳｉＯＦはその誘
電率が３．４程度であり、従来層間絶縁膜材料として一
般に用いられているＳｉＯ2 の誘電率が３．９であるの
に対して低いことから、前記の配線構造ではＳｉＯ2 を
用いた場合に比べ、誘電率の差に相当する配線容量（寄
生容量）を低減することができると考えられる。
うにして得られた配線構造では以下に述べる不都合があ
る。層間絶縁膜材料として用いているＳｉＯＦはその誘
電率が３．４程度であり、従来層間絶縁膜材料として一
般に用いられているＳｉＯ2 の誘電率が３．９であるの
に対して低いことから、前記の配線構造ではＳｉＯ2 を
用いた場合に比べ、誘電率の差に相当する配線容量（寄
生容量）を低減することができると考えられる。
【０００８】ところが、吸湿防止膜として機能する下層
低透水性絶縁膜２、低透水性絶縁膜７、上層低透水性絶
縁膜８は、誘電率が７．５のＳｉＮによって形成されて
いることから、特に配線４、４間においては該低透水性
絶縁膜７と下層層間絶縁膜２とを合わせた上層層間絶縁
膜の実効的な誘電率が上昇し、配線容量の低減効果が小
さくなってしまっている。すなわち、配線４、４間にお
いては、誘電率が高い部分に電気力線が集中し、配線間
容量が増加するが、該配線４、４間では低透水性絶縁膜
７と下層層間絶縁膜２とが上層層間絶縁膜８に接して設
けられていることから、配線４、４間においては上層層
間絶縁膜８単独の場合に比べ、配線間容量の増加がより
顕著になってしまうのである。
低透水性絶縁膜２、低透水性絶縁膜７、上層低透水性絶
縁膜８は、誘電率が７．５のＳｉＮによって形成されて
いることから、特に配線４、４間においては該低透水性
絶縁膜７と下層層間絶縁膜２とを合わせた上層層間絶縁
膜の実効的な誘電率が上昇し、配線容量の低減効果が小
さくなってしまっている。すなわち、配線４、４間にお
いては、誘電率が高い部分に電気力線が集中し、配線間
容量が増加するが、該配線４、４間では低透水性絶縁膜
７と下層層間絶縁膜２とが上層層間絶縁膜８に接して設
けられていることから、配線４、４間においては上層層
間絶縁膜８単独の場合に比べ、配線間容量の増加がより
顕著になってしまうのである。
【０００９】しかして、半導体素子においてはその微細
化に伴なって隣合う配線の間隔が狭くなり、配線間容量
が多くなるのに対し、配線の縦構造（厚さ方向）ではほ
とんど寸法変化がなく、層間容量も変化が少なくなって
いる。したがって、微細化に連れて配線容量に占める配
線間容量の比率が増加し、例えば０．２５μｍルール世
代では配線間容量の配線容量に占める比率が非常に高く
なってきていることから、前述したように配線間容量が
増加すると配線容量そのものが非常に高くなってしまう
のである。
化に伴なって隣合う配線の間隔が狭くなり、配線間容量
が多くなるのに対し、配線の縦構造（厚さ方向）ではほ
とんど寸法変化がなく、層間容量も変化が少なくなって
いる。したがって、微細化に連れて配線容量に占める配
線間容量の比率が増加し、例えば０．２５μｍルール世
代では配線間容量の配線容量に占める比率が非常に高く
なってきていることから、前述したように配線間容量が
増加すると配線容量そのものが非常に高くなってしまう
のである。
【００１０】一方、防湿性が高く、誘電率が低く、かつ
半導体製造プロセスに適合する材料があれば、その材料
を使用することによって配線容量の低減が図れるのであ
るが、そのような材料は発見されあるいは開発されてい
ないのが現状である。本発明は前記事情に鑑みてなされ
たもので、その目的とするところは、吸湿防止を行いつ
つ配線容量の上昇を抑える構造と、このような構造を実
現するための製造方法を提供することにある。
半導体製造プロセスに適合する材料があれば、その材料
を使用することによって配線容量の低減が図れるのであ
るが、そのような材料は発見されあるいは開発されてい
ないのが現状である。本発明は前記事情に鑑みてなされ
たもので、その目的とするところは、吸湿防止を行いつ
つ配線容量の上昇を抑える構造と、このような構造を実
現するための製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体素子にお
ける配線構造では、基体上に設けられた下層層間絶縁膜
の上に複数列の配線が形成され、該配線を覆って前記下
層層間絶縁膜の上に上層層間絶縁膜が形成されてなり、
前記配線が前記下層層間絶縁膜上に下層低透水性絶縁膜
を介して配設され、かつ該配線の上面および両側面が低
透水性絶縁膜によって被覆され、前記下層低透水性絶縁
膜および低透水性絶縁膜が、共に前記配線間で連続する
ことなく、各配線毎に独立して形成されてなることを前
記課題の解決手段とした。
ける配線構造では、基体上に設けられた下層層間絶縁膜
の上に複数列の配線が形成され、該配線を覆って前記下
層層間絶縁膜の上に上層層間絶縁膜が形成されてなり、
前記配線が前記下層層間絶縁膜上に下層低透水性絶縁膜
を介して配設され、かつ該配線の上面および両側面が低
透水性絶縁膜によって被覆され、前記下層低透水性絶縁
膜および低透水性絶縁膜が、共に前記配線間で連続する
ことなく、各配線毎に独立して形成されてなることを前
記課題の解決手段とした。
【００１２】本発明の半導体素子における配線構造の製
造方法では、基体上に下層層間絶縁膜を形成する工程
と、前記下層層間絶縁膜上に下層低透水性絶縁層を形成
する工程と、前記下層低透水性絶縁層上に配線層を形成
し、かつ該配線層の上に第一低透水性絶縁層を形成する
工程と、前記配線層および第一低透水性絶縁層を共にパ
ターニングし、配線とこれの上を被覆する第一低透水性
絶縁膜とを形成する工程と、前記配線の側面および前記
第一低透水性絶縁膜を覆って前記下層低透水性層上に第
二低透水性絶縁層を形成する工程と、前記第二低透水性
絶縁層を異方性エッチングによりエッチバックし、前記
配線間に前記下層層間絶縁膜を露出させ、かつ前記配線
上に前記第一低透水性絶縁膜を露出させる工程と、前記
エッチバックの後、露出した第一低透水性絶縁膜を覆
い、かつ前記配線間を埋め込んだ状態で前記下層層間絶
縁膜上に上層層間絶縁膜を形成する工程と、を具備した
ことを前記課題の解決手段とした。
造方法では、基体上に下層層間絶縁膜を形成する工程
と、前記下層層間絶縁膜上に下層低透水性絶縁層を形成
する工程と、前記下層低透水性絶縁層上に配線層を形成
し、かつ該配線層の上に第一低透水性絶縁層を形成する
工程と、前記配線層および第一低透水性絶縁層を共にパ
ターニングし、配線とこれの上を被覆する第一低透水性
絶縁膜とを形成する工程と、前記配線の側面および前記
第一低透水性絶縁膜を覆って前記下層低透水性層上に第
二低透水性絶縁層を形成する工程と、前記第二低透水性
絶縁層を異方性エッチングによりエッチバックし、前記
配線間に前記下層層間絶縁膜を露出させ、かつ前記配線
上に前記第一低透水性絶縁膜を露出させる工程と、前記
エッチバックの後、露出した第一低透水性絶縁膜を覆
い、かつ前記配線間を埋め込んだ状態で前記下層層間絶
縁膜上に上層層間絶縁膜を形成する工程と、を具備した
ことを前記課題の解決手段とした。
【００１３】
【作用】本発明の半導体素子における配線構造によれ
ば、その配線が下層層間絶縁膜の上に下層低透水性絶縁
膜を介して配設され、かつ該配線の上面および両側面が
低透水性絶縁膜によって被覆され、前記下層低透水性絶
縁膜および低透水性絶縁膜が、共に前記配線間で連続す
ることなく、各配線毎に独立して形成されてなるので、
配線間においては、該配線の側面には低透水性絶縁膜が
形成されているものの、配線間における前記下層層間絶
縁膜上の少なくとも一部には下層低透水性絶縁膜が無
く、したがって該下層層間絶縁膜が配線間に露出するよ
うになる。よって、配線間にて下層低透水性絶縁膜を介
することなく下層層間絶縁膜が上層層間絶縁膜に連続し
て配置されているので、この箇所にて電気力線の集中が
部分的に断ち切られるようになり、配線の側面が低透水
性絶縁膜によって被覆されているにもかかわらず配線間
容量の増加が抑えられる。
ば、その配線が下層層間絶縁膜の上に下層低透水性絶縁
膜を介して配設され、かつ該配線の上面および両側面が
低透水性絶縁膜によって被覆され、前記下層低透水性絶
縁膜および低透水性絶縁膜が、共に前記配線間で連続す
ることなく、各配線毎に独立して形成されてなるので、
配線間においては、該配線の側面には低透水性絶縁膜が
形成されているものの、配線間における前記下層層間絶
縁膜上の少なくとも一部には下層低透水性絶縁膜が無
く、したがって該下層層間絶縁膜が配線間に露出するよ
うになる。よって、配線間にて下層低透水性絶縁膜を介
することなく下層層間絶縁膜が上層層間絶縁膜に連続し
て配置されているので、この箇所にて電気力線の集中が
部分的に断ち切られるようになり、配線の側面が低透水
性絶縁膜によって被覆されているにもかかわらず配線間
容量の増加が抑えられる。
【００１４】本発明の半導体素子における配線構造の製
造方法によれば、上面を第一低透水性絶縁膜で被覆した
配線の側面、および該第一低透水性絶縁膜を覆って下層
層間絶縁膜上に第二低透水性絶縁層を形成し、次いで該
第二低透水性絶縁層を異方性エッチングによりエッチバ
ックして、前記配線間に前記下層層間絶縁膜を露出さ
せ、その後下層層間絶縁膜上に上層層間絶縁膜を形成す
るので、配線間にて露出した下層層間絶縁膜上に第二低
透水性絶縁層を介することなく上層層間絶縁膜を形成す
ることができ、これにより前記の配線間容量の増加を抑
えた配線構造が製造可能になる。
造方法によれば、上面を第一低透水性絶縁膜で被覆した
配線の側面、および該第一低透水性絶縁膜を覆って下層
層間絶縁膜上に第二低透水性絶縁層を形成し、次いで該
第二低透水性絶縁層を異方性エッチングによりエッチバ
ックして、前記配線間に前記下層層間絶縁膜を露出さ
せ、その後下層層間絶縁膜上に上層層間絶縁膜を形成す
るので、配線間にて露出した下層層間絶縁膜上に第二低
透水性絶縁層を介することなく上層層間絶縁膜を形成す
ることができ、これにより前記の配線間容量の増加を抑
えた配線構造が製造可能になる。
【００１５】
【実施例】以下、本発明の半導体素子における配線構造
を、その製造方法に基づいて詳しく説明する。まず、図
１（ａ）に示すようにシリコン基板（図示略）上に形成
されたＳｉＯＦからなる下層層間絶縁膜１０上に、プラ
ズマＣＶＤ法によってＳｉＮを厚さ６０ｎｍ程度に堆積
し、ＳｉＮからなる下層低透水性絶縁層１１を形成す
る。
を、その製造方法に基づいて詳しく説明する。まず、図
１（ａ）に示すようにシリコン基板（図示略）上に形成
されたＳｉＯＦからなる下層層間絶縁膜１０上に、プラ
ズマＣＶＤ法によってＳｉＮを厚さ６０ｎｍ程度に堆積
し、ＳｉＮからなる下層低透水性絶縁層１１を形成す
る。
【００１６】次に、この下層低透水性絶縁層１１上にＰ
ＶＤ法によってＴｉＮを厚さ１００ｎｍ程度に堆積し、
続いてＰＶＤ法によってＡｌ−Ｃｕ（２％）を厚さ５０
０ｎｍ程度に堆積し、さらにこれの上にＰＶＤ法によっ
てＴｉＮを厚さ５０ｎｍ程度に堆積し、これにより本発
明の配線層（図示略）を形成する。次いで、この配線層
の上にプラズマＣＶＤ法によって第一低透水性絶縁層と
なるＳｉＮを厚さ１００ｎｍ堆積する。
ＶＤ法によってＴｉＮを厚さ１００ｎｍ程度に堆積し、
続いてＰＶＤ法によってＡｌ−Ｃｕ（２％）を厚さ５０
０ｎｍ程度に堆積し、さらにこれの上にＰＶＤ法によっ
てＴｉＮを厚さ５０ｎｍ程度に堆積し、これにより本発
明の配線層（図示略）を形成する。次いで、この配線層
の上にプラズマＣＶＤ法によって第一低透水性絶縁層と
なるＳｉＮを厚さ１００ｎｍ堆積する。
【００１７】そして、これらの堆積膜上にレジスト層
（図示略）を形成し、その後公知のリソグラフィ技術と
エッチング技術によって前記ＴｉＮ、Ａｌ−Ｃｕ（２
％）、ＴｉＮ、ＳｉＮの各層（膜）を同時にパターニン
グすることにより、図１（ａ）に示すようにＴｉＮから
なるバリアメタル１２、Ａｌ−Ｃｕ（２％）からなる配
線１３、およびＴｉＮからなる反射防止膜１４によって
構成される配線パターン１５と、これの上を被覆するＳ
ｉＮからなる第一低透水性絶縁膜１６とを得る。次い
で、このような配線パターン１５を覆って前記下層低透
水性絶縁層１１上に、再度プラズマＣＶＤ法によってＳ
ｉＮを厚さ６０ｎｍ程度に堆積し、図１（ｂ）に示すよ
うにＳｉＮからなる第二低透水性絶縁層１７を形成す
る。
（図示略）を形成し、その後公知のリソグラフィ技術と
エッチング技術によって前記ＴｉＮ、Ａｌ−Ｃｕ（２
％）、ＴｉＮ、ＳｉＮの各層（膜）を同時にパターニン
グすることにより、図１（ａ）に示すようにＴｉＮから
なるバリアメタル１２、Ａｌ−Ｃｕ（２％）からなる配
線１３、およびＴｉＮからなる反射防止膜１４によって
構成される配線パターン１５と、これの上を被覆するＳ
ｉＮからなる第一低透水性絶縁膜１６とを得る。次い
で、このような配線パターン１５を覆って前記下層低透
水性絶縁層１１上に、再度プラズマＣＶＤ法によってＳ
ｉＮを厚さ６０ｎｍ程度に堆積し、図１（ｂ）に示すよ
うにＳｉＮからなる第二低透水性絶縁層１７を形成す
る。
【００１８】次いで、前記第二低透水性絶縁層１７、さ
らに第一低透水性絶縁膜１６、下層低透水性絶縁層１１
を、エッチャントとして例えばＣＦ4 ＋Ｈ 2を用いた反
応性イオンエッチング、すなわち異方性エッチングによ
ってそれぞれ１００ｎｍエッチバックする。すると、配
線パターン１５の上部では第二低透水性絶縁層１７が除
去されて第一透水性絶縁膜１６の途中でエッチングが停
止し、図１（ｃ）に示すように該配線パターン１５上に
第一低透水性絶縁膜１６が露出する。また、このエッチ
バックは異方性エッチングであるので、配線パターン１
５の側壁においては第二低透水性絶縁層１７が残る。ま
た、配線パターン１５、１５間においては、先にバリア
メタル１２、配線１３、反射防止膜１４を形成したとき
のオーバエッチングによって下層低透水性絶縁層１１の
層厚が減少しているので、今回のエッチバックによって
該下層低透水性絶縁層１１がなくなり、下層層間絶縁膜
１０にまでエッチングが及んで図１（ｃ）に示すように
該下層層間絶縁膜１０が配線パターン１５、１５間に露
出する。
らに第一低透水性絶縁膜１６、下層低透水性絶縁層１１
を、エッチャントとして例えばＣＦ4 ＋Ｈ 2を用いた反
応性イオンエッチング、すなわち異方性エッチングによ
ってそれぞれ１００ｎｍエッチバックする。すると、配
線パターン１５の上部では第二低透水性絶縁層１７が除
去されて第一透水性絶縁膜１６の途中でエッチングが停
止し、図１（ｃ）に示すように該配線パターン１５上に
第一低透水性絶縁膜１６が露出する。また、このエッチ
バックは異方性エッチングであるので、配線パターン１
５の側壁においては第二低透水性絶縁層１７が残る。ま
た、配線パターン１５、１５間においては、先にバリア
メタル１２、配線１３、反射防止膜１４を形成したとき
のオーバエッチングによって下層低透水性絶縁層１１の
層厚が減少しているので、今回のエッチバックによって
該下層低透水性絶縁層１１がなくなり、下層層間絶縁膜
１０にまでエッチングが及んで図１（ｃ）に示すように
該下層層間絶縁膜１０が配線パターン１５、１５間に露
出する。
【００１９】なお、このようにして配線パターン１５の
上面に形成された第一低透水性絶縁膜１６、および配線
パターン１５の両側面に形成された第二低透水性絶縁層
１７とを合わせて、本発明では低透水性絶縁膜１８とす
る。また、配線パターン１５、１５間において下層低透
水性絶縁層１１がなくなることにより、該下層低透水性
絶縁膜１１は配線パターン１５とこれの両側面に形成さ
れた第二低透水性絶縁層１７との直下にのみ残り、下層
低透水性絶縁膜１１ａとなる。
上面に形成された第一低透水性絶縁膜１６、および配線
パターン１５の両側面に形成された第二低透水性絶縁層
１７とを合わせて、本発明では低透水性絶縁膜１８とす
る。また、配線パターン１５、１５間において下層低透
水性絶縁層１１がなくなることにより、該下層低透水性
絶縁膜１１は配線パターン１５とこれの両側面に形成さ
れた第二低透水性絶縁層１７との直下にのみ残り、下層
低透水性絶縁膜１１ａとなる。
【００２０】次いで、プラズマＣＶＤ法により、前記低
透水性絶縁膜１８上および露出した下層層間絶縁膜１０
上に層間絶縁膜としてＳｉＯＦを２μｍ堆積し、配線パ
ターン１５、１５間を埋め込む。そして、層間絶縁膜の
表層部をＣＭＰ法（化学的機械的研磨法）で研磨するこ
とによって平坦化し、図１（ｄ）に示すように膜厚１μ
ｍ程度の上層層間絶縁膜１９を形成する。さらに、この
上層層間絶縁膜１９を４００℃で３０分間アニールし、
その後、これの上にＳｉＮを堆積して上層低透水性絶縁
膜２０を形成する。
透水性絶縁膜１８上および露出した下層層間絶縁膜１０
上に層間絶縁膜としてＳｉＯＦを２μｍ堆積し、配線パ
ターン１５、１５間を埋め込む。そして、層間絶縁膜の
表層部をＣＭＰ法（化学的機械的研磨法）で研磨するこ
とによって平坦化し、図１（ｄ）に示すように膜厚１μ
ｍ程度の上層層間絶縁膜１９を形成する。さらに、この
上層層間絶縁膜１９を４００℃で３０分間アニールし、
その後、これの上にＳｉＮを堆積して上層低透水性絶縁
膜２０を形成する。
【００２１】このようにして得られた図１（ｄ）に示す
配線構造の配線容量をシミュレーション結果に基づいて
計算したところ、配線間容量が８０．５ｆＦ／ｍｍ、配
線層間容量が２５．０ｆＦ／ｍｍであった。一方、図２
（ｃ）に示した配線構造の配線容量を同様のシミュレー
ション結果に基づいて計算したところ、配線間容量が８
８．０ｆＦ／ｍｍ、配線層間容量が２５．１ｆＦ／ｍｍ
であった。この結果より、本発明では、従来のものに比
べて特に配線間容量が８．５％減少し、これにより配線
遅延を少なくすることができることが確認された。
配線構造の配線容量をシミュレーション結果に基づいて
計算したところ、配線間容量が８０．５ｆＦ／ｍｍ、配
線層間容量が２５．０ｆＦ／ｍｍであった。一方、図２
（ｃ）に示した配線構造の配線容量を同様のシミュレー
ション結果に基づいて計算したところ、配線間容量が８
８．０ｆＦ／ｍｍ、配線層間容量が２５．１ｆＦ／ｍｍ
であった。この結果より、本発明では、従来のものに比
べて特に配線間容量が８．５％減少し、これにより配線
遅延を少なくすることができることが確認された。
【００２２】このように本発明の配線構造にあっては、
配線パターン１５、１５間において下層層間絶縁膜１０
上に下層低透水性絶縁膜１１がなく、したがって下層層
間絶縁膜１０に上層層間絶縁膜１９が連続して形成され
ているので、この箇所にて電気力線の集中が部分的に断
ち切られるようになり、これにより配線容量の増加を抑
えることができる。なお、前記実施例では下層層間絶縁
膜１０、上層層間絶縁膜１９をＳｉＯＦから形成した
が、これに代えて例えばＳｉＯ2 によって形成してもよ
く、その場合には配線間の埋め込み性が良いといった利
点がある。
配線パターン１５、１５間において下層層間絶縁膜１０
上に下層低透水性絶縁膜１１がなく、したがって下層層
間絶縁膜１０に上層層間絶縁膜１９が連続して形成され
ているので、この箇所にて電気力線の集中が部分的に断
ち切られるようになり、これにより配線容量の増加を抑
えることができる。なお、前記実施例では下層層間絶縁
膜１０、上層層間絶縁膜１９をＳｉＯＦから形成した
が、これに代えて例えばＳｉＯ2 によって形成してもよ
く、その場合には配線間の埋め込み性が良いといった利
点がある。
【００２３】
【発明の効果】以上説明したように本発明の半導体素子
における配線構造は、配線間にて下層低透水性絶縁膜を
介することなく下層層間絶縁膜を上層層間絶縁膜に連続
して配置したものであるから、この箇所にて電子力線の
集中を部分的に断ち切ることによって配線間容量の増加
を抑え、これにより配線容量の増加を効果的に抑えるこ
とができる。したがって、この配線構造を備えた半導体
素子の動作の遅延時間を少なくして高速動作化を可能に
することができ、また、配線容量を充放電するために消
費していた電力を減らせることにより、消費電力の低下
も可能にすることができる。
における配線構造は、配線間にて下層低透水性絶縁膜を
介することなく下層層間絶縁膜を上層層間絶縁膜に連続
して配置したものであるから、この箇所にて電子力線の
集中を部分的に断ち切ることによって配線間容量の増加
を抑え、これにより配線容量の増加を効果的に抑えるこ
とができる。したがって、この配線構造を備えた半導体
素子の動作の遅延時間を少なくして高速動作化を可能に
することができ、また、配線容量を充放電するために消
費していた電力を減らせることにより、消費電力の低下
も可能にすることができる。
【００２４】本発明の半導体素子における配線構造の製
造方法は、配線間にて露出した下層層間絶縁膜上に第二
低透水性絶縁層を介することなく上層層間絶縁膜を形成
することができるものであるから、前記の配線容量の増
加を抑えた配線構造を容易に製造することができ、した
がって高速動作、低消費電力を可能にする半導体素子の
配線構造を提供することができる。
造方法は、配線間にて露出した下層層間絶縁膜上に第二
低透水性絶縁層を介することなく上層層間絶縁膜を形成
することができるものであるから、前記の配線容量の増
加を抑えた配線構造を容易に製造することができ、した
がって高速動作、低消費電力を可能にする半導体素子の
配線構造を提供することができる。
【図１】（ａ）〜（ｄ）は本発明の配線構造の製造方法
を工程順に説明するための要部側断面図である。
を工程順に説明するための要部側断面図である。
【図２】（ａ）〜（ｃ）は従来の配線構造の製造方法を
工程順に説明するための要部側断面図である。
工程順に説明するための要部側断面図である。
１０ 下層層間絶縁膜 １１ 下層低透水性絶縁層 １１ａ 下層低透水性絶縁膜 １３ 配線 １６ 第一低透水性絶縁膜 １７ 第二低透水性絶縁膜 １８ 低透水性絶縁膜 １９ 上層層間絶縁膜 ２０ 上層低透水性絶縁膜
Claims (2)
- 【請求項１】 基体上に設けられた下層層間絶縁膜の上
に複数列の配線が形成され、該配線を覆って前記下層層
間絶縁膜の上に上層層間絶縁膜が形成されてなる、半導
体素子における配線構造であって、 前記配線が前記下層層間絶縁膜上に下層低透水性絶縁膜
を介して配設され、かつ該配線の上面および両側面が低
透水性絶縁膜によって被覆されてなり、 前記下層低透水性絶縁膜および低透水性絶縁膜が、共に
前記配線間で連続することなく、各配線毎に独立して形
成されてなることを特徴とする半導体素子における配線
構造。 - 【請求項２】 基体上に下層層間絶縁膜を形成する工程
と、 前記下層層間絶縁膜上に下層低透水性絶縁層を形成する
工程と、 前記下層低透水性絶縁層上に配線層を形成し、かつ該配
線層の上に第一低透水性絶縁層を形成する工程と、 前記配線層および第一低透水性絶縁層を共にパターニン
グし、配線とこれの上を被覆する第一低透水性絶縁膜と
を形成する工程と、 前記配線の側面および前記第一低透水性絶縁膜を覆って
前記低透水性絶縁層上に第二低透水性絶縁層を形成する
工程と、 前記第二低透水性絶縁層を異方性エッチングによりエッ
チバックし、前記配線間に前記下層層間絶縁膜を露出さ
せ、かつ前記配線上に前記第一低透水性絶縁膜を露出さ
せる工程と、 前記エッチバックの後、露出した第一低透水性絶縁膜を
覆い、かつ前記配線間を埋め込んだ状態で前記下層層間
絶縁膜上に上層層間絶縁膜を形成する工程と、 を具備したことを特徴とする半導体素子における配線構
造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16170895A JPH0917860A (ja) | 1995-06-28 | 1995-06-28 | 半導体素子における配線構造とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16170895A JPH0917860A (ja) | 1995-06-28 | 1995-06-28 | 半導体素子における配線構造とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917860A true JPH0917860A (ja) | 1997-01-17 |
Family
ID=15740374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16170895A Pending JPH0917860A (ja) | 1995-06-28 | 1995-06-28 | 半導体素子における配線構造とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917860A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031652A (ja) * | 2001-07-18 | 2003-01-31 | Sony Corp | 半導体装置およびその製造方法 |
| WO2006036000A1 (en) * | 2004-09-30 | 2006-04-06 | Ricoh Company, Ltd. | Semiconductor device and fabrication process thereof |
| JP2006222410A (ja) * | 2004-11-10 | 2006-08-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2007081420A (ja) * | 2004-11-10 | 2007-03-29 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-06-28 JP JP16170895A patent/JPH0917860A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031652A (ja) * | 2001-07-18 | 2003-01-31 | Sony Corp | 半導体装置およびその製造方法 |
| JP4538995B2 (ja) * | 2001-07-18 | 2010-09-08 | ソニー株式会社 | 半導体装置およびその製造方法 |
| WO2006036000A1 (en) * | 2004-09-30 | 2006-04-06 | Ricoh Company, Ltd. | Semiconductor device and fabrication process thereof |
| KR100817958B1 (ko) * | 2004-09-30 | 2008-03-31 | 가부시키가이샤 리코 | 반도체장치 및 그 제조방법 |
| US7566607B2 (en) | 2004-09-30 | 2009-07-28 | Ricoh Company, Ltd. | Semiconductor device and fabrication process thereof |
| JP2006222410A (ja) * | 2004-11-10 | 2006-08-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2007081420A (ja) * | 2004-11-10 | 2007-03-29 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
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