JP3700460B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3700460B2 JP3700460B2 JP09735799A JP9735799A JP3700460B2 JP 3700460 B2 JP3700460 B2 JP 3700460B2 JP 09735799 A JP09735799 A JP 09735799A JP 9735799 A JP9735799 A JP 9735799A JP 3700460 B2 JP3700460 B2 JP 3700460B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist layer
- wiring
- insulating layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1021—Pre-forming the dual damascene structure in a resist layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、多層配線を有する半導体装置およびその製造方法に関する。
【0002】
【背景技術】
近年、半導体装置の微細化に伴い、配線層が多層にわたって形成されるようになってきている。このため、半導体装置の製造プロセスにおいて、配線層間を電気的に接続するコンタクト層(以下「コンタクト層」という)と、配線層とを形成するためのプロセス数が、半導体装置の全製造プロセス数に占める割合が大きくなってきている。したがって、現在、配線層およびコンタクト層の形成方法は、半導体装置の製造プロセスにおいて重要な位置を占めるようになっている。この配線層およびコンタクト層を、簡易かつ同時に形成する技術として、いわゆるデュアルダマシン法がある。以下、このデュアルダマシン法の一例として、特開平8−17918号公報に開示された技術について説明していく。
【0003】
図14〜図16に、このデュアルダマシン法を利用した配線層およびコンタクト層の製造工程を模式的に示す。
【0004】
まず、図14を参照しながら説明する。拡散層112が形成されているシリコン基板110上に第1の絶縁膜120を形成する。次いで、第1の絶縁膜120上に窒化シリコン膜130を形成する。窒化シリコン膜130上にレジスト層R3を形成する。レジスト層R3は、後述のコンタクトホール150を形成しようとする領域の上方において開口部170を有する。次いで、窒化シリコン膜130をエッチングする。
【0005】
次に、図15を参照しながら説明する。レジスト層R3を除去した後、窒化シリコン膜130および第1の絶縁膜120の上に第2の絶縁膜140を形成する。第2の絶縁膜140上にレジスト層R4を形成する。レジスト層R4は、後述の溝部152を形成しよとする領域の上方において開口部180を有する。レジスト層R4をマスクとして第2の絶縁膜140をエッチングして溝部152を形成し、さらに窒化シリコン膜130をマスクとして第1の絶縁膜120をエッチングしてコンタクトホール150を形成する。
【0006】
次に、図16を参照しながら説明する。レジスト層R4を除去した後、導電物をコンタクトホール150および溝部152を含む全面に堆積する。その後、全面をCMP法により研磨し、埋め込み配線層160を形成する。
【0007】
しかし、上記の方法でコンタクトホール150および溝部152を形成するには、第1の絶縁膜120と第2の絶縁膜140との間に、第2の絶縁膜140のエッチングにおいてマスク層として機能する窒化シリコン膜130を介在しなければならない。第1の絶縁膜120と第2の絶縁膜140との間に、窒化シリコン膜130が介在すると、窒化シリコン膜130は誘電率が高いため、RC配線遅延、すなわち配線抵抗の増大と配線容量の増大とによる信号伝達の遅延が生じる。RC配線遅延が生じることにより、たとえば半導体装置の処理能力(たとえばスピード)の低下、クロストークによる誤動作、消費電力増加に伴う発熱量の増大などの不都合が生じる。
【0008】
【発明が解決しようとする課題】
本発明の目的は、良好な電気的特性を有する半導体装置およびその製造方法を提供することにある。
【0009】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
複数の配線層と、該配線層の相互間に存在する絶縁層とを含む半導体装置の製造方法であって、
(A)第1の配線層の上に絶縁層を形成する工程、
(B)前記絶縁層の上部において、第2の配線層を形成することになる領域に配線溝を形成し、かつ該絶縁層の下部において、該第2の配線層と前記第1の配線層とを電気的に接続するコンタクト層を形成することになる領域にスルーホールを形成する工程、および
(C)前記配線溝および前記スルーホールに導電材を一体的に充填し、前記配線溝において前記第2の配線層を形成し、前記スルーホールにおいて前記コンタクト層を形成する工程を含み、
前記工程(B)は、以下の工程(a)および(b)を含む。
(a)前記絶縁層の上に、レジスト層を形成する工程であって、
第1のレジスト層と、該第1のレジスト層と感光特性が異なる第2のレジスト層とからなり、
前記第1のレジスト層は、前記絶縁層の上に形成され、かつ、前記スルーホールが形成される領域の上方において第1の開口部を有し、
前記第2のレジスト層は、前記第1のレジスト層の上に形成され、かつ、前記配線溝が形成される領域の上方において第2の開口部を有する、前記レジスト層を形成する工程、および
(b)前記レジスト層と前記絶縁層とを同時にエッチングする工程。
【0010】
ここで、感光特性が異なるとは、ポジ型とネガ型との相違をいい、すなわち、第1のレジスト層がポジ型の場合には、第2のレジスト層はネガ型であり、第1のレジスト層がネガ型の場合には、第2のレジスト層はポジ型である。
【0011】
以上の半導体装置の製造方法によれば、前記絶縁層中に窒化シリコン膜を介在させることなく、以下のような過程を経て、配線溝とスルーホールとを自己整合的に形成することができる。第1のレジスト層の開口部における絶縁層がエッチングされることにより、絶縁層の上部において溝部が形成され、これと同時にレジスト層も除去されていく。第2のレジスト層によって被覆されていない第1のレジスト層が除去された段階で、溝部の形状は、スルーホールの原型を有する。さらに絶縁層のエッチングを継続すると、溝部の形状を維持しながら、第2のレジスト層の開口部における絶縁層(配線溝が形成されることになる絶縁層)がエッチングされていき、溝部の底面が第1の配線層に達した段階で、絶縁層の上部において配線溝が形成され、絶縁層の下部においてスルーホールが形成される。このように、絶縁層中に窒化シリコン膜を介在させることなく、配線溝とスルーホールとを形成することができるため、窒化シリコン膜を形成する工程および窒化シリコン膜を開口する工程を減らすことができる。
【0012】
また、この半導体装置の製造方法によれば、配線溝の底面とスルーホールとの側面とのなす角を、ほぼ直角にすることができる。
【0013】
さらに、レジスト層の形状(特に第1のレジスト層の膜厚,第2のレジスト層の膜厚),エッチング条件(たとえば各レジスト層と絶縁層との選択比)などを制御することのみで、スルーホールと配線溝との深さの比を制御することができる。
【0014】
また、こうして得られた半導体装置は、絶縁層中に、窒化シリコン膜が介在していないため、第1の配線層と第2の配線層との間の比誘電率を、これらの配線層の間に存在する絶縁層に起因する分にのみに抑えることができる。その結果、RC配線遅延を最小限に抑えることができる。
【0015】
前記工程(a)における前記レジスト層は、以下の工程(c)〜(h)を含む方法により形成され得る。
(c)前記絶縁層の上に、第1のレジスト層を形成する工程、
(d)前記第1のレジスト層の所定の部分を露光する工程、
(e)前記第1のレジスト層の上に、前記第2のレジスト層を形成する工程、
(f)前記第2のレジスト層の所定の部分を露光する工程、
(g)前記第2のレジスト層を現像し、前記第2の開口部を形成する工程、および
(h)前記第1のレジスト層を現像し、前記第1の開口部を形成する工程。
【0016】
前記工程(h)は、前記工程(e)の前に行ってもよく、また、前記工程(g)の後に行ってもよい。
【0017】
前記工程(g)の現像の際に使用する現像液は、前記第1のレジスト層を除去しない現像液であることが好ましい。また、前記工程(h)の現像の際に使用する現像液も、前記第2のレジスト層を除去しない現像液であることが好ましい。
【0018】
また、前記工程(b)におけるエッチングのエッチャントは、CF系のガスを含む混合ガスであることが好ましい。このCF系のガスとしては、CF4 ,CHF3 ,C2 F6 ,C4 F8 およびC5 F8 から選択される少なくとも1種であることが好ましい。また、CF系のガスを含む混合ガスは、CO,Ar,O2 およびN2 から選択される少なくとも1種を含むことが好ましい。
【0019】
前記導電材は、少なくとも、アルミニウムまたは銅のいずれか一方を含むことが好ましい。
【0020】
なお、本発明においては、第1の配線層は、第1層目あるいは第2層目以上に形成された配線層、または基板表面に形成された、ゲート電極、拡散層などの半導体素子を構成する導電部なども含む。
【0021】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【0022】
(デバイスの構造)
本実施の形態にかかる半導体装置100について説明する。図1は、本実施の形態にかかる半導体装置100を模式的に示す断面図である。
【0023】
本実施の形態にかかる半導体装置100の基板10の表面には、MOSFETなどの半導体素子、配線層および素子分離領域(図示せず)が形成されている。基板10上には、第1の層間絶縁層12が形成されている。第1の層間絶縁層12には、基板10の表面に形成された半導体素子または配線層と第1の配線層22とを接続するコンタクト層(図示せず)が形成されている。
【0024】
第1の層間絶縁層12の上には、第1の配線層22および第1の配線絶縁層20が形成されている。第1の配線絶縁層20は、第1の配線層22の相互間を分離するようにして形成されている。第1の配線層22の上面と第1の配線絶縁層20の上面とは、ほぼ同一面(同一の高さの面)を構成している。第1の配線層22と第1の配線絶縁層20との上には、第2の層間絶縁層30が形成されている。第2の層間絶縁層30には、所定の位置にスルーホール32が形成されている。第2の層間絶縁層30の上には、第2の配線絶縁層40が形成されている。第2の配線絶縁層40の所定の位置に配線溝42が形成されている。第2の層間絶縁層30と第2の配線絶縁層40とは、一体的に形成されている。スルーホール32と配線溝42とは、所定の位置で連結され、階段状の溝部80が形成されている。スルーホール32と配線溝42とには、一体的に導電材が充填され、スルーホール32にはコンタクト層34が形成され、配線溝42には第2の配線層44が形成されている。第2の配線層44の上面と、第2の配線絶縁層40の上面とは、ほぼ同一面(同一の高さの面)を構成している。
【0025】
本実施の形態にかかる半導体装置100は、第2の層間絶縁層30と第2の配線絶縁層40との間に、窒化シリコン膜が介在していない。そのため、第1の配線層22と第2の配線層44との間の比誘電率を、第2の層間絶縁層30に起因する分にのみに抑えることができる。その結果、RC配線遅延を最小限に抑えることができる。
【0026】
(製造プロセス)
次に、本実施の形態にかかる半導体装置100の製造方法について説明する。図2〜図13は、本実施の形態にかかる半導体装置100の製造工程を模式的に示す断面図である。
【0027】
(1)基板〜第2の層間絶縁層の形成
まず、図2を参照しながら説明する。一般的な方法により、基板10の表面に、MOSFETなどの半導体素子、配線層および素子分離領域(図示せず)を形成する。第1の層間絶縁層12にスルーホールおよびコンタクト層(図示せず)を形成する。第1の配線絶縁層20および第1の配線層22を形成し、必要に応じて第1の配線絶縁層20および第1の配線層22をCMP法により研磨し平坦化することによって、第1の配線絶縁層20の上面と第1の配線層22の上面とが、基板を基準としてほぼ同一の高さとなるようにする。
【0028】
図2に示すように、第1の配線層22および第1の配線絶縁層20上に、スルーホール32が形成されることになる第2の層間絶縁層30と、配線溝42が形成されることになる第2の配線絶縁層40(以下総称して「絶縁層50」という)を一体的に連続して形成する。絶縁層50の構成物質としては、たとえば酸化シリコン、好ましくは比誘電率が3以下の無機または有機の低誘電率材料などを挙げることができる。無機の低誘電率材料としては、たとえばフッ素添加の酸化シリコン、酸化シリコン系化合物、ポーラスシリコン化合物などを挙げることができ、有機の低誘電率材料としては、たとえば有機ポリマーなどを挙げることができる。絶縁層50の形成方法としては、たとえば高密度プラズマCVD法,熱CVD法,プラズマCVD法,常圧CVD法,スピンコート法などの塗布法,スパッタ法,熱蒸着法などを挙げることができる。堆積させる絶縁層50の膜厚としては、デバイスの設計によるが、たとえば200〜2000nmである。
【0029】
(2)レジスト層の形成
図3に示すように、絶縁層50上にポジ型のレジスト層60を形成する。次に、図4に示すように、ポジ型のレジスト層60の所定の部分を露光する。すなわち、スルーホール32を形成しようとする領域の上方におけるポジ型のレジスト層60の部分を露光し、ポジ型のレジスト層の露光部60aと、ポジ型のレジスト層の非露光部60bとを形成する。
【0030】
次に、図5に示すように、ポジ型のレジスト層60の上にネガ型のレジスト層64を形成する。次に、図6に示すように、ネガ型のレジスト層64の所定の部分を露光する。すなわち、配線溝42を形成しようとする領域の上方におけるネガ型のレジスト層64の部分以外の部分を露光し、ネガ型のレジスト層の露光部64aと、ネガ型のレジスト層の非露光部64bとを形成する。
【0031】
次に、図7に示すように、現像液を用いてネガ型のレジスト層の非露光部64bを除去し開口部66を形成し、ネガ型のレジスト層64をパターニングする。この開口部66は、配線溝42が形成されることになる領域の上方において形成されている。ネガ型のレジスト層の非露光部64bを除去する現像液としては、ポジ型のレジスト層の非露光部60bを除去しないものであれば特に限定されない。ネガ型のレジスト層の非露光部64bを除去する現像液の具体例としては、たとえば、エステルやキシレンなどの有機溶剤等を挙げることができる。
【0032】
次に、図8に示すように、現像液を用いてポジ型のレジスト層の露光部60aを除去し、開口部62を形成し、ポジ型のレジスト層60をパターニングする。この開口部62は、スルーホール32が形成されることになる領域の上方において形成されている。ポジ型のレジスト層の露光部60aを除去する現像液としては、ネガ型のレジスト層の露光部64aを除去しないものであれば特に限定されない。ポジ型のレジスト層の露光部60aを除去する現像液の具体例としては、たとえばテトラメチルアンモニウムハイドロオキサイド(TMAH)やコリンなどを主原料とした有機アルカリ水溶液などを挙げることができる。
【0033】
以下、残存したポジ型のレジスト層の非露光部60bを「第1のレジスト層R1」といい、残存したネガ型のレジスト層の露光部を「第2のレジスト層R2」という。さらに以下において、第1のレジスト層R1と第2のレジスト層R2とを総称して「レジスト層R」という。第2のレジスト層R2には、所定の位置に開口部66が形成されている。また、第2のレジスト層R2の所定の開口部66の下には、第2のレジスト層R2において開口部62が形成されている。そのため、レジスト層Rには、階段状の開口部Hが形成されている。
【0034】
(3)階段状の溝部の形成
次に、レジスト層Rと絶縁層50とを同時にエッチングし、図12に示すように、レジスト層Rの開口部Hの形状を絶縁層50に転写し、階段状の溝部80を形成する。すなわち、絶縁層50の上部(第2の配線絶縁層40)において配線溝42を、絶縁層50の下部(第2の層間絶縁層30)においてスルーホール32を、同時にかつ自己整合的に形成する。
【0035】
以下、レジスト層Rと絶縁層50とを同時にエッチングすることによって、レジスト層Rの開口部Hの形状が絶縁層50に転写される過程を、図9〜図12を参照しながら説明する。
【0036】
まず、図9に示すように、第2のレジスト層R2の開口部62における絶縁層50がエッチングされはじめる。すなわち、スルーホール32が形成されることになる領域の上方における絶縁層50がエッチングされ、絶縁層50の上部において溝部52が形成される。絶縁層50のエッチングの際、レジスト層Rも同時にエッチングされる。こうしてエッチングが進行することにより、図10に示すように、第1のレジスト層R1によって被覆されていなかった第2のレジスト層R2が除去された段階で、溝部52の形状は、スルーホール32の原型を有することになる。
【0037】
さらにエッチングを継続すると、図11に示すように、第1のレジスト層R1の開口部66における絶縁層50、具体的には配線溝42が形成される領域の絶縁層50がエッチングされていく。なお、この絶縁層50のエッチングの際においても、レジスト層Rもエッチングされていく。また、絶縁層50のエッチングは、溝部52の形状を維持しながら進行していき、溝部52の底面が第1の配線層22の上面に達するまで行われる。
【0038】
溝部52の底面が第1の配線層22に達した段階で、図12に示すように、絶縁層50の上部(第2の配線絶縁層40)において配線溝42が形成され、絶縁層50の下部(第2の層間絶縁層30)においてスルーホール32が形成される。以上のようにして、絶縁層50において、レジスト層Rの開口部Hの形状が転写した階段状の溝部80が形成される。エッチングを終了した段階で、絶縁層50の上にレジスト層Rが残存していた場合には、必要に応じてレジスト層Rを除去することができる。
【0039】
絶縁層50とレジスト層Rとを同時にエッチングする際のエッチング法としては、好ましくはドライエッチング法である。ドライエッチング法によれば、エッチング条件(たとえばエッチャント,プラズマ密度,圧力,温度)を調整することにより、絶縁層50のエッチングレートとレジスト層Rのエッチングレートとを独立に変えることができる。また、第1のエッチングと後述の第2のエッチングとを同一装置内で実施することができる。また、このエッチングのエッチャントとしては、絶縁層50とレジスト層Rとを同時にエッチングすることができるものであれば特に限定されないが、CF系のガスを含む混合ガスであることが好ましい。このCF系のガスとしては、CF4 ,CHF3 ,C2 F6 ,C4 F8 およびC5 F8 から選択される少なくとも1種であることが好ましい。また、CF系のガスを含む混合ガスは、CO,Ar,O2 およびN2 から選択される少なくとも1種を含むことが好ましい。
【0040】
(4)配線層とコンタクト層との形成
次いで、図13に示すように、スルーホール32および配線溝42を充填するように、絶縁層50上に導電層70を形成する。導電層70は、Al合金、Cu合金、純Cuなどの1層の配線層からなるもの、W埋め込み配線層またはこれらのいずれかからなる配線層の下層にTi,TiNなどのバリア膜やウエッティング層などを形成した積層構造であってもよい。積層構造の具体例としては、Al合金層を主体とする配線層の場合、Ti/TiN/Al−Cu,Ti/Al−Cu,Ta/TaN/Al−Cu,Nb/Al−Cuなどの積層構造を挙げられ、Cuを主体とする配線層の場合、Ti/TiN/Cu,Ta/TaN/Cu,WN/Cuなどの積層構造を挙げることができる。導電層70を形成する方法としては、たとえばCVD法,メッキを利用した方法,スパッタリング,蒸着法,塗布法などを挙げることができる。
【0041】
次に、導電層70を研磨し平坦化し、第2の配線絶縁層40の上面と、導電層70の上面とが、基板を基準としてほぼ同一の高さとなるようにする。導電層70の研磨の方法として、たとえばCMP法,ドライエッチバック,ウエット除去などを挙げることができる。
【0042】
以上のようにして、スルーホール32にはコンタクト層34が形成され、配線溝42には第2の配線層44が形成される。こうして、図1に示す、本実施の形態にかかる半導体装置100が完成する。
【0043】
本実施の形態において特徴的な点は、たとえば以下の点にある。
【0044】
(1)第1に、レジスト層Rと絶縁層50とを同時にエッチングし、絶縁層50にレジスト層Rの開口部Hの形状が反映された階段状の溝部80を形成したこと、すなわち配線溝42とスルーホール32とを同時かつ自己整合的に形成したことである。このようにしてスルーホール32と配線溝42とを形成したことにより、たとえば、次のような利点がある。
【0045】
第2の層間絶縁層30と第2の配線絶縁層40との間に、窒化シリコン膜を介在させることなく、スルーホール32と配線溝42とを同時に形成することができる。このため、窒化シリコン膜を介在させる工程および窒化シリコン膜を開口する工程を減らすことができる。
【0046】
また、本実施の形態においては、絶縁層50のエッチングにおいて、同時にレジスト層Rを除去している。このため、レジスト層Rを除去する工程を減らすことができる。また、絶縁層50の階段状の溝部80の形状は、レジスト層Rの開口部Hの形状が反映した形状となっているため、レジスト層Rの形状(特に第1のレジスト層R1の膜厚,第2のレジスト層R2の膜厚)、エッチング条件(たとえば各レジスト層と絶縁層との選択比)等を制御することのみで、絶縁層50におけるスルーホール32と配線溝42との深さの比を制御することができる。
【0047】
また、スルーホール32と配線溝42とを同時に形成することができるため、工程の簡素化が図られる。
【0048】
(2)第2に、以下の工程を含む方法により、レジスト層Rを形成したことである。1)絶縁層50の上にポジ型のレジスト層60を形成・露光し、次いでポジ型のレジスト層60の上にネガ型のレジスト層64を形成・露光する工程。2)ポジ型のレジスト層の非露光部60bを除去しない現像液によって、ネガ型のレジスト層64を現像し、所定の位置に開口部66を形成する工程。3)ネガ型のレジスト層の露光部64aを除去しない現像液によって、ポジ型のレジスト層60を現像し、所定の位置に開口部62を形成する工程。
【0049】
このようにしてレジスト層Rを形成することによって、以下の理由で、レジスト層Rの開口部Hの形状を、きれいな階段形状、すなわち第2のレジスト層R2の開口部66の底面と、第1のレジスト層R1の開口部62の側面とのなす角をほぼ直角にすることができる。
【0050】
ネガ型のレジスト層64を現像する現像液として、ポジ型のレジスト層の非露光部60bを除去しないものを用いているため、ネガ型のレジスト層64の現像の際、ポジ型のレジスト層の非露光部60bの形状は変化しない。また、ポジ型のレジスト層60を現像する現像液として、ネガ型のレジスト層の露光部64aを除去しないものを用いているため、ポジ型のレジスト層60の現像の際、ネガ型のレジスト層の露光部64aの形状は変化しない。このような理由で、レジスト層Rの開口部Hの形状をきれいな階段形状にすることができる。
【0051】
また、スルーホール32を形成するためのフォトリソ技術を軽減することができる。つまり、スルーホール32のパターンを、ポジ型のレジスト層60のパターンに依存させているため、アライメントエラーに起因するスルーホール32の細りがなく、メタルのGap−fillマージン不足による断線、EM(エレクトロマイグレーション)劣化、コンタクト抵抗の増大を防止することができ、その結果、配線の信頼性が増す。
【0052】
本実施の形態は、本発明の要旨を越えない範囲において、種々の変更が可能である。たとえば次のような変更が可能である。
【0053】
(1)上記の実施の形態においては、第1の配線層22の上に形成された絶縁層50にスルーホール32と配線溝42とを同時に形成したが、本実施の形態に示した方法は、半導体素子が形成された基板10の表面に形成された第1層目、あるいは第2層目より上の絶縁層50にコンタクトホールと配線溝42とを同時に形成する場合にも適用できる。
【0054】
(2)上記の実施の形態においては、レジスト層Rは、ポジ型のレジスト層60の上にネガ型のレジスト層64が形成された形態であったが、これとは逆にネガ型のレジスト層の上にポジ型のレジスト層が形成された形態であってもよい。
【0055】
(3)上記の実施の形態においては、ポジ型のレジスト層60を露光した後、ポジ型のレジスト層60を現像せずにその上にネガ型のレジスト層64を形成したが、ポジ型のレジスト層60を現像した後、ネガ型のレジスト層64を形成してもよい。
【0056】
(4)上記の実施の形態においては、ネガ型のレジスト層とポジ型のレジスト層との現像に異なる現像液を用いたが、同一の現像液を使用し、途中で現像液の濃度を変えることで、同時に2層のレジスト層の開口部を形成してもよい。
【図面の簡単な説明】
【図1】実施の形態に係る半導体装置を模式的に示す断面図である。
【図2】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図3】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図4】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図5】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図6】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図7】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図8】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図9】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図10】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図11】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図12】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図13】実施の形態に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図14】従来例に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図15】従来例に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【図16】従来例に係る半導体装置の製造方法の工程を模式的に示す断面図である。
【符号の説明】
10 基板
12 第1の層間絶縁層
20 第1の配線絶縁層
22 第1の配線層
30 第2の層間絶縁層
32 スルーホール
34 コンタクト層
40 第2の配線絶縁層
42 配線溝
44 第2の配線層
50 絶縁層
52 溝部
R レジスト層
H レジスト層の開口部
R1 第1のレジスト層
R2 第2のレジスト層
60 ポジ型のレジスト層
60a ポジ型のレジスト層の露光部
60b ポジ型のレジスト層の非露光部
62 ポジ型のレジスト層の開口部
64 ネガ型のレジスト層
64a ネガ型のレジスト層の露光部
64b ネガ型のレジスト層の非露光部
66 ネガ型のレジスト層の開口部
70 導電層
80 階段状の溝部
100 半導体装置
Claims (3)
- 複数の配線層と、該配線層の相互間に存在する絶縁層とを含む半導体装置の製造方法であって、以下の工程(A)ないし(C)を含み、
(A)第1の配線層の上に絶縁層を形成する工程、
(B)前記絶縁層の上部において、第2の配線層を形成することになる領域に配線溝を形成し、かつ該絶縁層の下部において、該第2の配線層と前記第1の配線層とを電気的に接続するコンタクト層を形成することになる領域にスルーホールを形成する工程、および
(C)前記配線溝および前記スルーホールに導電材を一体的に充填し、前記配線溝において前記第2の配線層を形成し、前記スルーホールにおいて前記コンタクト層を形成する工程、
さらに、前記工程(B)は、以下の工程(a)および(b)を含み、
前記工程(a)は、前記絶縁層の上にレジスト層を形成する工程であって、以下の工程(c)〜(h)を含み、
(c)前記絶縁層の上に、ポジ型あるいはネガ型の第1のレジスト層を形成する工程、
(d)前記第1のレジスト層の所定の部分を露光する工程、
(e)前記第1のレジスト層の上に、前記第 1 のレジスト層と逆の型を有するネガ型あるいはポジ型の第2のレジスト層を形成する工程、
(f)前記第2のレジスト層の所定の部分を露光する工程、
(g)前記第2のレジスト層を現像し、前記配線溝が形成される領域の上方において第2の開口部を形成する工程、および
(h)前記第1のレジスト層を現像し、前記スルーホールが形成される領域の上方において第1の開口部を形成する工程、
前記工程(b)は、前記レジスト層と前記絶縁層とを同時にエッチングする工程である、半導体装置の製造方法。 - 請求項1において、
前記工程(b)におけるエッチングのエッチャントは、CF系のガスを含む混合ガスである、半導体装置の製造方法。 - 請求項2において、
前記CF系のガスは、CF4 ,CHF3 ,C2 F6 ,C4 F8 およびC5 F8 から選択される少なくとも1種である、半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09735799A JP3700460B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体装置およびその製造方法 |
US09/534,937 US6350674B1 (en) | 1999-04-05 | 2000-03-24 | Manufacturing method for semiconductor device having a multilayer interconnect |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09735799A JP3700460B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000294628A JP2000294628A (ja) | 2000-10-20 |
JP3700460B2 true JP3700460B2 (ja) | 2005-09-28 |
Family
ID=14190256
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09735799A Expired - Fee Related JP3700460B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6350674B1 (ja) |
JP (1) | JP3700460B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002170885A (ja) * | 2000-12-04 | 2002-06-14 | Fujitsu Ltd | 半導体装置の製造方法 |
US7311852B2 (en) * | 2001-03-30 | 2007-12-25 | Lam Research Corporation | Method of plasma etching low-k dielectric materials |
TW488080B (en) * | 2001-06-08 | 2002-05-21 | Au Optronics Corp | Method for producing thin film transistor |
US6635546B1 (en) * | 2002-05-16 | 2003-10-21 | Infineon Technologies Ag | Method and manufacturing MRAM offset cells in a damascene structure |
TWI226501B (en) * | 2003-01-03 | 2005-01-11 | Quanta Display Inc | Method of forming a thin film transistor liquid crystal display |
JP2005064226A (ja) * | 2003-08-12 | 2005-03-10 | Renesas Technology Corp | 配線構造 |
KR100942698B1 (ko) | 2007-12-07 | 2010-02-16 | 한국전자통신연구원 | 다층의 금속 배선 제조 방법 |
US9117882B2 (en) * | 2011-06-10 | 2015-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-hierarchical metal layers for integrated circuits |
JP5877989B2 (ja) * | 2011-10-07 | 2016-03-08 | 東芝ホクト電子株式会社 | サーマルプリントヘッドの製造方法 |
CN102760696A (zh) * | 2012-07-27 | 2012-10-31 | 上海华力微电子有限公司 | 通孔优先铜互连制作方法 |
JP6174331B2 (ja) * | 2012-09-07 | 2017-08-02 | 東京応化工業株式会社 | パターン形成方法、構造体、櫛型電極の製造方法、及び二次電池 |
CN102810511A (zh) * | 2012-09-11 | 2012-12-05 | 上海华力微电子有限公司 | 一种铜互联线的制作方法 |
CN102938392A (zh) * | 2012-11-02 | 2013-02-20 | 上海华力微电子有限公司 | 一种铜互联线的制作工艺 |
US9340451B2 (en) * | 2013-02-28 | 2016-05-17 | Corning Incorporated | Machining of fusion-drawn glass laminate structures containing a photomachinable layer |
JP6150587B2 (ja) | 2013-03-29 | 2017-06-21 | 東京応化工業株式会社 | パターン形成方法、構造体、櫛型電極の製造方法、及び二次電池 |
CN106647014A (zh) * | 2017-03-23 | 2017-05-10 | 京东方科技集团股份有限公司 | 彩膜基板及其制备方法、显示面板 |
US20190109090A1 (en) * | 2017-08-15 | 2019-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure lined by isolation layer |
US11764062B2 (en) * | 2017-11-13 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor structure |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5832502B2 (ja) * | 1978-12-29 | 1983-07-13 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPH0817918A (ja) | 1994-06-29 | 1996-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
US6010955A (en) * | 1996-09-23 | 2000-01-04 | Kabushiki Kaisha Toshiba | Electrical connection forming process for semiconductor devices |
US6066569A (en) | 1997-09-30 | 2000-05-23 | Siemens Aktiengesellschaft | Dual damascene process for metal layers and organic intermetal layers |
US5877076A (en) * | 1997-10-14 | 1999-03-02 | Industrial Technology Research Institute | Opposed two-layered photoresist process for dual damascene patterning |
US6017817A (en) | 1999-05-10 | 2000-01-25 | United Microelectronics Corp. | Method of fabricating dual damascene |
US6211061B1 (en) | 1999-10-29 | 2001-04-03 | Taiwan Semiconductor Manufactuirng Company | Dual damascene process for carbon-based low-K materials |
-
1999
- 1999-04-05 JP JP09735799A patent/JP3700460B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-24 US US09/534,937 patent/US6350674B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6350674B1 (en) | 2002-02-26 |
JP2000294628A (ja) | 2000-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3700460B2 (ja) | 半導体装置およびその製造方法 | |
KR100265771B1 (ko) | 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법 | |
US7056822B1 (en) | Method of fabricating an interconnect structure employing air gaps between metal lines and between metal layers | |
KR100308101B1 (ko) | 반도체장치와그의제조방법 | |
US6323118B1 (en) | Borderless dual damascene contact | |
JPH09129733A (ja) | 自己整合メタラジ | |
KR19990037532A (ko) | 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법 | |
KR20020033484A (ko) | 식각 저지층이 구비된 비트 라인 스터드 상에 비트 라인랜딩 패드와 비경계 콘택을 갖는 반도체 소자 및 그형성방법 | |
KR100342639B1 (ko) | 반도체 구조물의 제조 방법 | |
US7074712B2 (en) | Semiconductor device having multilevel interconnections and method of manufacturing the same | |
JP3525788B2 (ja) | 半導体装置の製造方法 | |
US6573187B1 (en) | Method of forming dual damascene structure | |
US5869393A (en) | Method for fabricating multi-level interconnection | |
JP2948588B1 (ja) | 多層配線を有する半導体装置の製造方法 | |
KR0179838B1 (ko) | 반도체 소자의 절연막 구조 및 절연막 평탄화 방법 | |
JP3040500B2 (ja) | 半導体装置の製造方法 | |
KR100691940B1 (ko) | 반도체소자의 배선 및 그 형성방법 | |
KR100278274B1 (ko) | 반도체장치의스택콘택형성방법 | |
US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
JP2001148423A (ja) | 半導体装置の製造方法 | |
JPH0653331A (ja) | 半導体装置及びその製造方法 | |
KR100193889B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
KR100304701B1 (ko) | 알루미늄 및 텅스텐으로 비아홀이 매립된 반도체 장치 및 그 제조방법 | |
KR100232224B1 (ko) | 반도체소자의 배선 형성방법 | |
JP2000058651A (ja) | 多層配線を有する半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040924 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050512 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050704 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080722 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100722 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130722 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |