KR19990037532A - 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims description 68
- 230000009977 dual effect Effects 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims description 74
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- WHEATZOONURNGF-UHFFFAOYSA-N benzocyclobutadiene Chemical compound C1=CC=C2C=CC2=C1 WHEATZOONURNGF-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 2
- 239000010410 layer Substances 0.000 description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- 229910052814 silicon oxide Inorganic materials 0.000 description 25
- 239000011248 coating agent Substances 0.000 description 14
- 238000000576 coating method Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000002955 isolation Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 239000006117 anti-reflective coating Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 238000005259 measurement Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
제 1 절연막은 반도체 기판상에 형성된다. 그 후, 제 1 절연막상에, 제 1 포토레지스트가 형성된다. 컨택홀용 패턴이 제 1 포토레지스트에 형성된다. 그 후, 제 1 포토레지스트를 마스크로 사용함으로써 제 1 절연막이 에칭되므로, 컨택홀이 형성된다. 그 후, 제 1 포토레지스트가 제거되고, 유기 절연막이 전체 표면상에 형성된다. 추가로, 제 2 절연막이 유기 절연막상에 형성된다. 다음으로, 제 2 포토레지스트가 제 2 절연막상에 형성된다. 배선 트렌치용 패턴은 제 2 포토레지스트에 형성된다. 그 후, 제 2 포토레지스트를 마스크로 사용함으로써 제 2 절연막이 에칭된다. 다음으로, 제 2 절연막을 마스크로 사용함으로써 유기 절연막이 에칭되므로, 배선 트렌치가 형성된다.
Description
본 발명은 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법에 관한 것으로, 특히 치수 정확도가 높은 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법에 관한 것이다.
대표적인 종래의 반도체 장치 제조 방법에서 배선층 형성시, 배선 금속층이 반도체 기판의 전체 표면상에 형성된 후 배선 패턴의 형태를 갖는 포토레지스트가 형성된다. 그 후, 포토레지스트를 에칭 마스크로 사용함으로써 배선 금속층이 에칭된다.
그러나, 더욱 미세한 패턴이 요구되는 최근의 반도체 장치에서, 배선 금속층의 에칭에만 의존하는 것은 생산에서의 곤란을 발생시킨다.
따라서, 예를 들어, 배선 패턴이 형성되어야 하는 영역에서 형성되는 절연막을 에칭하고, 트렌치를 형성하며, 상기 트렌치내에 배선 금속층을 매립하여, 배선층을 형성하는 방법 (미국 특허 번호 제 4,944,836 호) 이 제안되어 왔다.
더욱이, 상술한 방법으로부터 개발된 방법으로서, 자기-정렬 방식으로 연속적으로 하부 소자를 배선층에 접속하는 비어홀의 형성을 수행하고, 비어홀내에 금속층 및 배선 트렌치를 동시에 매립하여, 비어 플러그 및 배선층을 형성하는 방법 (미국 특허 번호 제 4,789,648 호) 이 제안되어 왔다. 이 방법에 따르면, 공정이 단축될 수 있고, 더욱이 비어홀 및 배선 트렌치의 노출시 발생되는 패턴의 오정렬로 인한 오류가 억제된다. 이 방법을 듀얼 다마신법이라고 부르고, 장래 반도체 장치 제조 방법에서 중요하게 간주되는 기술이 되었다.
한편, 더욱 미세한 패턴에 따라 발생하는 다른 문제로서, 인접 배선층들간 기생 용량에 의해 신호 전송 속도의 저하 및 크로스토크가 발생한다. 이 문제들에 대한 대응책으로서, 배선층 사이에 저유전율의 절연막을 갖는 구조체가 대표적으로 적용된다. 그와 같은 저유전율의 절연막으로서, 유기 도포막, 무기 도포막, 불소를 함유한 실리콘 산화막 및 불소를 함유한 비정질 탄소막이 연구되고 있다. 특히, 유기 절연막은 유전 상수가 극히 낮아, 유망한 재료이다.
따라서, 상기 듀얼 다마신법 및 유기 절연막의 응용은 장래 반도체 장치의 제조 분야에서 필수적인 기술로 간주된다.
도 1 은 대표적인 듀얼 다마신법을 사용하는 종래 반도체 장치 제조 방법을 나타내는 단면도이다. Si 기판 (300) 의 표면상에, 소자 분리 영역 (301) 이 형성된다. Si 기판 (300) 상에, 제 1 에칭 스토퍼 (302), 제 1 층간 절연막 (303), 제 2 에칭 스토퍼 (304), 제 2 층간 절연막 (305) 이 순차적으로 적층되고 포토레지스트 (306) 가 적층된다. 컨택홀 (307) 이 그에 의하여 형성된 적층체를 관통하여 형성된다.
듀얼 다마신법을 사용하는 이 종래 제조 방법에서, 컨택홀 (307) 이 상술한 바와 같이 에칭에 의해 형성된 후 배선 트렌치를 형성하기 위하여 포토레지스트 (도시하지 않음) 의 노광 및 에칭이 수행된다. 컨택홀 (307) 의 에칭을 수행하기 위해, 제 2 층간 절연막 (305), 제 2 에칭 스토퍼 (304), 제 1 층간 절연막 (303) 및 제 1 에칭 스토퍼 (302) 의 에칭을 순차적으로 수행하는 것이 필요하다. 따라서, 전체적으로는, 4 개의 에칭 공정이 요구된다. 고집적도를 갖는 반도체 장치에서, 도 1 에 도시한 바와 같이, 소자 영역 및 소자 분리 영역 (301) 으로 연장되도록 컨택홀 (307) 이 형성되는 경우, 제 1 에칭 스토퍼 (302) 는 소자 분리 영역 (301) 의 실리콘 산화막이 에칭되는 것을 방지하는 기능을 한다.
예를 들어, 실리콘 산화막이 제 1 및 제 2 층간 절연막 (303 및 305) 으로서 사용되고 실리콘 질화막이 제 1 및 제 2 에칭 스토퍼 (302 및 304) 로서 사용된다면, 실리콘 산화막의 에칭은 예를 들어, 20 sccm 의 플로우 레이트를 갖는 CHF3가스 및 580 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다. 더욱이, 실리콘 질화막의 에칭은 예를 들어, 20 sccm 의 플로우 레이트를 갖는 CF4가스, 20 sccm 의 플로우 레이트를 갖는 H2가스 및 560 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다.
도 2 는 미국 특허 번호 제 4,789,648 호에 개시된 듀얼 다마신법을 사용하는 종래 반도체 장치 제조 방법을 나타내는 단면도이다. Si 기판 (401) 상에, 제 1 에칭 스토퍼 (402), 제 1 층간 절연막 (403) 및 제 2 에칭 스토퍼 (404) 가 순차적으로 적층된다. 제 2 에칭 스토퍼 (404) 상에, 트렌치를 갖는 제 2 층간 절연막 (405) 이 제공된다. 더욱이, 트렌치내에 매립되고 제 2 층간 절연막 (405) 의 표면을 덮는 반사 방지 도포막 (408) 이 제공된다. 반사 방지 도포막 (408) 상에, 패터닝된 포토레지스트 (406) 가 형성된다.
듀얼 다마신법을 사용하는 이러한 종래 제조 방법에서, 컨택홀을 형성하기 위한 노광에 의하여 포토레지스트에 미세한 패턴이 형성된다. 따라서, 컨택홀에 앞서, 배선 트렌치가 상술한 바와 같이 형성된다. 그 후, 반사 방지 도포막 (408) 이 배선 트렌치내에 매립되고, 평탄화가 수행된다. 다음으로, 컨택홀을 형성하기 위해 포토레지스트가 노광된다. 컨택홀을 형성하기 위하여 에칭 수행시, 상기 반사 방지 도포막 (408) 도 에칭된다.
도 3 은 미국 특허 번호 제 4,944,836 호에 개시된 듀얼 다마신법을 사용하는 종래 반도체 장치 제조 방법을 공정순으로 나타내는 단면도이다. 도 3 의 (a) 에 도시한 바와 같이, 제 1 에칭 스토퍼 (501), 제 1 층간 절연막 (502), 패터닝된 제 2 에칭 스토퍼 (503), 제 2 층간 절연막 (504), 패터닝된 포토레지스트 (505) 가 Si 기판 (500) 상에 순차적으로 적층된다. 그 후, 배선 트렌치 (506) 및 비어홀 (507) 이 도 3 의 (b) 에 도시한 바와 같이, 형성된다.
듀얼 다마신법을 사용하는 이 종래 제조 방법에서, 포토레지스트 (505) 및 제 2 에칭 스토퍼 (503) 가 패터닝된다. 따라서, 배선 트렌치 (506) 및 비어홀 (507) 을 형성하는 다수의 에칭 공정, 즉, 애스펙트 비율이 높은 컨택-에칭이 감소된다. 더욱이, 상술한 종래 기술의 두가지 예와 비교할 때, 컨택홀이 보다 용이하게 형성될 수 있다.
그러나, 도 1 에 도시한 대표적인 듀얼 다마신법을 사용하는 반도체 장치 제조 방법에서, 제조상의 격차를 감안하여, 실리콘 산화막 또는 실리콘 질화막 에칭 공정의 대표적인 막 두께와 비교하여 오버-에칭을 수행하는 것이 필요하다. 이 때, 측면 방향으로의 에칭 또는 증착이 발생한다. 따라서, 컨택홀의 치수를 제어하는 것은 대단히 어렵다. 특히 그와 같은 듀얼 다마신법에서, 컨택홀을 형성하기 위하여 에칭되는 막 두께는 종래 방법을 사용하여 에칭되는 막 두께와 절연막의 막 두께의 합이 된다. 따라서, 컨택홀의 애스펙트 비율은 대단히 커진다. 결과적으로, 미세한 컨택홀의 에칭이 더욱 어려워진다.
도 2 에 도시한 듀얼 다마신법을 사용하는 반도체 장치 제조 방법에서, 컨택홀의 노광전에 트렌치가 미리 형성된다. 그러나, 노광에 의하여 미세한 패턴을 형성하기 위하여, 트렌치내에 반사 방지 도포막을 매립하고 평탄화를 수행하는 것이 필요하다. 따라서, 컨택홀 에칭 공정에서, 반사 방지 도포막을 에칭하는 여분의 공정이 요구된다. 더욱이, 제조 방법에서 미세한 컨택홀을 형성하는 것 또한 어렵다.
한편, 도 3 에 도시한 듀얼 다마신법을 사용하는 반도체 장치 제조 방법에서, 애스펙트 비율이 높은 컨택홀을 형성하기 위하여 다수의 공정을 갖는 에칭은 요구되지 않는다. 따라서, 상술한 종래 기술의 두가지 예와 비교할 때, 컨택홀이 용이하게 형성될 수 있다. 그러나, 제 2 에칭 스토퍼의 에칭 속도를 제 1 층간 절연막 및 제 2 층간 절연막의 에칭 속도의 1/20 이하로 되게 하는 것이 필요하다. 실리콘 질화막 또는 실리콘 산화막과 같은 막이 사용되면, 미세한 트렌치를 포함하는 배선 트렌치의 깊이의 제어가 대단히 어려워진다. 결과적으로, 제조상의 마진이 적어지고 수율이 대단히 낮아진다.
본 발명의 목적은 치수 정확도가 높고 애스펙트 비율이 높은 각각의 컨택홀, 비어홀 또는 배선 트렌치 형성이 가능한 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법을 제공하는 것이다.
도 1 은 대표적인 듀얼 다마신법을 사용하는 종래 반도체 장치 제조 방법을 나타내는 단면도.
도 2 는 미국 특허 번호 제 4,789,648 호에 개시된 듀얼 다마신법을 사용하는 종래 반도체 장치 제조 방법을 나타내는 단면도.
도 3 은 미국 특허 번호 제 4,944,836 호에 개시된 듀얼 다마신법을 사용하는 종래 반도체 장치 제조 방법을 공정순으로 나타내는 단면도.
도 4a 내지 도 4i 는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 방법을 공정순으로 나타내는 단면도.
도 5 는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 방법을 공정순으로 나타내는 단면도.
도 6 은 각종 방법에 의하여 제조된 반도체 장치의 배선층간 기생 용량 및 수율의 측정 결과를 나타내는 그래픽 선도.
※도면의 주요부분에 대한 부호의 설명※
101 : 실리콘 기판
102 : 소자 분리 영역
103 : 확산층
104 : 다결정 실리콘층
105 : 실리콘 질화막
106 : BPSG 막
108 : 컨택홀
109 : 유기 도포막
110 : 실리콘 산화막
112 : 배선 트렌치
113 : 텅스텐층
본 발명에 따르는 듀얼 다마신 (dual damascene) 구조를 갖는 반도체 장치 제조 방법은 표면에 소자 영역을 갖는 반도체 기판상에 제 1 절연막을 형성하는 단계 및, 제 1 절연막상에 제 1 포토레지스트를 형성하는 단계를 구비한다. 다음으로, 컨택홀 또는 비어홀용 패턴이 노광법을 사용함으로써 제 1 포토레지스트에 형성된다. 그 후, 제 1 포토레지스트를 마스크로 사용함으로써 제 1 절연막이 에칭되므로, 소자 영역에 전기적인 전도를 제공하는 컨택홀 또는 비어홀이 형성된다. 그 후, 제 1 포토레지스트가 제거되고, 전체 표면상에 유기 절연막이 형성된다. 더욱이, 제 2 절연막이 유기 절연막상에 형성된다. 다음으로, 제 2 포토레지스트가 제 2 절연막상에 형성된다. 배선 트렌치용 패턴은 노광법을 사용함으로써 제 2 포토레지스트에 형성된다. 그 후, 제 2 포토레지스트를 마스크로 사용함으로써 제 2 절연막이 에칭된다. 다음으로, 제 2 절연막을 마스크로 사용함으로써 유기 절연막이 에칭되므로, 배선 트렌치가 형성된다. 전도층은 컨택홀 또는 비어홀과 배선 트렌치내에 매립된다.
본 발명에 따르면, 에칭 공정에서 다수의 공정이 감소한다. 높은 치수 정확도와 더불어, 애스펙트 비율이 높은 각각의 컨택홀 및 비어홀이 형성될 수 있다. 더욱이, 유기 절연막이 사용되기 때문에, 마스크로서 역할하는 다른 절연막과 에칭 속도에서의 차이가 커지고 커다란 마진이 보장될 수 있다. 결과적으로, 수율이 현저하게 향상될 수 있고, 배선층들간 기생 용량이 감소될 수 있다. 따라서, 반도체 장치의 동작 속도가 증가될 수 있다.
이후, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치 제조 방법을 구체적으로 설명한다. 도 4a 내지 도 4i 는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 방법을 공정순으로 나타내는 단면도이다.
제 1 실시예에서, 배선층을 포함하는 소자 영역 (도시하지 않음) 을 갖는 확산층 (103) 이 도 4a 에 도시한 바와 같이 실리콘 기판 (101) 의 표면에 우선 형성된다. 다음으로, 실리콘 산화막을 포함하는 소자 분리 영역 (102) 이 확산층 (103) 의 표면에 선택적으로 형성된다. 그 후, 다결정 실리콘층 (104) 이 소자 분리 영역 (102) 상에 선택적으로 형성된다. 에칭 스토퍼로서 역할하는 제 1 절연막으로서, 예를 들어, 500 Å 의 막 두께를 갖는 실리콘 질화막 (105) 이 화학 기상 증착법 (CVD) 을 사용함으로써 형성된다. 더욱이, 제 2 절연막으로서, 예를 들어, 2 ㎛ 의 막 두께를 갖는 BPSG (붕소가 도핑된 포스포-실리케이트 (phospho-silicate) 유리) 막 (106) 이 CVD법을 사용함으로써 실리콘 질화막 (105) 상에 형성된다. 그 후, 확산층 (103) 상에 전체 막 두께가 예를 들어, 1 ㎛ 가 될 때까지 BPSG 막 (106) 의 표면은 화학-기계적 연마법을 사용함으로써 평탄화된다.
다음으로, 도 4b 에 도시한 바와 같이, 제 1 포토레지스트 (107) 가 BPSG 막 (106) 상에 형성된다. 통상적인 노광법을 사용함으로써 컨택홀용 패턴이 제 1 포토레지스트 (107) 에 형성된다.
다음으로, 패터닝된 제 1 포토레지스트 (107) 를 마스크로 사용함으로써, 도 4c 에 도시한 바와 같이 BPSG 막 (106) 의 에칭 속도가 실리콘 질화막 (105) 의 에칭 속도보다 커지도록 하는 조건하에서 컨택홀 (108) 이 이방성 건식 에칭에 의하여 형성된다. BPSG 막 (106) 의 에칭 속도가 실리콘 질화막 (105) 의 에칭 속도보다 크기 때문에, 이 공정에서 컨택홀 (108) 의 형성은 실리콘 질화막 (105) 의 표면에서 정지된다.
다음으로, 제 1 포토레지스트 (107) 를 마스크로 사용함으로써, 도 4d 에 도시한 바와 같이 실리콘 질화막 (105) 의 에칭 속도가 실리콘 산화막의 에칭 속도보다 커지도록 하는 조건하에서 실리콘 질화막 (105) 이 에칭된다.
이러한 방식으로, 에칭은 두 단계로 수행된다. 따라서, 컨택홀 (108) 이 부분적으로 소자 분리 영역 (102) 으로 돌출된다 하더라도, 소자 분리 영역 (102) 을 형성하는 실리콘 산화막은 에칭되지 않는다. 따라서, 소자의 성능은 손상되지 않는다.
BPSG 막 (106) 의 에칭은 예를 들어, 20 sccm 의 플로우 레이트 (flow rate) 를 갖는 C4F8가스 및 580 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다. 실리콘 질화막 (105) 의 에칭은 예를 들어, 20 sccm 의 플로우 레이트를 갖는 CF4가스, 20 sccm 의 플로우 레이트를 갖는 H2가스 및 560 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다.
다음으로, 도 4e 에 도시한 바와 같이, 제 1 포토레지스트 (107) 가 제거된다. 그 후, 컨택홀 (108) 이 형성되지 않은 영역의 BPSG 막 (106) 상에 막 두께가 예를 들어, 0.5 ㎛ 되도록 예를 들어, 벤즈시클로부텐 (BCB) 으로 이루어진 유기 도포막 (유기 절연막) (109) 이 전체 표면상에 도포된다. 그 후, 유기 도포막 (109) 은 300 ℃ 에서 베이크 (bake) 된다. 예를 들어, 2,000 Å 의 막 두께를 갖는 실리콘 산화막 (110) 이 플라즈마 CVD법을 사용함으로써 유기 도포막 (109) 상에 제 3 절연막으로서 형성된다.
다음으로, 도 4f 에 도시한 바와 같이, 제 2 포토레지스트 (111) 가 실리콘 산화막 (110) 상에 형성된다. 통상적인 노광법을 사용함으로써 배선 트렌치용 패턴이 제 2 포토레지스트 (111) 에 형성된다.
다음으로, 도 4g 에 도시한 바와 같이, 패터닝된 제 2 포토레지스트 (111) 를 마스크로 사용함으로써 실리콘 산화막 (110) 이 에칭된다. 상기 에칭은 예를 들어, 20 sccm 의 플로우 레이트를 갖는 C4F8가스, 580 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다.
다음으로, 도 4h 에 도시한 바와 같이, 유기 도포막 (109) 이 실리콘 산화막 (110) 을 마스크로 사용함으로써 에칭된다. 따라서 배선 트렌치 (112) 가 형성된다. 상기 에칭은 예를 들어, 150 sccm 의 플로우 레이트를 갖는 Cl2가스 및 150 sccm 의 플로우 레이트를 갖는 O2가스를 사용하고, 기판 온도를 20 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다.
상기 공정에서, 유기 재료로 이루어진 제 2 포토레지스트 (111) 는 유기 도포막 (109) 이 에칭됨과 동시에 에칭된다. 따라서, 제 2 포토레지스트 (111) 를 제거하는 단계는 요구되지 않는다.
더욱이, 유기 도포막 (109) 은 에칭 조건에서 실리콘 산화막과 현저하게 다르기 때문에, 유기 도포막 (109) 의 에칭 속도는 실리콘 산화막의 에칭 속도의 50 배 정도가 되도록 조절될 수 있다.
다음으로, 예를 들어, TiN 등으로 이루어지고 500 내지 1000 Å 의 범위내에서 막 두께를 갖는 배리어 금속층 (도시하지 않음) 이 전체 표면상에 형성된다. 더욱이, 도 4i 에 도시한 바와 같이, CVD법을 사용함으로써 텅스텐층 (113) 이 전도층으로서 형성된다. 컨택홀 (108) 의 내부 및 배선 트렌치 (112) 의 내부를 제외한 영역에 형성되는 텅스텐층 (113) 및 배리어 금속층은 화학-기계적 연마법을 사용함으로써 제거된다. 결과적으로, 배선층 및 컨택 플러그가 형성된다.
본 실시예에 따라서, 컨택홀의 에칭은 두 단계에서만 완성될 수 있다. 더욱이, 애스펙트 비율은 종래 기술의 애스펙트 비율과 거의 동일하기 때문에, 컨택홀 (108) 이 매우 정확하게 형성될 수 있다.
이제, 본 발명의 제 2 실시예를 설명한다. 도 5 는 본 발명의 제 2 실시예에 따른 반도체 제조 방법을 공정순으로 나타내는 단면도이다.
제 2 실시예에서, 알루미늄 또는 알루미늄 합금으로 이루어진 Al 배선층 (202) 이 도 5 의 (a) 에 도시한 바와 같이, 반도체 기판 (도시하지 않음) 상에 형성된 층간 절연막 (201) 의 표면에 선택적으로 우선 형성된다. 다음으로, 예를 들어, 0.8 ㎛ 의 막 두께를 갖는 제 1 실리콘 산화막 (203) 이 제 1 절연막으로서 전체 표면상에 형성된다. 더욱이, 제 1 포토레지스트 (204) 가 제 1 실리콘 산화막 (203) 상에 형성되고, 통상적인 노광법을 사용함으로써 비어홀용 패턴이 제 1 포토레지스트 (204) 에 형성된다. 패터닝된 제 1 포토레지스트 (204) 를 마스크로 사용하는 이방성 건식 에칭에 의하여, 제 1 실리콘 산화막 (203) 이 에칭된다. 결과적으로, 비어홀 (205) 이 형성된다. 상기 에칭은 예를 들어, 20 sccm 의 플로우 레이트를 갖는 CHF3가스 및 580 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다.
부연하면, Al 배선층 (202) 이 제 1 실시예에서의 텅스텐 대신에 알루미늄을 사용함으로써 형성되고 텅스텐층 (113) 에 대응한다면, 비어홀 (205) 의 에칭은 제 1 실시예에서의 실리콘 산화막 (110) 에 대응하는 막이 에칭시 정지된다. 이 경우에 에칭은 예를 들어, 20 sccm 의 플로우 레이트를 갖는 CHF3가스 및 580 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다.
다음으로, 도 5 의 (b) 에 도시한 바와 같이, 제 1 포토레지스트 (204) 가 제거된다. 그 후, 비어홀 (205) 이 형성되지 않은 영역의 제 1 실리콘 산화막 (203) 상의 막 두께가 예를 들어, 0.7 ㎛ 되도록 예를 들어, BCB로 이루어진 유기 도포막 (유기 절연막) (206) 이 전체 표면상에 도포된다. 더욱이, CVD법을 사용함으로써 제 2 실리콘 산화막 (207) 이 제 2 절연막으로서 유기 도포막 (206) 상에 형성된다.
다음으로, 도 5 의 (c) 에 도시한 바와 같이, 제 2 포토레지스트 (208) 가 실리콘 산화막 (207) 상에 형성되고, 통상적인 노광법을 사용함으로써 배선 트렌치용 패턴이 제 2 포토레지스트 (208) 에 형성된다.
다음으로, 도 5 의 (d) 에 도시한 바와 같이, 패터닝된 제 2 포토레지스트 (208) 를 마스크로 사용함으로써 실리콘 산화막 (207) 이 에칭된다. 상기 에칭은 예를 들어, 20 sccm 의 플로우 레이트를 갖는 C4F8가스 및 580 sccm 의 플로우 레이트를 갖는 Ar 가스를 사용하고, 기판 온도를 10 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다.
다음으로, 도 5 의 (e) 에 도시한 바와 같이, 실리콘 산화막 (207) 을 마스크로 사용함으로써, 유기 도포막 (206) 이 에칭된다. 따라서, 배선 트렌치 (210) 가 형성된다. 상기 에칭은 예를 들어, 150 sccm 의 플로우 레이트를 갖는 Cl2가스 및 150 sccm 의 플로우 레이트를 갖는 O2가스를 사용하고, 기판 온도를 20 ℃ 로 설정하며, 바이어스 파워를 25 W 로 설정함으로써 수행된다. 상기 공정에서, 유기 도포막 (206) 과 함께 제 2 포토레지스트 (208) 도 동시에 제거된다.
다음으로, 예를 들어, TiN 등으로 이루어지고 500 내지 1,000 Å 의 범위내에서 막 두께를 갖는 배리어 금속층 (도시하지 않음) 이 전체 표면상에 형성된다. 더욱이, CVD법 또는 스퍼터링법과 리플로우법을 결함하므로써 얻어지는 방법을 사용함으로써 Al 또는 Al 합금층 (209) 이 전도층으로서 전체 표면상에 형성된다. 비어홀 (205) 의 내부 및 배선 트렌치 (210) 의 내부를 제외한 영역에 형성되는 Al 또는 Al 합금층 (209) 과 배리어 금속층은 화학-기계적 연마법을 사용함으로써 제거된다. 결과적으로, 도 5 의 (f) 에 도시한 바와 같이, 배선층 및 비어 플러그가 형성된다.
이제, 본 발명의 실시예의 효과를 설명한다. 다단계 금속화 구조의 배선층들간 직렬로 접속된 30,000 개의 컨택을 갖는 각각의 측정용 반도체 장치를 제 1 실시예 및 제 2 실시예에 따라서 제조하였다. 그와 같은 구조를 컨택 체인 (contact chain) 이라 부른다. 컨택 체인의 양단에 위치한 배선층들 사이에 전압을 인가하였다. 전류를 흐르지 못하게 하는 반도체 장치는 오류 장치로 판단함으로써, 수율 측정을 행하였다. 더욱이, 도 1 에 도시한 종래 기술 (비교예 1) 및 도 2 에 도시한 종래 기술 (비교예 2) 에 대하여 동일한 수율 측정을 행하였다.
더욱이, 0.3 ㎛ 의 배선 간격을 갖는 각각의 반도체 장치를 제 1 실시예 및 제 2 실시예에 따라서 제조하였다. 이 반도체 장치들의 배선층들간 기생 용량을 측정하였다. 더욱이, 배선층들 사이에 동일한 기생 용량의 측정을 비교예 1 및 비교예 2 에 대하여 수행하였다. 그 결과를 도 6 에 도시한다. 도 6 은 각종 방법에 의하여 제조된 반도체 장치의 배선층간 기생 용량 및 수율의 측정 결과를 나타내는 그래픽 선도이다. 도 6 에서, 흑색점은 수율을 나타내고 백색점은 배선층들간 용량을 나타낸다.
도 6 에 도시한 바와 같이, 실시예의 수율은 비교예 1 및 비교예 2 의 수율보다 현저하게 높다. 더욱이, 배선층들간 기생 용량은 20 % 정도 감소된다.
본 발명에 따르면, 에칭 공정에서 다수의 공정이 감소한다. 높은 치수 정확도와 더불어, 애스펙트 비율이 높은 각각의 컨택홀 및 비어홀이 형성될 수 있다. 더욱이, 유기 절연막이 사용되기 때문에, 마스크로서 역할하는 다른 절연막과 에칭 속도에서의 차이가 커지고 커다란 마진이 보장될 수 있다. 결과적으로, 수율이 현저하게 향상될 수 있고, 배선층들간 기생 용량이 감소될 수 있다. 따라서, 반도체 장치의 동작 속도가 증가될 수 있다.
Claims (13)
- 표면에 소자 영역을 갖는 반도체 기판상에 제 1 절연막을 형성하는 단계,상기 제 1 절연막상에 제 1 포토레지스트를 형성하는 단계,노광법을 사용함으로써 상기 제 1 포토레지스트에 컨택홀용 패턴을 형성하는 단계,상기 소자 영역에 전기적인 전도를 제공하는 컨택홀을 형성하기 위하여 상기 제 1 포토레지스트를 마스크로 사용함으로써 상기 제 1 절연막을 에칭하는 단계,상기 제 1 포토레지스트를 제거하는 단계,전체 표면상에 유기 절연막을 형성하는 단계,상기 유기 절연막상에 제 2 절연막을 형성하는 단계,상기 제 2 절연막상에 제 2 포토레지스트를 형성하는 단계,노광법을 사용함으로써 상기 제 2 포토레지스트에 배선 트렌치용 패턴을 형성하는 단계,상기 제 2 포토레지스트를 마스크로 사용함으로써 상기 제 2 절연막을 에칭하는 단계,배선 트렌치를 형성하기 위하여 상기 제 2 절연막을 마스크로 사용함으로써 상기 유기 절연막을 에칭하는 단계, 및상기 컨택홀 및 상기 배선 트렌치내에 전도층을 매립하는 단계를 구비하는 것을 특징으로 하는 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 전도층을 매립하는 단계는,전체 표면상에 전도성 막을 형성하는 단계, 및상기 전도성 막을 상기 컨택홀 및 상기 배선 트렌치에만 남기기 위하여 상기 전도성 막을 선택적으로 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 유기 절연막을 에칭하는 단계는 상기 제 2 포토레지스트를 동시에 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 유기 절연막을 형성하는 단계는 상기 유기 절연막을 전체 표면상에 도포하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 제 1 절연막을 형성하는 단계는,상기 반도체 기판상에 제 3 절연막을 형성하는 단계, 및상기 제 3 절연막상에 제 4 절연막을 형성하는 단계를 구비하고,상기 제 1 절연막은 상기 제 3 절연막과 상기 제 4 절연막으로 이루어지고,상기 제 1 절연막을 에칭하는 단계는,상기 제 3 절연막의 에칭 속도가 상기 제 4 절연막의 에칭 속도보다 낮은 조건하에서 상기 제 3 절연막의 표면이 노출될 때까지 상기 제 4 절연막을 에칭하는 단계, 및상기 제 3 절연막을 에칭하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 유기 절연막은 벤즈시클로부텐 막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서, 상기 전도성 막은 질화티타늄으로 이루어진 배리어 금속막과 상기 배리어 금속막상에 형성된 텅스텐막을 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 표면에 소자 영역을 갖는 반도체 기판상에 제 1 절연막을 형성하는 단계,상기 제 1 절연막상에 제 1 포토레지스트를 형성하는 단계,노광법을 사용함으로써 상기 제 1 포토레지스트내에 비어홀용 패턴을 형성하는 단계,상기 소자 영역에 전기적인 전도를 제공하는 비어홀을 형성하기 위하여 상기 제 1 포토레지스트를 마스크로 사용함으로써 상기 제 1 절연막을 에칭하는 단계,상기 제 1 포토레지스트를 제거하는 단계,전체 표면상에 유기 절연막을 형성하는 단계,상기 유기 절연막상에 제 2 절연막을 형성하는 단계,상기 제 2 절연막상에 제 2 포토레지스트를 형성하는 단계,노광법을 사용함으로써 상기 제 2 포토레지스트에 배선 트렌치용 패턴을 형성하는 단계,상기 제 2 포토레지스트를 마스크로 사용함으로써 상기 제 2 절연막을 에칭하는 단계,배선 트렌치를 형성하기 위하여 상기 제 2 절연막을 마스크로 사용함으로써 상기 유기 절연막을 에칭하는 단계, 및상기 비어홀 및 상기 배선 트렌치내에 전도층을 매립하는 단계를 구비하는 것을 특징으로 하고 듀얼 다마신 구조를 갖는 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 전도층을 매립하는 단계는,전체 표면상에 전도성 막을 형성하는 단계, 및상기 전도성 막을 상기 비어홀 및 상기 배선 트렌치에만 남기기 위하여 상기 전도성 막을 선택적으로 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 유기 절연막을 에칭하는 단계는 상기 제 2 포토레지스트를 동시에 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 유기 절연막을 형성하는 단계는 상기 유기 절연막을 전체 표면상에 도포하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 8 항에 있어서, 상기 유기 절연막은 벤즈시클로부텐 막인것을 특징으로 하는 반도체 장치 제조 방법.
- 제 9 항에 있어서, 상기 전도성 막은 질화티타늄으로 이루어진 배리어 금속막과 상기 배리어 금속막 상에 형성된 알루미늄 또는 알루미늄 합금막을 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29983997A JP3309783B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
| JP97-299839 | 1997-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990037532A true KR19990037532A (ko) | 1999-05-25 |
| KR100328749B1 KR100328749B1 (ko) | 2002-07-18 |
Family
ID=17877559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980046339A KR100328749B1 (ko) | 1997-10-31 | 1998-10-30 | 듀얼다마신구조를갖는반도체장치제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6165899A (ko) |
| JP (1) | JP3309783B2 (ko) |
| KR (1) | KR100328749B1 (ko) |
| CN (1) | CN1129957C (ko) |
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| KR100328749B1 (ko) | 2002-07-18 |
| CN1129957C (zh) | 2003-12-03 |
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