CN1129957C - 一种用于生产具有双重波纹结构的半导体器件的方法 - Google Patents

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Abstract

在一块半导体基片上形成第一绝缘膜。然后在该第一绝缘膜上形成第一光刻胶。在该第一光刻胶中形成接触孔的图案。然后，以该第一光刻胶为掩膜，对第一绝缘膜进行蚀刻，从而形成接触孔。然后除去该第一光刻胶，并在整个表面上形成有机绝缘膜。另外，在该有机绝缘膜上形成第二绝缘膜。然后，在该第二绝缘膜上形成第二光刻胶。在该第二光刻胶中形成布线沟道的图案。然后，以该第二光刻胶为掩膜，对第二绝缘膜进行蚀刻。然后以该第二绝缘膜为掩膜对该有机绝缘膜进行蚀刻，从而形成布线沟道。

Description

一种用于生产具有双重波纹结构的半导体器件的方法
本发明涉及一种用于生产具有双重波纹结构的半导体器件的方法，特别是涉及一种用于生产高精度的具有双重波纹结构的半导体器件的方法。
当用传统的生产半导体器件的方法形成布线层时，在半导体基片的整个表面形成一层布线金属层，然后形成具有布线图案形状的光刻胶。此后，以该光刻胶作为腐蚀掩膜，对该布线金属层进行腐蚀。
但是在最近的半导体器件中要求更加精密的布线图案，只靠对布线金属层进行腐蚀会引起生产上的困难。
例如，在现有的方法中，对形成于要形成布线图案的区域上的绝缘膜进行腐蚀，从而形成一个沟道，在这个沟道中嵌入布线金属层，从而形成一层布线层(美国专利US-4,944,836)。
另外，作为一个从上述方法中发展而来的方法，在当前已提出的一种方法中，用于形成把下层元件以自对齐的方式顺序连接到一层布线层的通孔，同时在该通孔和布线沟道中嵌入一层金属层，从而形成通塞和该布线层(美国专利US-4,789,648)。根据该方法，可以缩短工艺过程，并且可以减少在暴露通孔和布线沟道时所引起的图案没有对齐所造成的制造失败。本发明称为双重波纹方法，这被认为是一种在未来的半导体制造方法中重要的技术。
另一方面，作为取得更精细图案之后的另一个问题是信号传输速度的降低以及由于在相邻布线层之间的寄生电容所引起的串扰。作为解决这些问题的一个措施，一般在布线层之间采用具有低的电介常数的绝缘膜结构。对于这种具有低电介常数的绝缘膜，现在已对镀有机膜、镀无机膜、含氟的氧化硅膜、以及含氟的无定形碳膜进行了研究。特别地，有机绝缘膜的电介常数极低，它是一种有希望的材料。
因此，上述双重波纹方法和有机绝缘膜的应用被认为是未来的半导体器件生产领域中必要的技术。
图1为表示利用典型的双重波纹方法的传统半导体器件生产方法的剖面图。在硅基片300的表面上形成一个器件绝缘区301。在硅基片300上按顺序形成第一阻蚀层302、第一层间绝缘膜303、第二阻蚀层304、第二层间绝缘膜305、以及一层光刻胶306。形成一个通过上述各层的接触孔307。
在传统的采用双重波纹方法的制造方法中，该接触孔307是通过上述的腐蚀方法形成的，而此后进行光刻胶(未示出)的曝光和腐蚀以形成一个布线沟道。为了进行该接触孔307的腐蚀过程，必须顺序腐蚀第二层间绝缘膜305、第二阻蚀层304、第一层间绝缘膜303、以及第一阻蚀层302。因此总共需要四个蚀刻工艺。在这种情况中形成接触孔307并使其延伸到器件区和器件隔离区301(如图1所示)，在具有高集成度的半导体器件中，该第一阻蚀层302用于防止在该器件隔离区301中的氧化硅膜被腐蚀。
例如，如果氧化硅膜被用作第一和第二层间绝缘膜303和305，而氮化硅膜被用作第一和第二阻蚀层302和304，通过利用具有流速为20标准立方厘米/分的CHF3气体以及具有流速为580标准立方厘米/分的氩气，并把基片温度设为10℃以及把偏压功率设为25W对该氧化硅膜进行腐蚀。另外，通过利用具有流速为20标准立方厘米/分的CF4气体、流速为20标准立方厘米/分的氢气以及流速为560标准立方厘米/分的氩气，并把基片温度设为10℃以及把偏压功率设为25W对该氮化硅膜进行腐蚀。
图2为表示利用美国专利US-4,789,648中公开的双重波纹方法的传统半导体器件生产方法的剖面图。在一个硅基片401上，顺序形成第一阻蚀层402、第一层间绝缘膜403、以及第二阻蚀层404。在该第二阻蚀层404上提供一层带有一个沟道的第二层间绝缘膜405。另外，提供一层嵌入该沟道中的抗反射镀膜408，并覆盖在第二层间绝缘膜405的表面上。在该抗反射镀膜408上形成一层已构图的光刻胶406。
在该利用双重波纹方法的传统制造方法中，通过曝光在该光刻胶上形成精细图案以形成接触孔。因此，在形成该接触孔之前形成上述的布线沟道。然后，在该布线沟道中嵌入抗反射镀膜408，并对该镀膜进行平整。然后，对该用于形成接触孔的光刻胶进行曝光，当进行蚀刻以形成接触孔时，该抗反射镀膜408也被腐蚀。
图3A和3B为表示利用在美国专利US-4,944,836中公开的双重波纹方法的传统半导体器件生产方法的按工艺次序的剖面图。如图3A所示，顺序在一块硅基片500上形成第一阻蚀层501、第一层间绝缘膜502、第二阻蚀层503、第二层间绝缘膜504、以及一层已构图的光刻胶505。然后形成布线沟道506和一个通孔507，如图3B所示。
在该利用双重波纹方法传统生产方法中，对该光刻胶505和第二阻蚀层503进行构图。然后，用以形成该布线沟道506和该通孔507的蚀刻工艺(即，具有高的长度直径比的接触孔蚀刻工艺)的次数被减少。另外，于上述的两个传统技术的例子相比，该接触孔易于形成。
在如图1所示的利用典型双重波纹方法中造成半导体器件方法中，在这制造方法中考虑到偏差，在对该氧化硅膜或氮化硅膜进行蚀刻的工艺中，与该标准的膜厚相比必须进行过腐蚀。在这时，会发生横向腐蚀或淀积现象。因此，及其难以控制该接触孔的尺寸。特别在这种双重波纹方法中，该被腐蚀已形成接触孔的薄膜厚度为用传统方法蚀刻的薄膜厚度该绝缘膜的膜厚之和。因此，该接触孔的长度与直径之比相当大。结果，精细接触孔的蚀刻工艺更加难以进行。
在如图2所示的利用双重波纹方法半导体器件生产方法中，在该接触孔曝光之前先形成该沟道。但是，为了通过曝光方法以形成精细图案，必须在沟道中嵌入抗反射镀膜并进行对其平整。因此，在该接触孔的蚀刻工艺中，还另外需要蚀刻该抗反射镀膜的工艺。另外，在该生产方法中也难以形成精细的接触孔。
另一方面，在如图3A和3B所示的利用双重波纹方法中造成半导体器件方法中，不需要为形成具有高长度与直径比的接触孔进行许多次的蚀刻工艺。因此，与上述两种传统技术的实例相比，该接触孔易于形成。但是，它要求第二阻蚀层的腐蚀率等于或小于第一层间绝缘层和第二层间绝缘层在腐蚀率的二十分之一。如果采用氮化硅膜或氧化硅膜作为薄膜，极其难以控制包含一个精细沟道的布线沟道的深度。结果该生产的余地十分有限，并且成品率也极低。
本发明的上的目的在于提供一种生产带有双重波纹结构的半导体器件的方法，该方法能够以高尺寸精度形成具有高的长度与直径比的接触孔、通孔或者布线沟道。
根据本发明的用于制造带有双重波纹结构的半导体器件的方法，包括如下步骤：在带有器件区域的半导体基片的该区域表面上形成第一绝缘膜，在该第一绝缘膜上形成第一光刻胶。接着，采用曝光方法在该第一光刻胶上形成接触孔或通孔的图案。然后，用该第一光刻胶作为掩膜，对该第一绝缘膜进行蚀刻，从而形成用于给该器件区提供电连接的接触孔或通孔。然后除去该第一光刻胶，并在整个表面上形成一层有机绝缘膜。另外，在该有机绝缘膜上形成第二绝缘膜。然后，在该第二绝缘膜上形成光刻胶。采用曝光方法在该第二光刻胶上形成布线沟道的图案。然而，以该第二光刻胶作为掩膜对该第二绝缘膜进行蚀刻。然后，以该第二绝缘膜作为掩膜对该有机绝缘膜进行蚀刻，从而形成一个布线沟道。把一个导电层嵌入该接触孔或通孔以及该布线沟道中。
根据本发明，在蚀刻工艺中次数被减少。可以以高尺寸精度形成具有高的长度与直径比的接触孔和通孔。另外，由于采用有机绝缘膜，其腐蚀率与其它作为掩膜的绝缘膜的差别变大，从而保证较大的生产余地。结果，可以显著的提高成品率，并且减少布线层之间的寄生电容。因此，可以提高该半导体器件的运行速度。
图1为采用典型的双重波纹方法的传统半导体器件生产方法的剖面图。
图2为利用美国专利US-4,789,648中公开的双重波纹方法的传统半导体器件生产方法的剖面图。
图3A和3B为表示利用在美国专利US-4,944,836中公开的双重波纹方法的传统半导体器件生产方法的按工艺次序的剖面图。
图4A至4I为根据本发明第一实施例的半导体器件的生产方法的按工艺次序的剖面图。
图5A至5F为根据本发明第二实施例的半导体器件的生产方法的按工艺次序的剖面图。
图6为表示对用各种方法生产出来的半导体器件的成品率和寄生电容测量的结果的图表。
下面根据附图具体说明根据本发明实施例的用于生产半导体器件的方法。图4A至4I为根据本发明第一实施例的半导体器件的生产方法的按工艺次序的剖面图。
在第一实施例中，首先在硅基片101表面形成带有包括布线层的器件区域(未示出)的扩散层103，如图4A所示。然后，在该扩散层103表面可选择地形成包含氧化硅膜的器件隔离区102。然后，在该器件隔离区102上可选择地形成多晶硅层104。作为用作阻蚀层的第一绝缘膜，可以采用通过化学气相淀积方法(CVD)形成的具有膜厚为500埃氮化硅膜105。另外，作为第二绝缘膜，可以采用通过CVD方法在氮化硅膜105上形成的具有膜厚为2μm的硼掺杂的磷硅酸盐玻璃(BPSG)膜106。然后，通过化学机械抛光方法对该硼掺杂的磷硅酸盐玻璃膜106表面进行平整，直到该扩散层103的总膜厚变为1μm。
然后如图4B所示在该硼掺杂的磷硅酸盐玻璃膜106上形成第一光刻胶107，通过采用普通的曝光方法在该第一光刻胶107上形成接触孔的图案。
然后，以该构图后的光刻胶107作为掩膜，通过各向异性的干法蚀刻工艺，在该硼掺杂的磷硅酸盐玻璃膜106的腐蚀率比该氮化硅膜腐蚀率高的条件下进行蚀刻形成接触孔108，如图4C所示，由于该硼掺杂的磷硅酸盐玻璃膜106的腐蚀率比氮化硅膜腐蚀率高，则在该工艺中，该接触孔108的形成的过程停止于该氮化硅膜的表面上。
然后通过以该第一光刻胶107中作为掩膜，在该氮化硅膜105的腐蚀率比该氧化硅膜的腐蚀率高的条件的下对该氮化硅膜105进行蚀刻，如图4D所示。
在这种方法中，该蚀刻过程是分为两个阶段进行的。因此，即使该接触孔108部分地向器件隔离区102突出，形成器件隔离区102的氧化硅膜也不被腐蚀。相应地，元件的性能不会被破坏。
该硼掺杂的磷硅酸盐玻璃膜106蚀刻过程是通过利用流速为20标准立方厘米/分的C4F8气体和流速为580标准立方厘米/分的氩气，并把基片温度设定为10℃以及把偏压功率设定为25W的条件下进行的。该氮化硅膜105的蚀刻过程利用流速为20标准立方厘米/分的CF4气体、流速为20标准立方厘米/分的氢气以及流速为560标准立方厘米/分的氩气，并把基片温度设定为10℃以及把偏压功率设定为25W的条件下进行的。
接着，如图4E所示，第一光刻胶107被除去，然后把由苯环丁烯(BCB)构成的有机镀膜(有机绝缘膜)109涂到整个表面上，是在该硼掺杂的磷硅酸盐玻璃膜106上不形成接触孔108的区域的膜厚等于0.5μm。在300℃下对该有机镀膜进行烘烤。通过等离子体化学气相淀积方法在该有机镀膜109上形成作为第三绝缘膜且具有2000埃的膜厚的氧化硅膜110。
接着，如图4F所示，在该氧化硅110上形成第二光刻胶111。通过普通的曝光方法在该第二光刻胶111上形成布线沟道的图案。
接着，如图4G所示，以该构图后的第二光刻胶111作为掩膜，对该氧化硅膜进行蚀刻。该蚀刻过程是通过利用流速为20标准立方厘米/分的C4F8气体和流速为580标准立方厘米/分的氩气，并把基片温度设定为10℃以及把偏压功率设定为25W的条件下进行的。
接着，如图4H所示，以该氧化硅膜110作为掩膜，对有机镀膜109进行蚀刻。这样就形成布线沟道112。该蚀刻过程是通过利用流速为150标准立方厘米/分的氯气体以及流速为150标准立方厘米/分的氧气体，并把基片温度设定为10℃以及把偏压功率设定为25W的条件下进行的。
在该过程中，由有机材料构成的第二光刻胶111与该有机镀膜109被同时蚀刻。因此，不需要除去该第二光刻胶111的步骤。
另外，由于该有机镀膜109的蚀刻条件与该氧化硅膜相差很大，该有机镀膜109的蚀刻率可被调整到约为氧化硅膜的蚀刻率的50倍。
然后，在整个表面上形成由氮化钛或其它材料构成的并具有500埃-1000埃之间的膜厚的阻挡金属层(未示出)。另外，如图4I所示，通过化学气相淀积方法形成钨层113作为导电层。通过化学机械抛光方法把形成于接触孔108和布线沟道112的内部之外的区域上的钨层113和阻挡金属层除去。结果，形成布线层和接触层。
根据本实施例，该接触孔的蚀刻过程可分为两个阶段完成。另外，由于该接触孔的长度与直径比与传统技术中的基本相同，则可以以高精度形成该接触孔。
下面说明本发明的第二实施例。图5A至5F为根据本发明第二实施例的半导体器件的生产方法的按工艺次序的剖面图。
在该第二实施例中，首先把由铝或铝合金构成的铝布线层可选择地形成于已形成在半导体基片(未示出)的上层间绝缘膜201的表面上，如图5A所示。然后，在整个表面上形成膜厚为0.8μm的第一氧化硅膜203作为第一绝缘膜。另外，在该第一氧化硅膜203上形成第一光刻胶204，并用通常的曝光方法在第一光刻胶204上形成通孔的图案。以该构图后的第一光刻胶204作为掩膜，用各向异性干法蚀刻工艺对该第一氧化硅膜203进行蚀刻。结果，形成通孔205。该蚀刻过程是通过利用具有流速为20标准立方厘米/分的CHF3气体以及具有流速为580标准立方厘米/分的氩气，并把基片温度设为10℃以及把偏压功率设为25W进行的。
另外，如果该铝布线层202是通过利用铝而不是在该第一实施例中对应于钨层113的钨形成的，在通孔205的蚀刻过程在对应于第一实施例中的氧化硅膜110的薄膜被腐蚀时停止。该蚀刻过程是通过利用具有流速为20标准立方厘米/分的CHF3气体以及具有流速为580标准立方厘米/分的氩气，并把基片温度设为10℃以及把偏压功率设为25W进行的。
然后，如图5B所示，第一光刻胶204被除去。此后，把由BCD构成的有机镀膜(有机绝缘膜)206镀到整个表面上，使该在第一氧化硅膜203中不形成通孔205的区域上的薄膜的厚度为0.7μm。另外，通过利用化学气相淀积方法，在该有机镀膜206上形成第二氧化硅膜作为第二绝缘膜。
然后，如图5C所示，在该氧化硅膜207上形成第二光刻胶208，并通过通常的抛光方法在该第二光刻胶208上形成布线沟道的图案。
然后，如图5D所示，以该构图后的第二光刻胶208作为掩膜，对该氧化硅膜进行蚀刻是通过利用流速为20标准立方厘米/分的C4F8气体和流速为580标准立方厘米/分的氩气，并把基片温度设定为10℃以及把偏压功率设定为25W的条件下进行的。
然后，如图5E所示，以该氧化硅膜207作为掩膜对该有机镀膜206进行蚀刻。该蚀刻过程是通过利用流速为150标准立方厘米/分的氯气体以及流速为150标准立方厘米/分的氧气体，并把基片温度设定为10℃以及把偏压功率设定为25W的条件下进行的。在该工艺中，把第二光刻胶208与有机镀膜206同时除去。
然后，在整个表面上形成有氮化钛或类似材料构成的并具有500埃-1000埃之间的膜厚的阻挡金属层(未示出)。另外通过利用化学气相淀积方法或者利用把溅射与回流相结合的方法，在整个表面上形成铝或铝合金层209作用导电层。通过化学机械抛光方法把形成于该通孔205和布线沟道210的内部之外的其它区域上的铝或铝合金层209阻挡金属层除去。结果，如图5F所示，形成布线层和连通塞。
下面说明本发明实施例的结果。用根据第一实施例与第二实施例的方法制造具有三万个串联于多层金属结构的布线层之间的结点的半导体器件，以用于测试。这种结构被称为接点链。把电压加在位于该接点链的两端的布线层上。通过判断有无电流通过可以确定该半导体器件的好坏，从而可以进行成品率检测。另外，对图1所示的传统技术(比较实例1)和图2所示传统技术(比较实例2)也用同样的方法进行测定。
另外，用根据第一实施例和第二实施例的方法制造布线间距为0.3μm的半导体器件。并测量这些半导体器件的布线层间寄生电容。另外，用同样的方法对比较实例1和比较实例2的层间寄生电容进行检测。其结果如图6所示，图6为表示对用各种方法生产出来的半导体器件的成品率和寄生电容测量的结果的图表。在图6中，黑点表示成品率，白点表示布线层间的寄生电容。
如图6所示，该实施例的成品率明显比较实施例1和比较实施例2的成品率高。另外，布线层间的寄生电容约下降了2％。

Claims (13)

1.一种用于生产具有双重波纹结构的半导体器件的方法，其特征在于，其中包括如下步骤：
在表面上带有器件区域的半导体基片上形成第一绝缘膜；
在所述第一绝缘膜上形成第一光刻胶；
通过曝光方法在所述第一光刻胶上形成接触孔的图案；
以所述的第一光刻胶作为掩膜对所述第一绝缘膜进行蚀刻以形成接触孔，用于对该器件区域提供电连接；
除去所述第一光刻胶；
在整个表面上形成有机绝缘膜；
在所述有机绝缘膜上形成第二绝缘膜；
在所述第二绝缘膜上形成第二光刻胶；
通过曝光方法在所述第二光刻胶中形成布线沟道的图案；
以所述第二光刻胶作为掩膜对所述第二绝缘膜进行蚀刻；
以所述第二绝缘膜作为掩膜对所述有机绝缘膜进行蚀刻以形成布线沟道；
在所述接触孔和所述布线沟道中嵌入导电层。
2.根据权利要求1所述的用于生产半导体器件的方法，其特征在于，嵌入所述导电层的步骤包括以下步骤：
在整个表面上形成导电膜；
有选择地除去所述导电膜，以只在所述接触孔和所述布线沟道中保留所述导电膜。
3.根据权利要求1所述的用于生产半导体器件的方法，其特征在于，蚀刻所述有机绝缘膜的步骤包括同时除去所述第二光刻胶的步骤。
4.根据权利要求1所述的用于生产半导体器件的方法，其特征在于，形成所述有机绝缘膜的步骤包括把所述有机绝缘膜镀到整个表面上的步骤。
5.根据权利要求1所述的用于生产半导体器件的方法，其特征在于，
形成所述第一绝缘膜的步骤包括如下几个步骤：
在所述的半导体基片上形成第三绝缘膜；
在所述第三绝缘膜上形成第四绝缘膜，
所述第一绝缘膜由所述第三绝缘膜和所述第四绝缘膜组成，
蚀刻所述第一绝缘膜的步骤包括如下步骤：
在所述第三绝缘膜的腐蚀率比所述第四绝缘膜的腐率低的条件下，对所述第四绝缘膜进行蚀刻，直到所述第三绝缘膜的表面暴露出来；
蚀刻所述第三绝缘膜。
6.根据权利要求1所述的用于生产半导体器件的方法，其特征在于，所述有机绝缘膜为苯环丁烯膜。
7.根据权利要求2所述的用于生产半导体器件的方法，其特征在于，所述导电膜由氮化钛构成的阻挡金属膜和形成于所述阻挡金属膜上的钨膜构成。
8.一种用于生产具有双重波纹结构的半导体器件的方法，其特征在于，其中包括如下步骤：
在表面上带有布线的层间绝缘膜上形成第一绝缘膜；
在所述第一绝缘膜上形成第一光刻胶；
通过曝光方法在所述第一光刻胶上形成通孔的图案；
以所述的第一光刻胶作为掩膜对所述第一绝缘膜进行蚀刻以形成通孔用于对该布线提供电连接；
除去所述第一光刻胶；
在整个表面上形成有机绝缘膜；
在所述有机绝缘膜上形成第二绝缘膜；
在所述第二绝缘膜上形成第二光刻胶；
通过曝光方法在所述第二光刻胶中形成布线沟道的图案；
以所述第二光刻胶作为掩膜对所述第二绝缘膜进行蚀刻；
以所述第二绝缘膜作为掩膜对所述有机绝缘膜进行蚀刻以形成布线沟道；
在所述通孔和所述布线沟道中嵌入导电层。
9.根据权利要求8所述的用于生产半导体器件的方法，其特征在于，
所述导电层的步骤包括以下步骤：
在整个表面上形成导电膜；
有选择地除去所述导电膜，以只在所述通孔和所述布线沟道中保留所述导电膜。
10.根据权利要求8所述的用于生产半导体器件的方法，其特征在于，蚀刻所述有机绝缘膜的步骤包括同时除去所述第二光刻胶的步骤。
11.根据权利要求8所述的用于生产半导体器件的方法，其特征在于，形成所述有机绝缘膜的步骤包括把所述有机绝缘膜镀到整个表面上的步骤。
12.根据权利要求8所述的用于生产半导体器件的方法，其特征在于，所述有机绝缘膜为苯环丁烯膜。
13.根据权利要求9所述的用于生产半导体器件的方法，其特征在于，所述导电膜由氮化钛构成的阻挡金属膜和形成于所述阻挡金属膜上的铝或铝合金膜构成。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
TW437040B (en) * 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
KR100267108B1 (ko) * 1998-09-16 2000-10-02 윤종용 다층배선을구비한반도체소자및그제조방법
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
JP3436221B2 (ja) 1999-03-15 2003-08-11 ソニー株式会社 半導体装置の製造方法
JP3998422B2 (ja) * 1999-04-30 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置
KR100708491B1 (ko) 1999-08-26 2007-04-16 브레우어 사이언스 인코포레이션 듀얼 다마신 공정을 위한 개선된 충전 조성물을 포함하는 기판구조체, 충전조성물의 도포방법, 충전조성물의 적합성 결정방법, 및 전구체 구조체
US20040034134A1 (en) * 1999-08-26 2004-02-19 Lamb James E. Crosslinkable fill compositions for uniformly protecting via and contact holes
JP2001203263A (ja) * 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6261960B1 (en) * 2000-04-06 2001-07-17 Advanced Micro Devices, Inc High density contacts having rectangular cross-section for dual damascene applications
JP3628936B2 (ja) * 2000-05-11 2005-03-16 日本テキサス・インスツルメンツ株式会社 フォトダイオードの製造方法
US6576550B1 (en) * 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
US6372635B1 (en) * 2001-02-06 2002-04-16 Advanced Micro Devices, Inc. Method for making a slot via filled dual damascene low k interconnect structure without middle stop layer
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US7015135B2 (en) * 2002-12-10 2006-03-21 Advanced Micro Devices, Inc. Method and system for reducing contact defects using non conventional contact formation method for semiconductor cells
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
JP2006351862A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US20070269975A1 (en) * 2006-05-18 2007-11-22 Savas Stephen E System and method for removal of photoresist and stop layer following contact dielectric etch
US7759241B2 (en) * 2006-09-15 2010-07-20 Intel Corporation Group II element alloys for protecting metal interconnects
CN104698630B (zh) * 2015-03-30 2017-12-08 合肥京东方光电科技有限公司 阵列基板及显示装置
US9576894B2 (en) * 2015-06-03 2017-02-21 GlobalFoundries, Inc. Integrated circuits including organic interlayer dielectric layers and methods for fabricating the same
CN108690949B (zh) * 2017-04-06 2020-05-22 昆山工研院新型平板显示技术中心有限公司 一种掩膜板及其制备方法以及蒸镀方法
JP2020136473A (ja) 2019-02-19 2020-08-31 株式会社東芝 半導体装置の製造方法
KR20220025394A (ko) 2020-08-24 2022-03-03 삼성전자주식회사 배선 구조체 및 이를 포함하는 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US5559055A (en) * 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
JP3469976B2 (ja) * 1995-10-19 2003-11-25 三菱電機株式会社 多層配線の形成方法
US5920790A (en) * 1997-08-29 1999-07-06 Motorola, Inc. Method of forming a semiconductor device having dual inlaid structure

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