KR20040054709A - Ｍｉｍ 캐패시터 구조체 및 ｍｉｍ 캐패시터 구조체 제조방법 - Google Patents

Ｍｉｍ 캐패시터 구조체 및 ｍｉｍ 캐패시터 구조체 제조방법 Download PDF

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Abstract

금속-절연체-금속(MIM) 캐패시터 구조체(12) 및 집적 회로(10)에 이를 제조하는 방법은 한 쌍의 레그(12) 사이에 형성되는 채널(18)을 따라서 연장하는 측벽 스페이서(42)를 사용함으로써 MIM 캐패시터 구조체(12)에서의 캐패시턴스 밀도를 개선한다. 각각의 레그(14)는 상부 및 하부 전극(38, 30) 및 이들 사이에 놓인 절연층(36), 및 채널(18)에 면하는 측벽(40)을 포함한다. 측벽 스페이서(42)는 도전층(44) 및 도전층(44)과 레그(14) 중 하나의 측벽(40) 사이에 놓인 절연층(36)을 포함하고, 측벽 스페이서(42)의 도전층(44)은 MIM 캐패시터 구조체(12)의 상부 전극(38)으로부터 물리적으로 분리된다. 또한, MIM 캐패시터 구조체(12)의 하부 전극(30)은 그 위에 절연층이 증착되기 전엔 암모니아 플라즈마 처리되어서 전극의 산화를 감소시킨다. 나아가 우선 MIM 캐패시터 구조체의 상부 전극(38) 및 절연층(36)을 각각 형성하는 도전성 및 유전성 물질 사이의 계면에 근접한 지점까지 이방성 에칭을 고속인 제 1 속도로 수행하고, 이후에 저속인 제 2 속도로 MIM 캐패시터 구조체의 하부 전극 상의 형성된 에칭 차단층에 인접한 지점까지 이방성 에칭을 행하는, 다중 속도 에칭 공정이 사용되어서 MIM 캐패시터 구조체(12)의 상부 전극(38) 및 절연층(36)을 에칭한다.

Description

ＭＩＭ 캐패시터 구조체 및 ＭＩＭ 캐패시터 구조체 제조 방법{METAL-INSULATOR-METAL(MIM) CAPACITOR STRUCTURE AND METHODS OF FABRICATING SAME}
회로 면적을 감소시키는 것이 마이크로전자공학의 혁신의 경제적인 원동력이다. 점점 더 작아지는 회로 설계 구현의 법칙에 따라 만들어질 수 있는 회로 소자의 크기가 감소됨으로써 집적 회로 또는 칩의 회로 밀도는 지속적으로 증가하고 있다. 더 많은 소자가 하나의 집적 회로 내에 설계될수록, 집적 회로의 복잡성이 증가하고, 따라서 회로의 기능성을 더 증대될 수 있다. 또한, 다수의 집적 회로에 의해서 수행되던 기능들이 동일한 집적 회로에 모두 집적될 수 있어서, 비용, 전력 소비 및 크기를 감소시키고 속도 및 상호 접속성을 증가시킨다.
또한, 캐패시터, 인덕터, 저항 및 다른 타입의 수동 소자와 같은 다른 소자들이 점점 더 많이 집적 회로에 집적됨으로써, 전력 소비 및 비용을 증가시키고 회로의 크기를 증가시켰던 별도의 개별적인 소자를 회로 설계에 포함시킬 필요가 없게 되었다. 그러나, 더 작은 회로 설계 법칙의 필요성 및 집적 회로에 다양한 수동 회로 소자를 포함하려는 요구로 인해서, 새로운 물질, 새로운 구조체 및 새로운 처리 기술이 집적 회로 제조 공정에 포함될 필요가 있다.
많은 집적 회로 설계에 포함되어 있는 수동 소자 중 한가지 타입이 금속-절연체-금속(MIM) 캐패시터로, 전형적으로 도전성 물질을 포함하고 있는 상부 및 하부의 도전성 전극과 유전성 물질을 포함하는 중간 절연층으로 이루어진 적층된 물질 배열을 갖고 있다. 전형적으로, MIM 캐패시터는 집적 회로의 최외곽 금속 층 사이(예컨대, M5와 M6 층 사이)에 제조되며, 기판과의 기생 캐패시턴스를 최소화하도록 하부에 놓인 반도체 기판으로부터 비교적 멀리 위치된다.
MIM 캐패시터는 예컨대 셀 폰과 다른 무선 디바이스와 같은 고주파(예컨대, RF) 원격 통신 애플리케이션 및 다른 원격 통신 제품에 자주 사용된다. 종종 MIM 캐패시터는 집적 회로에 다양한 기능, 예컨대 전력 공급기로부터의 디커플링, 아날로그 디지털 변환 및 필터링 및 송신 라인의 터미네이션과 같은 기능을 제공하는 데 사용된다. 디커플링 애플리케이션이 일반적으로 비교적 덜 엄격한 누설 전류 조건을 가지고 있는 반면에, 아날로그 디지털 컨버터(ADC)와 같은 아날로그 애플리케이션은 더 근접한 캐패시터 일치 및 비교적 양호한 전압 선형성을 요구하는 것이 전형적이다. 더욱이 많은 원거리 통신 애플리케이션에서는, 특히 휴대형 애플리케이션에서 저 손실 및 비교적 높은 온도 선형성이 요구된다.
집적 회로에서 소자의 크기를 줄이고자 하는 요구는 언제나 존재하는 것이기때문에, MIM 캐패시터가 차지하는 회로 면적을 최소화하는 것이 바람직하다. 더 작은 회로 면적을 차지하는 MIM 캐패시터로부터 원하는 캐패시턴스를 제공하고자 하며, 따라서 캐패시턴스 밀도(이는 현재의 설계 규칙에 기초하며, 전형적으로 제곱 마이크로미터(fF/㎛2)당 펨토패러드로 표현된다)의 증가가 요구된다.
MIM 캐패시터의 캐패시턴스 밀도를 증가시키는 종래의 접근 방안은, 절연층 두께를 감소시키거나 둘레 길이를 증가시킨 구조체 형상을 사용해서(이는 프린지 및 측부 캐패시턴스 효과를 증가시킴) 전형적으로 유전 상수(K)가 높은 MIM 캐패시터의 절연층 내의 유전 물질을 사용하는 것에 초점을 맞췄었다.
예컨대, 탄탈륨 5산화물, 옥시니트라이드, 실리콘 질화물, BST(barium strontium titanate), PZT(lead zirconium titanate) 및 하프늄 산화물과 같은 높은 유전 상수의 물질이 종래의 일부 MIM 캐패시터 설계에 사용되었다. 나아가, 감소된 두께로 그리고, 캐패시터 설계의 전극 사이의 단락을 발생시키지 않으면서 이러한 물질을 증착시키기 위해서, 여러가지 개선된 공정이 사용되어 왔다.
또한, 일부 MIM 캐패시터 설계는 다수의 설계의 전극들 중 하나를 형성하는 다중 "핑거"에 의존한다. 다중 핑거는 전체적으로 서로 평행하게 연장되어 있어서 동일한 회로 면적을 차지하는 하나의 이어진 전극에 비해서 더 많은 둘레 길이를 갖는다.
그러나, 종래의 MIM 캐패시터 설계의 이 개선안에도 불구하고, 많은 이러한 설계가 최대 약 1fF/㎛2로 제한된다. 그러나 이런 밀도로, 많은 애플리케이션의 필요한 캐패시턴스를 제공하는 캐패시터(예컨대 많은 RF 애플리케이션)는 과도하게 크고, 특히 설계 규칙이 개선될수록 더 크다. 예컨대, 1fF/㎛2에서 100nF 캐패시터는 한 변 당 약 1㎝의 회로 면적을 필요로 하고, 이는 0.25㎛RF BiCMOS 기술과 같은 기술과 관련되어 사용되면, 그 폭은 집적 회로의 최소 피쳐 크기의 약 40,000배가 된다.
따라서, MIM 캐패시터 구조체의 캐패시턴스 밀도를 개선하는 방법이 항상 요구되고 있다.
MIM 캐패시터 제조와 관련되어 겪게되는 다른 어려움은 제조시의 하부 전극의 산화이다. 특히 티타늄 질화물(TiN)과 같은 전극 물질이 사용되는 경우, 절연층 증착 전의 전극의 산화가 발생할 수 있으며, 티타늄 산화물을 형성해서 전류 누설을 유발할 수도 있다. 산화를 방지하고자 하는 종래의 시도는 예컨대, 전극 물질을 증착할 때와 같은 툴을 사용해서 절연층을 증착하는 것을 포함한다. 그러나, 동일한 툴로 두 층을 증착함으로써, 일반적으로 두 층의 패터닝 및 에칭이 함께 발생할 것이며, 이는 하부 전극과 같은 레이아웃을 가지는 절연층을 요구한다. 또한, 하부 전극과 유전막 증착부의 밀접 결합이 물질들간의 완전한 접촉을 보장하지 않는다.
따라서, MIM 캐패시터 구조체의 하부 전극 상에서의 산화물의 형성을 방지하는 방법이 항상 요구되고 있다.
MIM 캐패시터 제조와 관련되어 경험되는 다른 어려움은 알루미늄 기반 회로상호 접속과 관련되어 MIM 캐패시터를 패터닝하고 에칭하는 것이다. 특히, 집적 회로의 금속층에 통상적으로 사용되는 알루미늄 또는 알루미늄 합금의 상호 접속부가 CCl4, BCl3, Cl2등과 같은 에칭 화학 물질에 노출될 때마다 염화 알루미늄이 종종 부산물로 생성되며, 이 때문에 부분적으로 제조된 집적 회로를 세정하기 위한 추가적인 알루미늄 중합체 제거 단계가 필요하다. 이러한 단계를 추가하는 것은 공정 시간 및 비용을 증가시키고, Al 부식을 유발할 수 있는 화합물을 함유하고 있는 모든 염소(Cl)를 제거할 수는 없을 것이다.
따라서, 염소 함유 화학물질에 알루미늄 상호 접속부가 과도하게 노출되지 않게 MIM 캐패시터 구조체를 에칭하는 방법이 항상 요구되고 있다.
본 발명은 집적 회로 제조에 관한 것이고, 더 상세하게는 집적 회로에 금속-절연체-금속(metal-insulator-metal:MIM) 캐패시터 구조체를 제조하는 것에 관한 것이다.
도 1은 본 발명에 관한 예시적인 금속-절연체-금속(MIM) 캐패시터 구조체를 포함하는 집적 회로의 개략 정면도,
도 2는 도 1의 2-2 선을 따라서 취해진, 비아를 포함한 MIM 캐패시터 구조체의 같은 크기의 단면도,
도 3은 도 2의 MIM 캐패시터 구조체의 2개의 레그의 캐패시턴스 구성 요소를 도시하는 확대 단면도,
도 4는 도 1의 다른 방안인 MIM 캐패시터 구조체 레이아웃의 개략 정면도,
도 5는 도 1의 집적 회로를 제조하는 공정을 도시하는 흐름도,
도 6a-6g는 도 5의 공정을 사용하는 MIM 캐패시터 구조체의 제조 과정을 도시하는 개략 단면도,
도 7은 도 5를 참조로 절연체 및 TiN층 에칭 단계를 구현하는 공정을 도시하는 흐름도,
도 8은 암모니아 플라즈마 처리 결과로서 테스트 웨이퍼 상에서의 실리콘 질화물의 성장을 나타내는 그래프,
도 9는 1㎛ 및 2㎛의 M5층 두께를 사용해서 획득되는 캐패시턴스 밀도를 비교하는, 테스트 웨이퍼의 캐패시턴스 밀도를 나타내는 그래프,
도 10 내지 도 13은 도 1의 MIM 캐패시터 구조체의 다른 방안의 개략 정면도.
본 발명의 일 측면은, MIM 캐패시터 구조체의 일부를 형성하는 한 쌍의 레그(legs) 사이에 형성된 채널을 따라서 측벽 스페이서가 연장하는 금속-절연체-금속(MIM) 캐패시터 구조체 및 집적 회로에 이를 제조하는 방법을 제공해서 종래의 기술과 관련된 문제들을 해결하는 것이다. 각각의 레그는 상부 전극 및 하부 전극과 그 사이의 절연층, 그리고 채널과 면하는 측벽을 포함한다. 측벽 스페이서는 도전층 및 이 도전층과 레그 중 하나의 측벽 사이에 놓인 절연층을 포함하며, 측벽 스페이서의 도전층은 MIM 캐패시터 구조체의 상부 전극으로부터 물리적으로 분리되어 있다. 상부 전극으로부터 물리적으로 분리되어 있는 도전층을 사용해서 채널을따라서 측벽 스페이서를 배향해서, 채널과 인접하는 한 쌍의 레그들 사이의 측부 캐패시턴스 효과가 실질적으로 증가되고 이는 MIM 캐패시터 구조체의 전체 캐패시턴스 밀도를 개선한다는 것을 알았다.
본 발명에 따른 다른 측부 스페이서 제조 방법이 사용될 수 있지만, 한가지 적절한 방법은 서로 평행하게 연장되며 그들 사이의 채널을 형성하는 제 1 및 제 2 하부 전극을 형성하는 단계와, 제 1 및 제 2 하부 전극 상에 그리고 채널 내에 절연층을 증착하는 단계와, 절연층 상에 도전층을 형성하는 단계와, 증착된 도전층 및 절연층을 에칭하는 단계를 포함한다. 이들 층을 에칭함으로써 제 1 및 제 2 하부 전극에 대향하는 제 1 및 제 2 상부 전극이 형성되고, 채널 내의 유전층의 일부 와 제 1 및 제 2 상부 전극 사이가 물리적으로 분리된다.
본 발명의 다른 측면은 또한 MIM 캐패시터 구조체를 제조하는 공정에서의 많은 개선안을 제공한다. 예컨대, 본 발명의 일측면은 하부 전극의 표면이 암모니아 플라즈마 처리된 MIM 캐패시터 구조체 및 이를 집적 회로에 제조하는 방법을 제공함으로써 MIM 캐패시터 구조체의 하부 전극의 산화와 관련된 문제를 해결한다. 다른 실시예에서, 본 발명의 다른 측면에서는, 우선 MIM 캐패시터 구조체의 상부 전극 및 절연층을 각각 형성하는 도전성 및 유전성 물질 사이의 계면에 근접한 지점까지 이방성 에칭을 고속으로 수행하고, MIM 캐패시터 구조체의 하부 전극 상의 형성된 에칭 차단층에 인접한 지점까지 이방성 에칭을 저속으로 행하는, 다중 속도 에칭 공정을 사용해서 MIM 캐패시터 구조체의 상부 전극과 절연층을 에칭함으로써 에칭 화학 물질로의 알루미늄 상호 접속부의 노출과 관련된 문제를 해결한다. 에칭 차단층의 사용을 통해서 하부에 놓인 알루미늄 상호 접속부가 에칭 화학 물질에 노출되는 것으로부터 보호되고, 이로써 많은 경우에 알루미늄 중합체 제거 및 관련 세정 공정이 필요없게 된다.
본 발명을 특정하는 이러한 이점 및 특성은 첨부되어 본 명세서의 일부를 이루는 청구항에 설명된다. 그러나, 본 발명 및 본 발명을 사용할 때의 이점 및 목적을 더 잘 이해하기 위해서, 도면 및 본 발명의 실시예를 참조한다.
여기서 설명되는 본 발명의 실시예는 제조되는 집적 회로 내의 금속-절연체-금속(MIM) 캐패시터의 캐패시턴스 밀도를 개선하기 위해 다수의 구조 및 공정면에서의 개선 방안을 사용한다. 이러한 구조 및 공정면에서의 개선 방안은 일반적으로 종래의 집적 회로 제조 공정, 치수 및 공정 장치와 함께 사용할 수 있으며, 따라서 최소한의 추가 제조 단계 및 비용만으로 개선된 MIM 캐패시터 성능을 제공한다. 예컨대, 본 발명은 표준 집적 회로 및 제조 공정에 포함되는 피코 패러드 범위의 캐패시턴스를 가진 MIM 캐패시터 구조체를 가능하게 할 것으로 생각된다.
구조면에서, MIM 캐패시터 구조체의 절연층에 사용되는 높은 유전 상수의 물질과 이 구조체의 둘레 길이 대 면적의 비를 최대화하기 위한 레이아웃(및 이에 따른 최대 프린지 캐패시턴스의 효과)의 조합은 많은 종래의 MIM 캐패시터 구조체에서의 실질적으로 개선된 캐패시턴스 밀도를 제공한다. 또한, 레이아웃은 구조체의 대향하는 레그들 사이를 지나는 오목한 채널을 제공하도록 구성되어서, 측부 캐패시터 효과를 더 개선하도록 K 유전 상수의 물질에 의해서 MIM 캐패시터 구조체의 상부 전극으로부터 물리적으로 분리된 도전성 물질을 구비한 하나 이상의 측벽 스페이서가 채널 내에 형성될 수 있게 하고, 이로써 MIM 캐패시터 구조체의 캐패시턴스 밀도를 더 개선하도록 구성된다.
공정면에서, 산소에 대한 하부 전극의 표면의 장벽 특성을 개선해서 절연층의 증착전에 하부 전극의 산화를 방지하기 위해 MIM 캐패시터 구조체의 하부 전극 상에 암모니아 플라즈마 처리가 사용될 수 있다. 또한, 우선 MIM 캐패시터 구조체의 상부 전극 및 절연층을 각각 형성하는 도전성 및 유전성 물질 사이의 계면에 근접한 지점까지 이방성 에칭을 고속으로 수행하고, MIM 캐패시터 구조체의 하부 전극 상에 형성된 에칭 차단층에 인접한 지점까지 이방성 에칭을 저속으로 행하는 다중 속도 에칭 공정이 MIM 캐패시터 구조체의 상부 전극 및 절연층을 에칭하는 데 사용될 수 있다.
도면을 참조하면, 전체 도면에서 동일한 참조 번호는 동일한 구성 요소를 나타내며, 도 1은 본 발명의 원리에 관한 MIM 캐패시터 구조체(12)를 포함하는 집적 회로(10)를 도시하고 있다. 구조체(12)는 전체적으로 서로 평행하게 배열되어서 각각의 레그의 쌍의 끝이 브리지부(16)로 서로 연결된 복수의 레그(14)를 포함하는 서펜틴(serpentine) 레이아웃을 사용해서 구현된다. 각각의 인접한 레그(14)의 사이에는 오목한 채널(18)이 형성된다. 또한, 비아(20)의 어레이가 구조체의 대부분의 표면 영역 상에 배치되어서, 집적 회로의 M5층과 M6 층 사이에 캐패시터 구조체가 형성될 때, 상호 접속부에 예컨대, M6층과 같은 상부 상호 접속층(도 1에서는도시 생략)을 제공한다. 집적 회로(12)에서 MIM 캐패시터 구조체와 도전층(예컨대 상호 접속 층(Mχ과 같은)을 상호 접속시키기 위해서, 다른 층간 접속부는 물론 다양한 비아 레이아웃, 스페이싱 및 구조가 사용될 수 있다는 것을 이해할 것이다.
다음으로 도 2를 참조하면, MIM 캐패시터 구조체(12)의 각각의 레그(14)의 기본 용량성 구조체가 더 상세하게 도시된다. 특히, 각각의 레그(14)는 알루미늄, 구리 또는 이들의 합금과 같은 도전성 물질(32)의 블록으로 주로 이루어지고, 바람직한 실시예에서는 후속하는 에칭 공정에서 무반사 코팅(ARC) 및 에칭 차단층 모두로서 기능하는 도전층(34)이 코팅된 하부 전극(30)을 포함한다.
바람직한 실시예에서, 예컨대 MIM 캐패시터 구조체가 6개의 금속층 집적 회로 중 M5층과 M6층 사이에 형성되는 것으로 도시되어 있으며, 이로써 도전성 물질(32)이 회로의 M5층의 증착과 패터닝 시에 증착되고 패터닝된다. 회로의 최외곽 층의 구조체를 배향함으로써 기판과의 기생 캐패시턴스 효과를 최소화시키고, 캐패시터의 품질을 개선한다. 또한, MIM 캐패시터 구조체 밑에 로우 K 유전체를 사용함으로써, 기판 기생 효과가 더 감소된다. 그러나, 본 발명과 관련된 MIM 캐패시터 구조체가 본 발명에 따른 집적 회로 내의 다양한 다른 상호 접속층 사이에 제조될 수 있다는 것을 이해할 것이다.
탄타륨 5산화물(Ta2O5)와 같은 유전 물질로 이루어진 절연층(36)이 하부 전극(30) 상에 계층화되어 있다. MIM 캐패시터 구조체의 상부 전극을 형성하는 도전층(38)이 절연층(36) 상에 형성된다. 이하 설명되는 바와 같이, 절연층(36) 및 상부 전극(38)은 에칭 공정 시에 함께 패터닝될 수 있고, 그 결과 이들 두 층은 다양한 실시예에서 동일한 형상 비율을 가질 것이다.
도 2에 도시된 바와 같이, 인접한 다른 레그(14)를 지나서 이들 사이에 채널(18)을 형성하는 MIM 캐패시터 구조체(12)의 각각의 레그(14)는 채널과 면하는 측벽(40)을 가지고 있다. 각각의 층(34, 36, 38)에 비한 전형적인 M5층의 두께가 주어지면, 거의 모든 측벽(40)은 층(32)을 따라서 형성되며, 측벽의 높이는 원리적으로 M5층의 두께에 의해 제어된다.
전체적으로 구조체(12) 내의 레그(14)의 측벽(40)에 평행하게 연장하고 있는 하나 이상의 측벽 스페이서(42)도 각각의 채널(18) 내에 위치된다. 각각의 측벽 스페이서(42)는 도전층(44) 및 도전층(44)과 인접하는 레그(14)의 측벽(40) 사이에 위치된 유전층(46)을 포함한다. 이하 설명으로부터 더 명백한 바와 같이, 도전층(44)은 동일한 두께로 도전층(38)과 부합하게 증착되며, 유전층(46)은 동일한 두께로 절연층(36)과 부합하게 증착된다. 다른 방안으로 예컨대 층(36, 38)에 사용되는 것과는 다른 별도의 증착 단계, 기술 및/또는 물질을 별도로 사용해서 측벽 스페이서를 형성하는 다른 방법이 사용될 수 있다.
측벽 스페이서(42) 내의 도전층(44)은 MIM 캐패시터 구조체의 상부 전극으로부터 물리적으로 분리되는, 즉 두 구성 요소 사이의 직접적인 도전성 경로는 존재하지 않는다. 두 구성 요소 사이의 유일한 전기적인 결합은 비아 용량성 효과이다. 다른 실시예에서 이들 구성 요소 사이에 도전성 경로가 마련될 수는 있지만, 바람직한 실시예에서, 층(44)과 하부 전극(30) 사이(따라서 층(44)과 M5층 사이에)의 물리적인 분리가 존재한다.
일부 실시예에서는 하나의 측벽 스페이서만이 사용될 수도 있지만, 전형적으로 측벽 스페이서는 MIM 캐패시터 구조체 내의 인접하는 레그들 사이에 형성된 채널과 면하는 각각의 측벽을 따라서 마련된다. 또한, 측벽 스페이서가 MIM 캐패시터 구조체의 형성된 모든 채널의 일부는 물론 주어진 채널의 일부에만 마련되는 실시예에도 생각할 수 있지만, 측벽 스페이서는 전형적으로 각각의 채널의 전체 길이에 걸쳐서 연장된다.
서펜틴 형상 레그들 사이의 물질의 유전 상수를 증가시킴으로써, 각각의 측벽 스페이서는 MIM 캐패시터 구조체의 캐패시턴스의 프린지 및 측부 성분 모두를 증가시키는 역할을 한다. 또한, 이하 더 상세하게 도시되는 바와 같이, 캐패시턴스 밀도는 측벽(및 이에 따른 측벽 스페이서) 높이가 증가함에 따라서 증가한다.
레그들 사이의 최소 분리에 대한 기본적인 제한으로, 캐패시턴스의 측부 성분은 측부 스페이서의 존재에 의한 영향을 크게 받는 것으로 믿어진다. 따라서, 측부 스페이서를 지나는 캐패시턴스의 증가는 레그들 사이의 유전 상수의 증가를 통해서 구현되는 것으로 믿어지며, 이는 증착된 물질의 유전 상수를 증가시키고, 측벽의 높이(및 이에 따른 스페이서의 높이)를 증가시킴으로써 획득되는 것으로 생각된다. 여기서 설명되는 공정을 사용해서 측벽 스페이서에 사용되는 도전성 물질을 제거하기 위해서 별도의 에칭 단계가 사용될 수 있으며, 일부 실시예에서는 측벽 스페이서는 어떤 유전 물질도 필요로 하지 않는다. 다른 공정에서, 측벽 스페이서는 MIM 캐패시터 구조체의 절연층 및 상부 전극을 형성하는 증착 및 에칭 단계와는 별도로 형성될 수 있고, 이와 같이 상부 전극 물질의 증착시에 측벽 스페이서의 도전성 물질의 증착을 방지하기 위해서 다양한 기술이 사용될 수 있다.
도 3에 도시된 바와 같이, 예컨대, 여기서 설명되는 MIM 캐패시터 구조체의 캐패시턴스 밀도에 영향을 미치는 주요 성분은 각각 A, F, L로 표시된 지역(areal) 캐패시턴스, 프린지 캐패시턴스 및 측부 캐패시턴스이다. 지역 캐패시턴스는 원리적으로 유전 상수, 절연체의 면적 및 두께의 영향을 받고, 프린지 캐패시턴스는 원리적으로 레이아웃의 둘레 길이의 영향을 받는다. 측부 캐패시턴스는 레이아웃의 인접하는 레그들 사이의 용량성 결합에 기초하고, 측부 스페이서를 포함함으로써, MIM 캐패시터 구조체의 프린지 및 측부 용량성 성분 모두를 강화한다.
0.25㎛ BiCMOS 기술이 사용되는 도 1 내지 도 3의 다른 실시예에서, 절연층 및 TiN 상부 전극이 각각의 레그에서 약 5㎛ 스페이싱 및 약 2㎛폭의 최소 치수를 가지는 반면, 하부 전극은 상부 전극 및 절연층보다 약간 더 커서, 예컨대 MIM 상부 전극은 M5 하부 전극의 에지로부터 내부로 1㎛이고, 각각의 레그에서 약 3㎛의 스페이싱 및 약 4㎛의 폭의 최소 치수를 가지고 있으며, 따라서 인접한 레그들 사이의 폭은 약 3㎛의 채널을 형성한다. MIM 캐패시터 구조체를 다음 금속층(예컨대, M6)에 상호 접속시키는 비아는 고온 알루미늄으로부터 형성될 때는 약 4㎛의 피치 및 약 2㎛의 직경을 가질 수 있고, 텅스텐으로부터 형성될 때는 약 3㎛의 피치 및 약 1㎛의 직경을 가질 수 있다. 전형적으로 최종 구조체의 둘레길이 대 면적 비가 증가되어서, 구조체의 전체 캐패시턴스에 대해 측부 및 프린지 성분을 감소시키더라도 더 큰 치수가 사용될 수 있다.
또한, 여기 설명된 바람직한 실시예에서, 예컨대 약 80옹스트롬 정도로 작은 두께를 가진 실리콘 질화물, 티타늄 이산화물, 탄탈륨 5산화물, BST(barium strontium titanate), PZT(lead zirconium titanate), 하프늄 산화물, 탄탈륨 옥시니트라이드 등과 같은 하이 K 유전체로 이루어지며, 이는 그 층 자체 및 하부에 놓인 층의 결함 때문에 종종 제한된다. 약 400-500 옹스트롬의 두께는 약 5fF/㎛2의 캐패시턴스 밀도를 제공하는 것으로 알려져 있으며, 층이 더 얇을수록 상대적으로 더 큰 캐패시턴스 밀도를 제공한다. 더 두꺼운 절연층이 사용될 수 있지만, 캐패시턴스 밀도가 원하는 레벨 이하로 낮아진다. 여기서 구현되는 실시예에서는 탄탈륨 5산화물(Ta2O5) 절연층이 사용되지만, 반면에 다른 실시예에서는 다른 로우 K 유전체는 물론 다른 하이 K 유전체가 사용될 수 있다.
상부 전극은 약 3000 옹스트롬의 TiN으로 이루어질 수 있지만, 전형적으로 V5 유전체 에칭의 오버 에칭으로만 제한된다. 예컨대, 약 750옹스트롬의 TiN이 소비되는 산화물 에칭이 선택되면, 많은 애플리케이션에서 약 1500 내지 2000옹스트롬의 TiN 상부 전극 두께면 충분할 것이다. 3000옹스트롬의 두께를 사용함으로써, Al-Cu 또는 Ti/TiN의 안감(liner:W 플러그의 경우)이 상부 전극/절연체 층 계면으로부터 충분한 거리를 유지할 수 있고, 이로써 온도 상승에 대한 이들 층의 반응 가능성을 최소화시킨다.
하부 전극은 M5층 상에 증착된 TiN 무반사 코팅층(ARC:사용되는 IC 제조 기술에 따라서 전형적으로 알루미늄, 구리 또는 이들의 합금으로 이루어짐)으로 이루어질 수 있다. 전형적으로 TiN층의 두께는 M5의 패터닝 요구 조건에 따라서 설명되지만, 그러나 포토레지스트 물질에 노치를 형성할, 후속하는 패터닝 공정 동안의 반사를 감소시키거나 제거하기 위해서, 전형적으로 최소 약 250 내지 300 옹스트롬이 바람직하다. 그러나 더 두꺼운 TiN 층이 사용될 수 있지만, 더 상세하게 설명되는 바와 같이 다중 속도 에칭 공정의 성능면에서 이점을 가질 수 있다. 하부 전극의 M5부분의 두께가 약 1㎛ 내지 약 4㎛가 될 수 있지만, 약 5000-7000 옹스트롬이 될 수도 있다. 이하 더 자명한 바와 같이, M5층의 두께를 증가시킴으로써, 전형적으로 캐패시턴스의 프린지 성분이 증가된다. 그러나, MIM 캐패시터 구조체의 인접하는 레그들의 하부 전극 부분 사이의 채널과 같은 높은 종횡비를 가진 피쳐를 충진하는 성막 툴의 성능에 따라 최대 두께가 달라질 것이다. 예컨대, 많은 이러한 툴은 높이 대 폭의 비가 약 3:5:1로 제한된다.
예컨대 다양한 금속 및 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 망간(Mn) 및 몰리브덴(Mo) 등의 실리사이트와 같은 다른 물질이 상부 및 하부 전극에 사용될 수 있다. 또한, 루테늄과 같은 물질이 TiN 상에 장벽층으로서 사용될 수 있어서 TiN 층의 산화를 방지한다.
집적 회로의 제조에 사용될 수 있는 다양한 제조 기술의 성능에 따라서, 다른 실시예에서는 MIM 캐패시터 구조체에 사용되는 치수, 두께 및 물질이 변할 수 있다. 따라서, 본 발명은 여기서 설명되는 특정 치수, 두께 및 물질로 형성되는 것이 아니다. 또한, 도면에 도시된 상대적인 층 두께 및 치수는 실측이 아니며, 일부 층(예컨대, M5층보다 더 작은 크기의 다양한 치수를 가진 TiN 층 및 절연층)의 상대적인 두께는 본 발명에 따른 MIM 캐패시터 구조체의 전체 구조체의 이해를 돕기 위해 확대되어 있다는 것을 이해할 것이다. 따라서, 본 발명은 도면에 도시된 특정 두께로 형성되는 것이 아니다.
도 1을 참조하면, 임의의 수의 레그 및 임의의 길이의 레그가 본 발명에 관한 서펜틴 형상 캐패시터 레이아웃에 사용될 수 있다. 또한, 다른 특히 구조체의 둘레길이 대 면적비를 최소화하는 다양한 레이아웃에 다양한 캐패시터 레이아웃이 사용될 수 있다는 것을 이해할 것이다. 일 실시예로서, 도 4는 용량성 구조체(52)가 아닌 채널(50)이 서펜틴 형상 설계를 형성하는 "네거티브 서펜틴 형상" 레이아웃을 포함하고 있는 MIM 캐패시터 구조체(12')를 도시하고 있다. 네거티브 서펜틴 형상 레이아웃으로, 용량성 구조체(52)는 엇갈린 빗 형상 패턴(an interleaved comb pattern)으로 정의되고, 여기서 레그(54)는 한 쌍의 대향하는 레일(56)로부터 내부로 번갈아 연장하고 있다.
또한, 패턴들이 조합될 수 있다는 것을 이해할 것이다. 일 실시예로서 예컨대, 도 10은 레이아웃(12, 12')의 조합과 유사한 다양한 형태의 예시적인 레이아웃(12")을 도시하고 있으며, 여기서 포지티브 서펜틴 형상 패턴(13A)은 기본적으로 사이에 끼워진 빗형상 또는 네거티브 서펜틴 형상 패턴(13B)의 채널 내에 구현되어 있으며, 포지티브 서펜틴 형상 패턴과 네거티브 서펜틴 형상 패턴이 서로 엇갈려 끼워져 있다. 다른 층(예컨대, M6)으로의 비아 접속부를 사용하는 주어진 성능으로, 도 10은 캐패시터 구조체의 전극이 전체 전극층에 걸쳐서 연속할 필요가 없다는 것을 나타낸다.
당업자라면, 예컨대 다양한 타일형 서펜틴 형상 및/또는 빗 패턴, 나선형 패턴 및 이들의 조합과 같은 인스턴트 개시물의 이점을 이용해서 높은 둘레길이 대 면적비를 사용하는 많은 다른 적절한 설계가 이해될 것이다. 예컨대, 도 11 내지 13은 다양한 예시적인 레이아웃(12"', 12"", 12""')을 도시하고 있으며, 이들은 본 발명에 관한 MIM 캐패시터 구조체에 포함되기에 적합하다. 이들 패턴에 기초가 되는 포지티브 및 네거티브 레이아웃 모두 이들 패턴의 반복되는 부분의 다양한 조합으로 사용하기에 적합하다.
도 5를 참조하면, 본 발명에 관한 MIM 캐패시터 구조체를 포함하는 예시적인 집적 회로 제조 공정이 60으로 표시되어 있으며, 블록(62)에서 예컨대 0.25㎛ BiCMOS 공정 기술을 사용해서, M5 증착 지점까지 종래의 제조 공정을 수행함으로써 개시된다. 다음으로, 블록(64, 66)에 도시된 바와 같이, 예컨대 알루미늄에 대해서 구리 0.5중량%의 알루미늄 구리 합금과 같은 M5층의 도전성 물질이 집적 회로 상에 증착되고, 이어서 예컨대 반응성 화학 기상 증착(PVD)을 통해서, 아니면 스퍼터링을 통해서 얇은 티타늄 질화물(TiN)의 코팅(예컨대, 약 300옹스트롬)의 증착이 후속한다. Al-Cu 증착 공정은 바람직하게는 낮은 증착 온도(예컨대, 약 200℃)를 사용해서 매끈한 미세 결정 물질(a smooth fine-grained material)을 생성한다. 스퍼터링 시에 온도가 높으면 성장 막에 오염 물질이 포함될 수 있고, 이는 힐록(hillock)이라고 알려진 표면 돌출부의 형성을 유발시킬 수 있다. 높은 전기장 강도로 인해서 캐패시터 유전체가 종종 이들 돌출부에서 항복될 수 있으며, 이로써 단락을 유발할 수 있다.
위에서 설명된 바와 같이, M5 스택(알루미늄 구리 및 TiN층)의 두께는 설계 중 인접한 레그들 사이의 측부 캐패시턴스 효과에 직접적인 영향을 미치고, 예컨대, 2㎛이상의 비교적 두꺼운 M5층이 많은 실시예에서 바람직할 수 있다.
다음으로 블록(68)에 도시된 바와 같이, 암모니아 플라즈마 처리 단계가 수행되어서 캐패시터의 절연층의 증착 이전에 그리고 증착시에 표면의 산화를 감소시키거나 제거한다. 특히, 암모니아 플라즈마 처리를 수행하는 것은 TiN 층의 표면에 질소 이온을 충돌시켜서(bombard), TiN 구조체의 원주형 입자 경계를 "채우고(stuff)", 이로써 TiN 층의 표면에서의 티타늄 산화물(TiO)의 형성을 감소시키는 역할을 하는 것으로 알려져 있다.
바람직한 실시예에서, 멀티 스테이션 PECVD 툴이 암모니아 플라즈마를 생성하는데 사용될 수 있다. 이 공정은 실란 플로우(silane flow)를 제거하고, 0.1 내지 1 Watts/cm2의 전체 RF 전력(약 13.56MHz)을, RF 전력의 약 50% 저 주파수 부분(about 50% low frequency RF power)까지를 사용해서 개시시에 실리콘 질화물 처리를 사용한다. 플라즈마 어닐링은 플라즈마 방전에서 그리고 약 10mTorr 내지 10Torr의 대기압에서, 암모니아(NH3)/불활성 가스(예컨대, N2또는 Ar) 혼합물을 포함할 수 있다. 암모니아 및 불활성 가스의 유속은 실리콘 테스트 웨이퍼 기판 상의 실리콘 질화물의 가장 균일한 성장을 달성하는 레벨로 설정되는 것이 전형적이다. 처리시의 웨이퍼 온도는 알루미늄 처리에도 함께 사용할 수 있는 약 300-500℃의 레벨로 유지될 수 있고, 처리 시간은 실리콘 기판 상에 100옹스트롬 미만의실리콘 질화물 막을 형성하는 데 필요한 시간과 같을 수 있다.
도 6a를 간단히 참조하면, 도 5의 블록(62-66)에서 수행된 처리에 후속하는 예시적인 집적 회로(100)가 도시된다. 102는 반도체 기판으로 M5층까지의 모든 집적 회로 구성 요소를 포함한다. 블록(64)에서 증착된 알루미늄 구리 층이 104로 표시되어 있으며, 블록(66)에서 증착되고 블록(68)에서 암모니아 플라즈마 처리된 암모니아 플라즈마 처리된 TiN 층이 106으로 표시되어 있다.
도 5를 참조하면, 암모니아 플라즈마 처리 후에, M5 스택은 종래의 리소그래피 및 에칭 기술에 의해서 패터닝되어서 MIM 캐패시터 구조체(블록(70))의 하부 전극을 형성한다. 위에 설명된 바와 같이, TiN 층이 존재함으로써 노출광의 반사를 최소화하는 무반사 코팅의 역할을 하며, 이러한 노출광은 포토레지스트 패턴의 영역의 과도 노출을 유발시켜서, 포토레지스트 라인의 예상치 못한 노칭으로 인한 패턴 전사 충실도를 손실시킨다. 최종 패터닝된 구조체가 도 6b에 도시되어 있다. 도시를 위해서 도 6b는 하부 전극(108) 및 M5 본딩 패드(110)에 M5 스택을 패터닝하는 것을 도시하고 있다.
다음으로, 블록(72:도 5)에서, 금속층 내의 응력을 재생시키기 위해 감소된 기압으로 M5 및 TiN 층을 어닐링하는 어닐링 단계가 수행된다. 예컨대, 유전체 증착 전에 M5 금속의 금속끼리의 혼합 및 변형(intermetallic formation and deformation)을 촉진하기 위해서 약 420℃에서 약 30분 동안의 열처리가 사용될 수 있다. 후속하는 유전체 증착이 수행되는 온도는 알루미늄 입자의 성장을 촉진시키기에 충분히 높고, 따라서 사전 증착 어닐링 공정을 수행함으로써 증착 이전에 막의 변형 및 입자 성장이 촉진되며 결과적으로 유전체를 증착시킬 더 양질의 표면을 획득한다. 전형적으로 어닐링 공정의 결과에 따라서 최종 유전층에서의 균열 및 다른 표면 변형이 방지된다.
다음으로, 블록(74:도 5)에서, 높은 유전 상수의 막(예컨대, 바람직한 실시예에서 탄탈륨 5산화물)이 약 50nm 미만의 두께, 예컨대 약 40nm의 두께를 가지고 캐패시터 절연층으로서 증착된다. 물리적 및 화학적 기상 증착을 포함한 다양한 증착 기술이 사용될 수 있으며 이는 증착되는 유전 물질의 타입에 따라 달라진다. 탄탈륨 5산화물에 대해서 예컨대, Jusung Engineering Company, Ltd가 시판중인 Eureka 2000 MOCVD 클러스터 툴을 사용해서 금속 유기 화학 증착법(MOCVD) 처리를 사용할 수 있으며, 이 툴은 막의 균일성을 향상시키기 위해서 반응기에 가스 경계층을 포함하고 있으며, 증착 처리 및 사후 증착 플라즈마 어닐링 모두를 수행할 수 있는 다수의 모듈을 포함하고 있다. 입사 가스는 사전 가열되어서 처리 온도 안정성을 유지한다.
다양한 증착 제어 파라미터가 사용될 수 있다. 예컨대, 탄탈륨 펜타에트산화물[TAETO, Ta(OCH2CH3)5] 및 산소를 사용해서 약 430℃온도에서 탄탈륨 5산화물의 증착을 수행할 수 있으며, 이 TAETO는 하나의 또는 다수의 기화기 공급 시스템에 의해서 각각의 기화기 당 약 40mg/min의 속도로, 약 10sccm이상의 산소 유량으로 그리고, 약 0.4Torr 내지 약 10Torr의 압력으로 반응기로 공급될 수 있다.
다음으로, 블록(76:도 5)에서 동일한 MOCVD 툴 내에서, 예컨대, 약 300WattsRF 전력으로 약 60초 동안, 약 0.4Torr이상의 압력으로 약 200sccm의 산소 유량을 사용해서 약 430℃에서 수행되는 산소 어닐링을 사용해서 유전층이 플라즈마 어닐링된다. 이렇게 함으로써 유전체 탄소 함유량을 감소시켜서 유전층을 완전히 산화시킨다. 일부 실시예에서, 어닐링이 필요하지 않을 수도 있지만, 다른 실시예에서는, 다른 처리 파라미터를 사용하는 다른 어닐링 공정이 다른 방안으로서 사용될 수 있다.
도 6c에 도시된 바와 같이, 블록(74, 75:도 5)에서 수행되는 증착 및 어닐링은, M5 스택이 증착되는 층간 유전체(ILD)의 상부는 물론, TiN 층(106) 상과 패터닝된 M5 스택 피쳐의 측벽 상에 배향되는 유전층(112)의 증착을 초래한다. MOCVD 증착이 정확하게 등각(conformal)이고, 이로써 M5 하부 전극의 측벽 상의 유전체의 두께가 상부 M5 ARC 층에 증착된 두께와 거의 같게 될 것이다.
다음으로, 블록(78:도 5)에서, TiN의 층은 MIM 캐패시터 구조체의 상부 전극으로 사용하기 위해서 블록(74)에서 증착된 유전층 상에 증착된다. PVD 및 CVD 기술 모두를 포함한 다양한 기술을 사용해서, 예컨대 약 80μΩm의 막 저항을 달성하기 위해 사용되는 약 100Watt의 웨이퍼 바이어스를 가지고, 약 12kW에서 반응성 스퍼터링을 통해서, 99.995%의 순도를 가진 티타늄 스퍼터 타겟을 사용해서, 증착이 일어날 수 있다. 증착되는 TiN 막의 두께는 위에서 설명되는 바와 같이 다양할 수 있지만, 바람직한 실시예에서는 약 3000옹스트롬의 두께가 사용될 수 있다.
도 6d에 도시된 바와 같이, 블록(78:도 5)에서 수행되는 도전성 물질의 증착은 유전층(112)상에 배향되는 TiN 층(116)의 증착을 유발하고, 이에 따라서 M5스택이 증착되는 층간 유전체(ILD)의 상부는 물론 용량성 구조체의 각각의 레그 및 측벽의 상부를 코팅하는 프로파일을 생성하지만, 이는 유전층(112)에 의해서 분리된다.
다음으로, 블록(80:도 5)에서, MIM 캐패시터 구조체는 포토리소그래피로 형성되고, 즉 유전체 및 TiN 층을 패터닝해서 위에서 설명한 측벽 스페이서는 물론 캐패시터의 상부 전극 및 유전층을 형성한다. 전형적으로 유전체 및 TiN 층은 동일한 포토레지스트 마스크를 사용해서 패터닝된다. 이와 같이, 처리면에서 여기서 설명되는 공정에서 MIM 캐패시터 구조체의 제조는 하나의 패터닝 단계만을 종래의 집적 회로 제조 공정에 추가하는 것이다.
도 6e에 도시된 바와 같이, 유전층(112) 및 TiN 층(116)을 패터닝함으로써, 상부 전극(118) 및 절연층(120)이 MIM 캐패시터 구조체에 대해 형성되고, 여기서 절연층(120)은 상부 전극(118)과 미리 형성된 하부 전극(108) 사이에 개재된다. 또한, 본딩 패드(110)에 대해서, 층(112, 116)은 TiN 층(106)의 표면을 노출시키기 위한 패터닝 동작을 통해서 제거된다.
또한, 바람직한 실시예에서, 하부 전극(108)을 MIM 캐패시터 구조체의 상부 전극(118) 및 절연층(120)에 비해서 더 크게 하는 것이 바람직하며, 이는 디바이스의 층들, 즉 상부 전극과 하부 전극 사이의 허용되는 오정렬을 세팅한다. 따라서, TiN/유전체 에칭의 패턴은 전형적으로 하부 전극(108)의 상부 표면 주위 약 1㎛의 둘레를 노출시키도록 구성된다.
또한, 블록(80:도 5)에서 수행되는 패터닝은 MIM 캐패시터 구조체의 채널내의 측벽 스페이서를 형성한다. 상세하게는, 도 6e는 측벽 스페이서(122)를 도시하고 있으며, 하부 전극(108)의 측벽(114)과 유전층(126) 사이에 개재된 절연층(124)을 구비하고 있다. 유전층(112)이 이방성으로 에칭되어서 평면 캐패시터 전극(128)을 형성하고, 결과적으로 각각의 측벽 스페이서(122)내의 유전층(126)은 상부 전극(118)으로부터 물리적으로 분리된다는 점에 주목한다.
도 5의 블록 80에 나타난, 유전층 및 TiN 층의 에칭을 구현하는 한가지 방법이 도 7에 상세하게 도시되어 있으며, 이는 M5층의 알루미늄이 에칭 화학 물질에 노출하는 것을 방지하면서 양 층을 에칭하는 다중 속도 에칭 공정을 사용한다. 이 구현에서, BCl3/Cl2에칭 화학 물질이 사용되고, 에칭은 M5 층을 코팅하고 하부 전극을 형성하는 TiN ARC 막 상에 차단되도록 제어된다. 이와 같이 이런 상황에서 TiN ARC 막은 상부 전극/절연층 에칭에 대한 에칭 차단층으로서 역할한다.
특히, 도 7의 블록 80a에서, 종래의 포토레지스트 증착, 노출 및 현상이 사용되어서 MIM 캐패시터 구조체의 상부 전극 및 하부에 놓인 절연층을 패터닝하기 위한 적절한 포토레지스트 마스크를 패터닝한다. 다음으로, 블록(80B, 80C, 80D)에서, BCl3/Cl2의 에칭 화학 물질을 사용하는 3단계 이방성 에칭이 포토레지스트 마스크에 수행된다. 다른 방안으로, BCl3, Cl2, CHF3, SF6또는 이들의 조합을 포함한 다른 선택형 또는 비 선택형 에칭 화학 물질이 사용될 수 있다. 또한, 블록(80e)에 도시된 바와 같이, 일단 이방성 에칭이 수행되면 포토레지스트 마스크는 종래의 알려진 방식으로 제거된다.
이방성 에칭의 여러 단계에서, 우선 약 100-200sccms의 전체 유량, 약 10mTorr-20mTorr의 압력, 약 350-700Watt까지의 소스 전력 및 약 150-230Watt까지의 바이어스 전력으로 에칭을 수행함으로써 고속인 약 300-400nm/분의 에칭 속도를 획득한다. 다음으로, 약 100-150sccms의 전체 유량, 약 8mTorr-10mTorr의 압력, 약 200-500Watt까지의 소스 전력 및 약 160-180Watt까지의 바이어스 전력으로 변경함으로써 약 50-100nm/분으로 에칭 속도는 느려진다.
본 발명의 다양한 실시예에서, 고속에서 저속으로의 전환은 미리 정한 설정 지점에서 또는 미리 정해진 노출 시간 후에 일어날 수 있다. 예컨대, TiN과 절연층 사이의 계면에 도달함으로써 에칭 챔버 내의 플라즈마 혼합비를 변경해서 에칭 속도 저하를 트리거하기 위해 사용될 수 있는 설정 지점을 정하며, 혹은 실험적인 분석이 사용되어서 특정 MIM 캐패시터 설계에 대한 속도 저하 트리거하기 전에 적절한 시간 지연을 선택할 수 있다. 유사하게, 에칭 공정의 종료를 위해서, TiN ARC 막의 노출과 관련된 설정 지점 또는 실험적으로 유도된 시간 지연이 사용될 수 있다.
바람직한 실시예에서, 3단계 에칭 공정이 수행된다. 제 1 단계는 에칭 공정이 TiN과 유전층(예컨대 TiN 층의 약 30%내에서 접촉함) 사이의 계면에 근접한 지점까지 에칭할 때까지 고속으로 수행되고, 이후 에칭 공정은 에칭 차단층, 여기서는 하부 전극 상에 증착된 TiN ARC에 근접한 지점에 이를 때까지 저속 에칭을 수행하도록 위에서 설명한 바와 같이 변경될 수 있다. 바람직한 실시예에서, 예컨대 제 1 단계는 TiN 층의 약 70%를 에칭하기 위해서 사용되는 한시적인 에칭을 포함하고, TiN 층의 나머지 약 30%는 유전층과의 계면으로서 남아 있다. 그러나 다른 실시예에서, 고속에서 저속으로의 전환 TiN 층과 절연층 사이의 계면에 이르렀을 때 또는 그 이후에 수행할 수도 있다.
저속으로 전환할 때, 두번째 단계에서 계면과 관련된 종점(an endpoint), 즉 충분한 양의 TiN의 제거 및 탄탈륨 5산화물의 노출 검출하는 것과 관련된 종점에 이를 때까지 피제어 에칭을 수행한다. TiN 제거는, 예컨대 703nm 필터를 사용한 발광 종점 검출에 의해서 결정될 수 있다. 다른 파장이 주어진 종점에서 사용되는 화학 물질을 검출하기 위해서 사용될 수 있다는 것을 이해할 것이다.
일단 종점에 이르면, 에칭 차단층에 근접한 지점 즉, 예컨대 0 내지 250옹스트롬의 거리인 에칭 차단층의 에칭이 발생되는 지점에 이를 때까지 다른 한시적인 에칭이 제 3 단계에서 수행된다. 예컨대 저속의 개시부터 종점에 이를 때까지의 측정된 시간을 통해서, 예컨대 이 측정된 시간의 약 30%인 시간을 선택함으로써, 마지막 한시적인 에칭의 시간이 계산될 수 있다.
다중 속도 에칭 공정에 대해서, 예컨대 Ti, Ta, W, Mo 및 다른 실리사이드 와 같은 노출 파장(I 라인이거나, g 라인 또는 DUV인)의 반사를 흡수하고 감소시키기에 충분하게 얇은 임의의 도전성 막을 포함하는 다른 물질이 상부 전극 상의 에칭 차단층으로서 사용될 수 있다는 것을 이해할 것이다. 다른 방안으로서, M5층의 알루미늄이 염소 에칭 화학물질에 노출되는 것을 방지하고 MIM 캐패시터 구조체의 하부 전극으로 사용하기에 적합한 임의의 다른 물질이 사용될 수도 있다.
다중 속도 에칭 공정을 사용함으로써, 염소 에칭 화학 물질로의 전극의 에칭이 방지된다. 한가지 원리적인 이점은 염소 함유 혼합물에 의한 하부 전극의 부식을 방지한다는 점이다. 그러나, 다른 패터닝 및 에칭 공정이 다른 애플리케이션의 다른 방안으로 사용될 수 있다는 것을 이해할 것이다.
도 5를 참조하면, MIM 캐패시터 구조체를 패터닝하는 것에 후속해서, 블록(82)에서 층간 유전체(ILD) 층이 증착된다. 예컨대 고밀도 플라즈마 화학 기상 증착(HDP-CVD)이 사용되어서 유전 물질(예컨대, SiO2)을 가지고 M5 패턴을 갭 충진하는 데 사용될 수 있다. 다른 유전체 증착 기술도 사용될 수 있다. 한가지 바람직한 방법은 예컨대 테트라 에틸 오쏘 실리케이트(TEOS)계 산화물의 마지막 코팅을 추가하고, 이로써 전형적으로 HDP-CVD 공정보다 더 높은 증착율을 가진 TEOS 계 막을 생성하며 이는 더 경제적이다.
또한, 이러한 물질은 전형적으로 상호 접속 구조를 더 강화시켜서 본딩 패드로의 와이어 본딩의 힘을 더 잘 지탱한다. HDP-CVD 공정시의 웨이퍼의 온도를 약 400±10℃로 유지함으로써 기계적인 응력을 감소시키는 것이 바람직할 수 있다.
다음으로, 블록(84:도 5)에서, ILD 층은 화학 기계적인 폴리싱(CMP)을 사용해서 평탄화되고, 블록(86:도 5)에서, ILD 층은 종래의 리소그래피 및 에칭 기술을 사용해서 패터닝되어서 M5 비아(V5)를 형성한다. MIM 캐패시터 구조체의 상부 전극은 물론 본딩 패드를 상호 접속시키기 위해서 전형적으로 비아가 사용된다. 따라서 도 6f에 도시된 바와 같이, 블록(82-86:도 5) 증착, 평탄화 및 패터닝에 후속해서, 상부 전극(118) 및 본딩 패드(110)와 M6을 각각 상호 접속시키는 비아(134,136)를 포함하는 ILD 층(132)을 형성한다.
위에 설명된 바와 같이, 집적 회로에서 MIM 캐패시터 구조체의 상부 전극을 다음 도전층에 상호 접속시키기 위해서 비아의 다양한 어레이, 크기 및 스페이싱이 사용될 수 있다. 다른 방안으로, 상부 전극을 중간 도전성 경로에 연결시킬 수도 있고, 이로부터 M5 또는 M6으로 라우팅시킬 수도 있다.
다음으로, 블록(88:도 5)에서, 예컨대 PVD 또는 CVD를 사용해서 Ti/TiN의 두 층의 증착 및 CVD 및 CMP 평탄화를 사용한 텅스텐의 증착을 통해서 비아에 텅스텐 플러그를 증착시킴으로써 비아를 충진시킨다. 다른 방안으로, 예컨대 알루미늄, 구리 또는 이들의 합금과 같은 다른 도전성 물질을 비아를 충진하는 데 사용할 수 있다.
다음으로, 블록(90:도 5)에서, 종래의 증착 및 포토리소그래피 기술을 사용해서 M6층을 증착시키고 패터닝시킨다. 예컨대, M6층 용으로 Al-Cu/TiN 스택을 증착시킬 수 있다. 이와 같이, 도 6g에 도시된 바와 같이, 블록(88-90:도 5)에서의 플러그 및 M6층의 증착 및 패터닝에 후속해서 플러그(138, 140)를 비아(134, 136)에 형성해서 M6층(142)을 상부 전극(118) 및 본딩 패드(110)와 각각 상호 접속시킨다.
M6의 증착 및 패터닝에 후속해서 도 5의 블록(92)에 도시된 바와 같이 종래의 제조 단계를 수행해서 집적 회로를 완성한다. 다양한 동작을 수행할 수 있으며, 예컨대 패드 마스크를 본딩하고 에칭하기 전에 M6레벨의 PSG/질화물 패시베이션(각각, 약 500nm 및 약 600nm)을 수행할 수 있고, 전기 테스트 전에 약 420℃에서 약 30분간의 H2/N2합금 처리를 수행할 수 있다.
위에 설명된 공정 및 설계의 결과, 23fF/㎛2이상의 캐패시턴스 밀도를 가진 MIM 캐패시터 구조체가 획득될 수 있으며, 따라서 1fF/㎛2(훨씬 더 크기가 낮음)를 초과하는 캐패시턴스 밀도를 달성하기 어려웠던 종래의 설계에 비해서 상당한 개선을 제공한다. 또한, 종래의 집적 회로 제조 공정과도 혼용가능하고, 이 공정에 하나의 추가 패터닝 단계만을 추가하는 제조 공정을 사용해서, 적절한 온도 및 전압 선형성 특성은 물론 적절한 누설 전류 밀도 특성이 획득될 수 있다는 것을 알았다. 또한, 상부 및/또는 하부 전극의 표면 거칠기를 감소시킴으로써(예컨대 위에서 설명한 어닐링 및 암모니아 플라즈마 처리 동작), MIM 캐패시터 구조체의 절연층에서의 개선된 특성으로 인해서 우수한 캐패시턴스 특성이 획득될 수 있다.
본 발명의 사상 및 범주를 벗어남없이 다양한 수정이 바람직한 실시예에 대해 행해질 수 있다. 예컨대, 일부 애플리케이션에서 TiN 또는 다른 도전성 물질을 하부 전극의 Al-Cu 부분의 측벽 상에 증착시키는 것이 바람직하다. 또한, MIM 캐패시터 구조체의 상부 전극 및 절연층과는 별도로 측벽 스페이서를 패터닝하는 것이 바람직할 수 있으며, 이로써 비필수 영역에서, 예컨대 M5층의 다른 영역(예컨대 도 6g에 도시된 본딩 패드(110))에서 측부 스페이서를 제거할 수 있게 된다. 또한, 별도의 단계로 측부 스페이서에 물질을 증착하는 것이 바람직할 수 있으며 이로써, 무엇보다 측벽 스페이서에 다른 물질, 치수 및 레이아웃이 사용될 수 있게 된다.
추가적인 수정이 당업자에게는 자명할 것이다. 따라서 본 발명은 첨부된 청구의 범위 내에 있다.
작업예
암모니아 플라즈마 처리
위에 설명된 바와 같이, M5 증착 후에 TiN 하부 전극의 산화를 방지하기 위해서 암모니아 플라즈마 처리가 도입될 수 있다. 위에 설명된 공정은 다른 처리 시간 동안 순실리콘(bare silicon) 200mm 테스트 웨이퍼를 처리함으로써 테스트되었다. 암모니아 처리 후에 얇은 실리콘 질화물 막이 측정되었다. 도 8은 테스트 웨이퍼 상의 최종 실리콘 질화물 성장을 도시하고 있다.
스펙트럼 타원 측정계 및 미세각 반사 측정계(spectral ellipsometry and fine angle reflectometry)를 사용해서 얇은 투명 막의 스택을 측정하는, Therma-wave Corporation이 시판하는 장비인, Optiprobe model 5240에 의해서 3mm 에지 부분을 제외하고, 49 지점을 측정하여 데이터가 획득된다. 180초 처리 시간이 처리 시간과 실리콘 질화물의 균일화 사이에서 수용가능한 절충안을 제공한다는 것에 주목한다.
암모니아 플라즈마 처리가 전압의 선형성을 변화시킨다는 것을 알았다. 위에서 설명된 공정을 사용해서 구성되는 테스트 샘플에 대해서 -5 내지 +5V 사이에서 전압을 변화시켰을 때, 다음의 결과가 얻어졌다.
그러나, 예컨대 -50 내지 150℃의 범위에서 온도가 변하는 경우에, 온도 계수는 암모니아 플라즈마 처리의 영향을 크게 받지 않는다는 것을 알았다.
측벽 높이
위에서 설명된 바와 같이, M5층의 두께 및 하부 전극의 각각의 레그에 따른 최종 측벽의 높이는 측벽 스페이서에 의해 제공되는 측부 캐패시턴스 효과에 영향을 미친다. 25개의 테스트 웨이퍼가 제조되었으며, 홀수 번호를 붙인 웨이퍼는 약 1㎛ 두께의 M5층을 가지고, 짝수 번호를 붙인 웨이퍼는 약 1㎛두께의 M5층을 가지며, 다른 모든 처리 변수 및 치수는 동일하다. 측정한 최종 캐패시턴스 밀도가 도 9에 도시되어 있으며, M5층의 두께를 두배로 함으로써 약 5fF/㎛2라는 개선 사항이 획득되었다.

Claims (62)

  1. 집적 회로(10)에 금속-절연체-금속(MIM) 캐패시터 구조체(12)를 제조하는 방법에 있어서,
    (a) 집적 회로(10)에 MIM 캐패시터 구조체(12)의 제 1 및 제 2 레그(legs:14) - 상기 제 1 및 제 2 레그(14)는 전체적으로 서로 평행하게 연장하며, 이들 사이에 채널(18)을 형성하되, 각각의 상기 레그(14)는 상부 전극 및 하부 전극(38, 30), 상기 상부 전극과 하부 전극(38, 30) 사이에 놓인 절연층(36), 상기 채널(18)에 면하는 측벽(40)을 포함함 - 를 제조하는 단계와,
    (b) 상기 채널(18)을 따라서 연장하는 측벽 스페이서(42) - 상기 측벽 스페이서(42)는 도전층(44) 및 상기 도전층(44)과 상기 제 1 레그(14)의 상기 측벽(40) 사이에 놓인 유전층(46)을 포함하되, 상기 측벽 스페이서(42)의 상기 도전층(44)은 상기 상부 전극(38)으로부터 물리적으로 분리되어 있음 - 를 제조하는 단계
    를 포함하는 MIM 캐패시터 구조체 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 레그(14) 제조 단계는 티타늄 질화물(34)을 증착시킴으로써 상기 제 1 레그(14)의 상기 하부 전극(30)을 제조하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 레그(14)의 상기 하부 전극(30) 제조 단계는
    (a) 상기 티타늄 질화물(34)이 그 위에 증착되는 상호 접속층(32)을 제조하는 단계와,
    (b) 상기 상호 접속층(32) 및 상기 티타늄 질화물(34)을 패터닝해서 상기 하부 전극(30)을 형성하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 레그(14)의 상기 하부 전극(30) 제조 단계는
    상기 티타늄 질화물(34)의 표면을 암모니아 플라즈마 처리하여 산소에 대한 표면 장벽 특성을 개선시키는 단계를 더 포함하는
    MIM 캐패시터 구조체 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 레그(14) 제조 단계는
    상기 제 1 레그(14)의 상기 하부 전극(30) 상에 높은 유전 상수 물질을 증착하여 상기 제 1 레그(14)의 상기 절연층(36)을 제조하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 레그(14)의 상기 절연층(36)을 제조하기 전에 상기 제 1 레그(14)의 상기 하부 전극(30)을 어닐링하는 단계
    를 더 포함하는 MIM 캐패시터 구조체 제조 방법.
  7. 제 6 항에 있어서,
    상기 측벽 스페이서(42) 제조 단계는
    상기 제 1 레그(14)의 상기 측벽(40) 상에 높은 유전 상수 물질을 증착시키는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 레그(14)의 상기 하부 전극(30) 상에 상기 높은 유전 상수 물질을 증착시키는 단계 및 상기 제 1 레그(14)의 상기 측벽(40) 상에 상기 높은 유전 상수 물질을 증착시키는 단계를 동시에 수행하는
    MIM 캐패시터 구조체 제조 방법.
  9. 제 8 항에 있어서,
    상기 하부 전극(30) 및 상기 제 1 레그(14)의 측벽(40) 상에 증착되는 상기 높은 유전 상수 물질은 탄탈륨 5산화물인
    MIM 캐패시터 구조체 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 레그(14) 제조 단계는 상기 제 1 레그(14)의 상기 절연층(36) 상에 도전성 물질을 증착시킴으로써 상기 제 1 레그(14)의 상기 상부 전극(38)을 제조하는 단계를 더 포함하고,
    상기 측벽 스페이서(42) 제조 단계는 상기 제 1 레그(14)의 상기 절연층(36) 상에 상기 도전성 물질을 증착시키는 것과 동시에 상기 측벽 스페이서(42)의 상기 유전층(46) 상에 도전성 물질을 증착시킴으로써 상기 측벽 스페이서(42)의 상기 도전층(44)을 제조하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 레그(14) 제조 단계는 상기 제 1 레그(14)의 상부 전극 및 절연층(38, 36)을 패터닝하는 단계를 더 포함하고,
    상기 측벽 스페이서(42) 제조 단계는 상기 제 1 레그(14)의 상기 상부 전극(38)으로부터 상기 채널(18) 내의 상기 도전층(44)의 일부를 물리적으로 분리시키는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 레그(14)의 상기 상부 전극 및 절연층(38, 36)을 패터닝하는 단계 및 상기 채널(18) 내의 상기 도전층(44)의 일부를 물리적으로 분리시키는 단계는 이방성 에칭 동작을 통해서 동시에 수행되는
    MIM 캐패시터 구조체 제조 방법.
  13. 제 12 항에 있어서,
    상기 이방성 에칭 동작은
    (a) 상기 제 1 레그(14)를 덮고 있는 레지스트 층을 패터닝해서 상기 제 1레그(14)의 상부 전극(38)을 형성하는 단계와,
    (b) 상기 제 1 레그(14)의 상기 상부 전극(38)과 상기 절연층(36) 사이의 계면에 근접한 제 1 지점에 이를 때까지 제 1 속도로 상기 레지스트 층을 에칭하는 단계와,
    (c) 상기 제 1 레그(14)의 상기 하부 전극(30)에 근접한 제 2 지점에 이를 때까지 상기 제 1 속도보다 느린 제 2 속도로 상기 레지스트 층을 에칭하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  14. 제 13 항에 있어서,
    상기 하부 전극(30)은 에칭 차단층(34)을 포함하며,
    상기 레지스트 층을 상기 제 2 속도로 에칭하는 단계는 상기 에칭 차단층(34)에 근접한 제 2 지점에 이를 때까지 수행하는
    MIM 캐패시터 구조체 제조 방법.
  15. 제 7 항에 있어서,
    상기 제 1 레그(14)의 상기 하부 전극(30) 상에 상기 높은 유전 상수 물질을 증착시키는 단계 및 상기 제 1 레그(14)의 상기 측벽(40) 상에 상기 높은 유전 상수 물질을 증착시키는 단계는 금속 유기 화학 기상 증착법(MOCVD)을 사용해서 수행하는
    MIM 캐패시터 구조체 제조 방법.
  16. 제 1 항에 있어서,
    상기 MIM 캐패시터 구조체(12)는 전체적으로 서로 평행하게 배열된 복수의 레그(14)를 포함하는 서펜틴 형상 패턴(a serpentine pattern)을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  17. 제 1 항에 있어서,
    상기 서펜틴 형상 패턴은 포지티브 서펜틴 형상 패턴을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  18. 제 1 항에 있어서,
    상기 서펜틴 형상 패턴은 네거티브 서펜틴 형상 패턴을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  19. 제 18 항에 있어서,
    상기 서펜틴 형상 패턴은 포지티브 서펜틴 형상 패턴을 더 포함하되, 상기 포지티브 서펜틴 형상 패턴과 상기 네거티브 서펜틴 형상 패턴이 엇갈려 놓이는(interleaved)
    MIM 캐패시터 구조체 제조 방법.
  20. 집적 회로(10)에서 사용되는 금속-절연체-금속(MIM) 캐패시터 구조체(12)에 있어서,
    (a) 전체적으로 서로 평행하게 연장하며, 그 사이에 채널(18)을 형성하는 제 1 및 제 2 레그(14) - 상기 레그(14)는 각각 상부 전극 및 하부 전극(38, 30), 상기 상부 전극과 하부 전극(38, 30) 사이에 놓인 절연층(36), 상기 채널(18)에 면하는 측벽(40)을 포함함 - 와,
    (b) 상기 채널(18)을 따라서 연장하는 측벽 스페이서(42) - 상기 측벽 스페이서(42)는 도전층(44) 및 상기 도전층(44)과 상기 제 1 레그(14)의 상기 측벽(40) 사이에 놓인 유전층(46)을 포함하되, 상기 측벽 스페이서(42)의 상기 도전층(44)은 상기 상부 전극(38)으로부터 물리적으로 분리되어 있음 - 를 포함하는
    MIM 캐패시터 구조체.
  21. 제 20 항에 있어서,
    상기 제 1 레그(14)의 상기 하부 전극(30)은 티타늄 질화물(34)을 포함하는
    MIM 캐패시터 구조체.
  22. 제 21 항에 있어서,
    상기 제 1 레그(14)의 상기 하부 전극(30)은 그 위에 상기 티타늄 질화물(34)이 증착되는 상호 접속층(32)을 더 포함하는
    MIM 캐패시터 구조체.
  23. 제 22 항에 있어서,
    상기 티타늄 질화물(34)은 암모니아 플라즈마 처리된 표면을 포함하는
    MIM 캐패시터 구조체.
  24. 제 21 항에 있어서,
    상기 제 1 레그(14)의 상기 절연층(36) 및 상기 측벽 스페이서(42)의 상기 유전층(46)은 각각 높은 유전 상수 물질을 포함하는
    MIM 캐패시터 구조체.
  25. 제 24 항에 있어서,
    상기 제 1 레그(14)의 상기 절연층(36) 및 상기 측벽 스페이서(42)의 상기 유전층(46)의 상기 높은 유전 상수 물질은 탄탈륨 5산화물인
    MIM 캐패시터 구조체.
  26. 제 24 항에 있어서,
    상기 제 1 레그(14)의 상기 상부 전극(38)은 티타늄 질화물(34)을 포함하는
    MIM 캐패시터 구조체.
  27. 제 20 항에 있어서,
    상기 제 1 및 제 2 레그(14)는 서펜틴 형상 패턴으로 형성되는
    MIM 캐패시터 구조체.
  28. 제 20 항에 있어서,
    상기 서펜틴 형상 패턴은 포지티브 서펜틴 형상 패턴 및 네거티브 서펜틴 형상 중 적어도 하나를 포함하는
    MIM 캐패시터 구조체.
  29. 제 28 항에 있어서,
    상기 서펜틴 형상 패턴은 네거티브 서펜틴 형상 패턴이 사이에 들어간 포지티브 서펜틴 형상 패턴을 포함하는
    MIM 캐패시터 구조체.
  30. 집적 회로(10)에 금속-절연체-금속(MIM) 캐패시터 구조체(12)를 제조하는 방법에 있어서,
    (a) 전체적으로 서로 평행하게 연장하며 그들 사이에 채널(18)을 형성하고 있는 제 1 및 제 2 하부 전극(30)을 집적 회로(10)에 형성하는 단계와,
    (b) 상기 제 1 및 제 2 하부 전극(30) 상 및 상기 채널(18) 내에 절연층(36)을 증착하는 단계와,
    (c) 상기 절연층(36) 상에 도전층(44)을 증착하는 단계와,
    (d) 상기 증착된 도전층 및 절연층(44, 36)을 에칭해서 상기 제 1 및 제 2 하부 전극(30)에 대향하는 제 1 및 제 2 상부 전극(38)을 형성하고, 상기 채널(18)내의 상기 도전층(44)의 일부를 물리적으로 분리시키는 단계
    를 포함하는 MIM 캐패시터 구조체 제조 방법.
  31. 제 30 항에 있어서,
    상기 제 1 및 제 2 하부 전극 형성 단계는
    (a) 상기 집적 회로(10)에 상호 접속층(32)을 형성하는 단계와,
    (b) 상기 상호 접속층(32) 상에 무반사 코팅(ARC) 층(34)을 증착하는 단계와,
    (c) 상기 상호 접속층(32) 및 상기 ARC 층(34)을 동시에 패터닝해서 상기 제 1 및 제 2 하부 전극(30)을 형성하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  32. 제 31 항에 있어서,
    상기 상호 접속층(32)은 알루미늄, 구리 또는 이들의 혼합물을 포함하고,
    상기 ARC 층(34)은 티타늄 질화물을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  33. 제 32 항에 있어서,
    상기 제 1 및 제 2 하부 전극(30) 상 및 상기 채널(18) 내에 상기 절연층(36)을 증착하는 단계는 탄탈륨 5산화물을 증착하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  34. 제 33 항에 있어서,
    상기 절연층(36)을 증착하기 전에 ARC 층(34)을 암모니아 플라즈마 처리하는 단계를 더 포함하는
    MIM 캐패시터 구조체 제조 방법.
  35. 제 34 항에 있어서,
    상기 절연층(36)을 증착하기 전에 제 1 및 제 2 하부 전극(30)을 어닐링하는 단계를 더 포함하는
    MIM 캐패시터 구조체 제조 방법.
  36. 제 30 항에 있어서,
    상기 증착된 도전층 및 절연층(44, 36)을 에칭하는 단계는 상기 증착된 도전층 및 절연층(44, 36)을 이방성으로 에칭하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  37. 제 36 항에 있어서,
    상기 증착된 상기 도전층 및 절연층(44, 36)을 에칭하는 단계는
    (a) 레지스트 층을 패터닝하는 단계와,
    (b) 상기 도전층과 상기 절연층(44, 36) 사이의 계면에 근접한 제 1 지점에 이를 때까지 제 1 속도로 상기 레지스트 층을 에칭하는 단계와,
    (c) 상기 제 1 및 제 2 하부 전극(30)에 근접한 제 2 지점에 이를 때까지 상기 제 1 속도보다 느린 제 2 속도로 상기 레지스트 층을 에칭하는 단계
    를 포함하는 MIM 캐패시터 구조체 제조 방법.
  38. 제 37 항에 있어서,
    상기 제 1 속도로 상기 레지스트 층을 에칭하는 단계는 제 1 시간 동안 상기 제 1 속도로 상기 레지스트 층을 에칭하는 단계를 포함하고,
    상기 제 2 속도로 상기 레지스트 층을 에칭하는 단계는
    (a) 상기 도전층과 상기 절연층(44, 36) 사이의 계면과 관련된 종점(anendpoint)을 검출할 때까지 상기 제 2 속도로 에칭하는 단계와,
    (b) 이후에, 제 2 시간 동안 제 2 속도로 에칭하는 단계
    를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  39. 집적 회로(10)에 금속-절연체-금속(MIM) 캐패시터 구조체(12)를 제조하는 방법에 있어서,
    하부 전극(30) 상에 절연층(36)을 증착하기 전에 상기 MIM 캐패시터 구조체(12)의 상기 하부 전극의 표면을 암모니아 플라즈마 처리하여 산소에 대한 표면 장벽 특성을 개선시키는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  40. 제 39 항에 있어서,
    상기 하부 전극(30)은 상기 하부 전극(30)의 표면에 위치하는 티타늄 질화물(34)을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  41. 제 40 항에 있어서,
    상기 절연층(36)은 탄탈륨 5산화물을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  42. 제 40 항에 있어서,
    상기 암모니아 플라즈마 처리 단계는
    질소 이온을 상기 티타늄 질화물 표면에 충돌시켜(bombard) 상기 티타늄 질화물 표면의 산화를 방지하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  43. 제 40 항에 있어서,
    상기 암모니아 플라즈마 처리 단계는 플라즈마 증속 화학 기상 증착 툴에서 수행하는
    MIM 캐패시터 구조체 제조 방법.
  44. 제 43 항에 있어서,
    상기 암모니아 플라즈마 처리 단계는 암모니아 및 불활성 가스(an inert gas)를 포함하는 대기 중에서 수행하는
    MIM 캐패시터 구조체 제조 방법.
  45. 제 44 항에 있어서,
    상기 암모니아 플라즈마 처리 단계는 약 10밀리Torr 내지 약 10 Torr의 압력으로, 약 300 내지 약 500℃의 하부 전극(30) 온도에서 수행하는
    MIM 캐패시터 구조체 제조 방법.
  46. 제 43 항에 있어서,
    상기 암모니아 플라즈마 처리 단계는 RF 전력의 약 50% 저 주파수 부분(about 50% low frequency RF power)까지를 포함하는 RF 전력을 인가하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  47. 집적 회로(10)에서 사용되는 금속-절연체-금속(MIM) 캐패시터 구조체(12)에 있어서,
    (a) 상부 전극(38) 및 암모니아 플라즈마 처리된 표면을 가진 하부 전극(30)과,
    (b) 상기 상부 전극(38)과 상기 하부 전극(30)의 암모니아 플라즈마 처리된 표면 사이에 놓인 절연층(36)
    을 포함하는 MIM 캐패시터 구조체.
  48. 제 47 항에 있어서,
    상기 암모니아 플라즈마 처리된 표면은 티타늄 질화물(34)을 포함하는
    MIM 캐패시터 구조체.
  49. 제 48 항에 있어서,
    상기 절연층(36)은 탄탈륨 5산화물을 포함하는
    MIM 캐패시터 구조체.
  50. 제 48 항에 있어서,
    상기 암모니아 플라즈마 처리된 표면에는 상기 암모니아 플라즈마 처리된 표면에 질소 이온을 충돌시킴으로써 실질적으로 티타늄 산화물이 존재하지 않는
    MIM 캐패시터 구조체.
  51. 집적 회로(10)에 금속-절연체-금속(MIM) 캐패시터 구조체(12)를 제조하는 방법에 있어서,
    (a) 상기 MIM 캐패시터 구조체(12) - 상기 MIM 캐패시터 구조체(12)는 에칭 차단층(34), 상기 에칭 차단층(34) 위에 놓인 유전층(46) 및 상기 유전층(46) 위에 놓인 도전층(44)을 포함함 - 를 덮고 있는 레지스트 층을 패터닝해서 상기 상부 전극(38)을 형성하는 단계와,
    (b) 상기 도전층과 상기 유전층(44, 46) 사이의 계면에 근접한 제 1 지점에 이를 때까지 제 1 속도로 상기 레지스트 층을 통해 상기 MIM 캐패시터 구조체(12)를 에칭하는 단계와,
    (c) 상기 에칭 차단층(34)에 근접한 제 2 지점에 이를 때까지 상기 제 1 속도보다 느린 제 2 속도로 상기 레지스트 층을 통해 상기 MIM 캐패시터 구조체(12)를 에칭하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  52. 제 51 항에 있어서,
    상기 도전층(44) 및 상기 에칭 차단층(34)은 티타늄 질화물을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  53. 제 52 항에 있어서,
    상기 유전층(46)은 탄탈륨 5산화물을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  54. 제 51 항에 있어서,
    상기 에칭 차단층(34)은 상기 MIM 캐패시터 구조체(12)에 형성되는 하부 전극(30) 상에 위치되는
    MIM 캐패시터 구조체 제조 방법.
  55. 제 54 항에 있어서,
    상기 제 1 및 제 2 속도로 상기 MIM 캐패시터 구조체(12)를 에칭하는 단계는 적어도 하나의 염소 함유 혼합물을 포함하는 에칭 화학물질을 사용해서 수행하며,
    상기 하부 전극(30)은 알루미늄을 더 포함하고,
    상기 에칭 차단층(34)을 상기 에칭 화학물질에 대한 상기 하부 전극(30) 내의 상기 알루미늄의 노출을 방지하도록 구성하는
    MIM 캐패시터 구조체 제조 방법.
  56. 제 54 항에 있어서,
    상기 레지스트 층 패터닝 단계는 포토리소그래피를 통해서 상기 레지스트 층에 패턴을 형성하는 단계를 포함하고,
    상기 에칭 차단층(34)은 상기 하부 전극(30)용 무반사 코팅으로서 더 구성되어서 상기 레지스트 층 내에 상기 패턴을 형성할 때 반사를 방지하는
    MIM 캐패시터 구조체 제조 방법.
  57. 제 54 항에 있어서,
    상기 도전층(44)은 약 300nm의 티타늄 질화물(34)을 포함하고,
    상기 에칭 차단층(34)은 약 30nm의 티타늄 질화물(34)을 포함하며,
    상기 제 1 속도는 약 300 내지 약 400nm/분이고,
    상기 제 2 속도는 약 50 내지 약 100nm/분인
    MIM 캐패시터 구조체 제조 방법.
  58. 제 54 항에 있어서,
    상기 하부 전극(30)은 전체적으로 서로 평행하게 연장하고 그 사이에 채널(18)을 형성하는 제 1 및 제 2 레그(14) - 상기 레그(14)는 각각 상기 채널(18)과 면하는 측벽(40)을 포함함 - 를 포함하고,
    상기 유전층(46)은 상기 하부 전극(30)의 각각의 레그(14)의 측벽(40)을 덮고 있으며,
    상기 도전층(44)은 상기 하부 전극(30)의 각각의 레그(14)의 상기 측벽(40)을 덮고 있는 상기 유전층(46)을 덮고 있고,
    상기 제 1 및 제 2 속도 에칭은 각각 제 1 및 제 2 속도 에칭에 후속해서 측벽 스페이서(42)가 상기 채널(18)을 따라서 연장하도록 이방성 에칭하는 단계를 포함하며,
    상기 측벽 스페이서(42)는 상기 도전층(44) 및 상기 유전층(46) 중 상기 제 1 및 제 2 속도 에칭에 후속해서 상기 측벽(40)을 덮는 부분을 포함하는
    MIM 캐패시터 구조체 제조 방법.
  59. 제 51 항에 있어서,
    상기 MIM 캐패시터 구조체(12)를 상기 레지스트 층을 통해 제 1 속도로 에칭하는 단계는 제 1 시간 동안 제 1 속도로 상기 MIM 캐패시터 구조체(12)를 에칭하는 단계를 포함하고,
    상기 MIM 캐패시터 구조체(12)를 상기 레지스트 층을 통해 제 2 속도로 에칭하는 단계는
    (a) 상기 도전층과 상기 유전층(44, 46) 사이의 계면과 관련된 종점을 검출할 때까지 제 2 속도로 상기 MIM 캐패시터 구조체(12)를 에칭하는 단계와,
    (b) 이후에 제 2 시간 동안 상기 제 2 속도로 상기 MIM 캐패시터 구조체(12)를 에칭하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
  60. 제 59 항에 있어서,
    상기 제 1 시간은 상기 도전층(44)의 약 70%까지를 에칭하도록 실험에 의해 선택되는
    MIM 캐패시터 구조체 제조 방법.
  61. 제 59 항에 있어서,
    (a) 상기 종점을 검출할 때까지의 제 3 시간을 기록하는 단계와,
    (b) 상기 제 3 시간으로부터 상기 제 2 시간을 계산하는 단계
    를 포함하는 MIM 캐패시터 구조체 제조 방법.
  62. 제 61 항에 있어서,
    상기 제 2 시간 계산 단계는 상기 제 3 시간의 약 30%가 되도록 제 2 시간을 선택하는 단계를 포함하는
    MIM 캐패시터 구조체 제조 방법.
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