KR100698089B1 - 커패시터를 갖는 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 공정을 단순화할 수 있고 커패시터의 용량을 높일 수 있는 커패시터를 갖는 반도체 소자 및 이의 제조방법에 관한 것으로, 콘택 플러그 영역 및 커패시터 영역을 갖는 기판; 상기 기판상에 형성된 제 1 전도체; 상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막; 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀 및 제 1 트렌치; 상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 미앤더(meander) 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀; 상기 제 2 비아홀과 연통되어 상기 제 2 비아홀을 중첩하도록 상기 절연막에 형성된 제 2 트렌치; 및, 상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립된 제 2 전도체를 포함하여 구성되는 것이다.
MIM, 커패시터, 듀얼 다마신
Description
도 1a 내지 도 2e는 종래기술에 의한 듀얼 다마신 구조의 MIM 커패시터 제조 방법을 보여주는 단면도
도 3a 내지 도 3g는 본 발명의 실시예에 따른 커패시터를 갖는 반도체 소자의 제조방법을 나타낸 공정단면도
도 4는 도 3g의 상부 전극의 구조를 나타낸 도면
도 5는 도 3g의 상부 전극의 또 다른 구조를 나타낸 도면
＊도면의 주요부에 대한 부호 설명
51 : 제 1 절연막 53 : 제 2 절연막
54 : 제 3 절연막 58 : 1차 패턴
59 : 제 5 절연막 67a : 콘택 플러그
67b : 상부 전극 52 : 제 1 전도체
A : 콘택 플러그 영역 B : 커패시터 영역
본 발명은 커패시터를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히 공정을 단순화할 수 있고 커패시터의 용량을 높일 수 있는 커패시터를 갖는 반도체 소자 및 이의 제조방법에 관한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 칩(chip)내에 메모리 셀(cell) 어레이(array)부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터(capacitor)를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 커패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스(capacitance)가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 캐패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 커패시터의 구조를 MIS(Metal-Insulator-Silicon) 내지 MIM(Metal-Insulator-Metal)로 변경하게 되었는데, 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시턴스(parasiticcapacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었 고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다.
도 1a 내지 도 1b는 종래의 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저 도 1a를 참조하면, 반도체 기판(1) 상의 하부 절연막(10) 상에 상기 하부 절연막(10)과 단차가 없게 제1 금속 배선(15) 및 제2 금속 배선(20)을 형성한다. 상기 제1 금속 배선(15) 및 제2 금속 배선(20)이 형성된 결과물 상에 금속막을 형성한 다음, 이를 패터닝하여 상기 제2 금속 배선(20)의 상면에 접하는 커패시터 하부전극(25)을 형성한다. 상기 하부전극(25)이 형성된 결과물 상에 유전막(30)을 형성한다. 상기 유전막(30) 상에 다른 금속막을 형성한 다음, 이를 패터닝하여 상기 하부전극(25)과 대응되는 위치에 커패시터 상부전극(35)을 형성한다. 상기 상부전극(35)이 형성된 결과물 상에 층간절연막(40)을 형성한다.
다음 도 1b를 참조하면, 상기 층간절연막(40)의 상면을 CMP하여 평탄화한다. 다음에, 상기 층간절연막(40) 및 유전막(30)을 식각하여 상기 제1 금속 배선(15)의 상면을 노출시키는 비아홀(via hole, V1)을 형성한다. 상기 비아홀(V1)의 상부에 제1 트렌치(trench, T1)를 형성하고, 상기 상부전극(35)의 상면을 노출시키는 제2 트렌치(T2)를 형성한다. 다음에, 상기 비아홀(V1)과 제1 및 제2 트렌치(T1 , T2)에 Cu를 채워 넣고 CMP(chemical mechanical polish)하여 다마신 배선 구조(45)와 콘택 플러그(contact plgu, 50)를 형성한다.
그런데, 이와 같은 종래의 기술이 가진 문제점은 다음과 같다. 커패시터의 하부전극에 바이어스(bias)를 인가하기 위한 금속배선 공정을 추가로 진행하여야 하며, 상기 비아홀과 상부전극의 트렌치를 동시에 형성하지 못하기 때문에 공정이 복잡해진다는 문제점이 있다.
한편 로직(logic) 소자의 구성에 커패시터의 활용도가 높아지면서 그 용량을 확보해야 한다는 기술적 과제를 안고 있다.
제한된 단위 면적 내에 커패시터의 용량(C)을 적정값 이상으로 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:전극의 표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 커패시터 전극의 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 있다. 이 중에서 전극의 표면적을 증가시키는 방법에 대하여 살펴보면, 종래의 아날로그 커패시터는 상호 연결배선인 금속배선을 각각 상부전극과 하부전극으로 사용하기 때문에 커패시터의 유효표면적이 평면적으로 제한적이었다.
도 2a 내지 도 2e는 종래 기술에 의한 커패시터 및 층간 배선간의 콘택플러그를 갖는 반도체장치의 제조방법을 나타내는 단면도들이다.
먼저 도 2a를 참조하면, 층간절연막(2)을 형성하고 상기 층간절연막(2)의 상부에 금속 도전막을 형성하고 패터닝하여 커패시터의 하부전극(4a) 및 하부배선(4b)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(2) 하부에는 반도체 소자가 형성된 반도체 기판이 존재한다. 상기 커패시터의 하부전극(4a) 및 하부배선(4b) 상에 금속간 절연막(6)을 형성하고 평탄화 공정을 진행한다. 다음 도 2b를 참조하면, 통상의 사진식각 공정을 사용하여 상기 커패시터의 하부전극(4a)을
노출시키는 콘택홀(8)을 형성한다. 상기 하부전극이 노출되는 콘택홀(8)은 커패시터의 유효 표면적이 되므로 넓은 크기를 가진다. 다음 도 2c를 참조하면, 상기 콘택홀(8)을 포함하는 기판 전면에 유전체막(10)을 형성한다. 다음 도 2d를 참조하면, 통상의 사진식각 공정을 사용하여 상기 하부배선(4b)을 노출시키는 비아홀(12)을 형성한다. 이후 도 2e를 참조하면, 기판 전면에 상부배선 도전막을 형성하고 패터닝하여, 커패시터의 상부전극(14a) 및 상부배선(14b)을 형성한다.
하지만 상술한 종래의 MIM 커패시터는 커패시터의 유효표면적이 평면적이므로 커패시터의 용량확보에 있어서 제한을가지고 있는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 듀얼다마신 공정을 이용한 커패시터 제조공정시 하부전극에 바이어스를 인가하기 위한 컨택 플러그가 커패시터와 동시에 형성됨으로써 공정을 단순화하고, 커패시터의 용량을 높이는 방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터를 갖는 반도체 소자는, 콘택 플러그 영역 및 커패시터 영역을 갖는 기판; 상기 기판상에 형성된 제 1 전도체; 상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막; 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀 및 제 1 트렌치; 상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 미 앤더(meander) 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀; 상기 제 2 비아홀과 연통되어 상기 제 2 비아홀을 중첩하도록 상기 절연막에 형성된 제 2 트렌치; 및, 상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립된 제 2 전도체를 포함하여 구성됨을 그 특징으로 한다.
여기서, 상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 더 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터를 갖는 반도체 소자는, 콘택 플러그 영역 및 커패시터 영역을 갖는 기판; 상기 기판상에 형성된 제 1 전도체; 상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막; 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀 및 제 1 트렌치; 상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 나선 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀; 상기 제 2 비아홀과 연통되어 상기 제 2 비아홀을 중첩하도록 상기 절연막에 형성된 제 2 트렌치; 및, 상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립된 제 2 전도체를 포함하여 구성됨을 그 특징으로 한다.
여기서, 상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 더 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터를 갖는 반도체 소자의 제조방법은, 콘택 플러그 영역 및 커패시터 영역을 갖는 기판을 준 비하는 단계; 상기 기판상에 제 1 전도체 형성하는 단계; 상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막을 형성하는 단계; 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀을 형성함과 아울러, 상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 미앤더(meander) 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀을 형성하는 단계; 상기 절연막에 상기 제 1 콘택홀과 연통되는 제 1 트렌치를 형성함과 아울러, 상기 제 2 비아홀과 연통되며 상기 제 2 비아홀을 중첩하는 제 2 트렌치를 형성하는 단계; 및, 상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립되도록 제 2 전도체를 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터를 갖는 반도체 소자의 제조방법은, 콘택 플러그 영역 및 커패시터 영역을 갖는 기판을 준비하는 단계; 상기 기판상에 제 1 전도체 형성하는 단계; 상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막을 형성하는 단계; 상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀을 형성함과 아울러, 상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 나선 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀을 형성하는 단계; 상기 절연막에 상기 제 1 콘택홀과 연통되는 제 1 트렌치를 형성함과 아울러, 상기 제 2 비아홀과 연통되며 상기 제 2 비아홀을 중첩하는 제 2 트렌치를 형성하는 단계; 및, 상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립되도록 제 2 전도체를 형성하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 커패시터를 갖는 반도체 소자를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 커패시터를 갖는 반도체 소자의 제조방법을 나타낸 공정단면도이다.
먼저 본 발명의 구성을 보다 용이하게 이해하기 위해 자기정렬(self-alingned) 방식을 이용한 듀얼다마신 공정에 대한 설명을 먼저 하면 다음과 같다. 자기정렬 방식을 이용한 듀얼다마신 공정은 비아홀(via hole)과 트렌치(trench)를 한 번의 식각공정으로 형성하는 방식으로서, 다마신 패턴의 하부에 비아홀을 형성하기 위한 1차 패턴을 형성하고, 상기 1차 패턴의 상부에 층간절연막을 게재하여 다마신 패턴 상부의 트렌치를 형성하기 위한 2차 패턴을 형성한다. 이후 상기 2차 패턴을 식각마스크로 하여 건식식각을 행하여 상기 1차 패턴이 나타날 때까지 식각을 진행하여 트렌치를 형성한다. 이후 식각을 계속 진행하여 상기 1차 패턴을 식각마스크로 하여 비아홀을 형성한다. 여기서 상기 트렌치는 비아홀에 비하여 그 폭이 넓을 수 있다. 또한 상기 자기정렬 듀얼다마신 공정은 비아홀을 먼저 형성하고 트 렌치를 나중에 형성하는 비아-퍼스트(viafirst) 또는 트렌치를 먼저 형성하고 비아홀을 나중에 형성하는 트렌치-퍼스트(trench-first) 방식에 비하여 마스크 공정의 횟수를 줄일 수 있는 장점을 가진다.
도 3a는 듀얼다마신 1차 패턴을 형성하기 위한 제 1 마스크 패턴(57)을 형성하는 단계를 보여주는 단면도이다. 보다 자세하게는, 소정의 구조물이 형성된 실리콘 기판(미도시)의 상부에 제 1 절연막(51)을 증착하고, 제 1 전도체(52)가 형성될 제 1 절연막(51) 내에 다마신 패턴을 형성하여 소정의 전도성 금속을 증착하고 CMP(chemical mechanical polish)를 거쳐 평탄화한다. 이 제 1 전도체는 이후 형성될 커패시터의 하부 전극으로서 역할한다.
상기 평탄화 공정은 제 1 절연막(51)의 상부면이 나타날 때까지 진행하여 제 1 전도체(52)를 형성한다. 상기 제 1 절연막(51)과 제 1 전도체(52)의 상부면에 제 2 절연막(53)과 제 3 절연막(54) 그리고 제 4 절연막(55)을 순차적으로 증착한다. 여기서 상기 제 1 전도체(52)는 추후 형성되는 커패시터 하부전극에 바이어스를 인가하기 위한 커패시터 하부 금속배선의 역할을 한다.
상기 제 2 절연막(53)과 제 4 절연막(55)은 식각정지막의 역할을 하는 것으로써, 질화막, SiC(실리콘 카바이드) 또는 알루미늄 옥사이드를 이용하여 형성됨이 바람직하다.
상기 제 3 절연막(54)은 층간 절연막의 역할을 하는 것으로서, 일반적인 실리콘 옥사이드가 사용될 수 있다. 이후 상기 제 4 절연막(55)상에 제 1 포토레지스트 턴(57)을 형성한다.
다음, 도 3b는 듀얼다마신 1차 패턴(58)을 형성하는 단계를 보여주는 단면도이다. 보다 자세하게는, 상기 제 1 포토레지스트 패턴(57)을 식각마스크로 하여 건식식각을 진행하여 상기 제 4 절연막(55)을 선택적으로 식각함으로써 듀얼다마신 1차 패턴(58)을 형성한다. 이후 상기 제 1 포토레지스트 패턴(57)을 습식식각으로 제거한다. 듀얼다마신 1차 패턴(58)을 형성한다. 상기 1차 패턴(58)은 추후 듀얼다마신 2차 패턴이 형성될 때 식각정지막의 역할을 겸한다.
다음, 도 3c는 듀얼다마신 2차 패턴을 형성하기 위한 제 2 마스크 패턴(61)을 형성하는 단계를 보여주는 단면도이다. 상기 선택적으로 식각된 제 4 절연막(55), 즉 듀얼다마신 1차 패턴(58)의 상부에 제 5 절연막(59)을 적층한다. 이후 상기 제 5 절연막(59)상에 제 2 포토레지스트 패턴(61)을 형성한다.
다음, 도 3d는 복수개의 비아홀(63a, 63b) 및 복수개의 트렌치(62a, 62b)를 가진 듀얼다마신 패턴을 형성하는 단계를 보여주는 단면도이다. 상기 제 2 포토레지스트 패턴(61)을 식각마스크로 하여 상기 제 5 절연막(59)을 선택적으로 식각한다. 이후 상기 1차 패턴(58)이 나타날 때까지 식각을 진행하여 트렌치(62a, 62b)를 형성한다. 이후 상기 1차 패턴(58)을 식각마스크로 하여 상기 제 1 전도체(52)가 나타날 때까지 건식식각을 계속 진행하여 비아홀(63a, 63b)을 형성한다.
여기서, 상기 플러그 영역에는 하나의 비아홀(63a) 및 이 비아홀(63a)과 연통되도록 상기 비아홀(63a)의 상부에 위치하는 트렌치(62a)가 형성된다.
그리고, 커패시터 영역에는 다수의 비아홀(63b) 및 이 비아홀(63b)들과 연통되도록 상기 비아홀(63b)들의 상부에 위치한 트렌치(62b)가 형성된다.
상기 플러그 영역에 형성된 비아홀(63a) 및 트렌치(62a)는 상기 제 1 전도체(52)의 하부 배선과 컨택되어 추후 형성될 커패시터 하부전극에 바이어스를 인가하기 위한 컨택 플러그(contact plug)의 역할을 한다.
다음, 도 3e는 커패시터 하부전극(64)과 커패시터 절연막(66)이 형성되는 단계를 보여주는 단면도이다. 먼저 상기 복수개의 비아홀(63a, 63b)이 형성된 구조물의 상부 전면에 제 2 전도체(64)와 커패시터 절연막(65)을 순차적으로 적층한다. 상기 공정에 의해 복수개의 비아홀(63a, 63b)의 내부 측벽과 바닥면에 제 1 전도체(64)와 절연막(65)이 적층된다.
이후 포토 및 식각 공정을 통해 상기 커패시터 절연막(65)을 부분적으로 식각한다. 즉, 커패시터 영역의 비아홀(63b) 및 트렌치(62b)를 가리고 그 이외의 영역을 개방하는 제 3 포토레지스트 패턴(65)을 형성한 후, 이 포토레지스트 패턴(65)을 마스크로 하여 습식 식각을 행함으로써, 커패시터 영역의 비아홀(63b)들 및 트렌치(62b)에만 커패시터 절연막(66)을 형성한다.
다시말하면, 상기 커패시터 영역의 비아홀(63a) 및 트렌치(62a)에는 상기 커패시터 절연막(66)이 형성되지 않도록 한다.
여기서, 상기 제 2 전도체(64)는 커패시터 하부전극의 역할을하며, TaN(탄탈륨나이트라이드) 혹은 TaN을 포함한 다층막, TiN(타이타늄나이트라이트) 혹은 TiN을 포함한 다층막, WN(텅스텐나이트라이드) 혹은 WN을 포함한 다층막으로 형성될 수 있다. 또한 상기 커패시터 절연막(66)은 커패시터 층간 절연막의 역할을 하며, 질화막, TEOS(Tetraethoxysilane), 탄탈륨계 옥사이드, 알루미늄계 옥사이드 중의 어느 하나로 형성될 수 있다.
다음, 도 3f는 커패시터 영역(B) 바이어스 인가용 컨택 플러그 영역(A)이 형성되는 단계를 보여주는 단면도이다.
먼저, 상기 커패시터 절연막(66)을 형성하기 위한 제 3 포토레지스트 패턴(65)을 제거한 후, 상기 커패시터 절연막(66)을 포함한 기판의 전면에 제 3 전도체(67)를 증착한다. 상기 제 3 전도체(67)는 구리(Cu) 혹은 구리를 포함한 다층막으로 형성될 수 있다.
이후 제 5 절연막(59)이 나타날 때까지 CMP 공정을 행하여 비아홀(63a, 63b) 상부면의 제 3 전도체(67)와 커패시터 절연막(65) 그리고 제 2 전도체(64)를 제거하고 평탄화한다. 상술한 일련의 공정에 의해, 도 3g에 도시된 바와 같이, 플러그 영역(A)의 비아홀(63a) 및 트렌치(62a)의 내부에는 콘택 플러그(67a)가 형성되고, 커패시터 영역(B)의 비아홀(63b)들 및 트렌치(62b)의 내부에는 상부 전극(67b)이 형성된다.
상기 커패시터는 복수개의 비아홀 내벽에 형성됨으로써 종래의 평판형 전극을 갖춘 커패시터에 비해 전극의 표면적이 넓다는 것을 특징으로 한다. 또한 하부전극에 바이어스를 인가하기 위한 컨택 플러그가 상기 커패시터와 동시에 형성됨으로써 공정을 단순화할 수 있는 특징을 가진다.
도 4는 도 3g의 상부 전극의 구조를 나타낸 도면으로서, 도 4의 Ⅰ~Ⅰ의 선상을 따라 자른 단면은 도 3g의 커패시터 영역을 나타낸다.
도 4에 도시된 바와 같이, 상기 상부 전극(67b)은 상기 각 비아홀에 형성된 제 1 전극(41)과, 상기 제 1 전극(41)과 일체로 구성되며 상기 트렌치에 형성된 제 2 전극(42)으로 구분할 수 있다.
도면에 도시하지 않았지만, 이 제 2 전극(42)의 상부에는 상기 제 2 전극(42)에 전압을 인가하기 위한 패드 전극이 형성된다.
도 4에 도시된 바와 같이, 제 1 전극(41)들은 미앤더(meander) 구조를 가지도록 서로 연결되어 있으며, 제 2 전극(42)은 상기 제 1 전극(41)들을 모두 중첩하도록 사각 형태를 갖는다.
도 5는 도 3g의 상부 전극의 또 다른 구조를 나타낸 도면으로서, 도 5의 Ⅱ~Ⅱ의 선상을 따라 자른 단면은 도 3g의 커패시터 영역을 나타낸다.
도 5에 도시된 바와 같이, 제 1 전극(51)들은 나선 구조를 가지도록 서로 연결되어 있으며, 제 2 전극(52)은 상기 제 1 전극(51)들을 모두 중첩하도록 사각 형태를 갖는다.
도 3에 도시된 미앤더 타입 또는 도 4에 도시된 나선 타입으로 커패시터를 형성함으로써, 본 발명에서는 단위면적에 집적되는 커패시터 접촉면적을 늘릴 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 커패시터를 갖는 반도체 소자에는 다음과 같은 효과가 있다.
본 발명에 따른 반도체 소자의 제조방법에서는 다마신 구조와 커패시터를 동시에 형성함으로써 공정수를 줄일 수 있다.
또한, 본 발명에서는 커패시터를 미앤더 구조 및 나선형 구조로 형성함으로써 커패시터의 면적을 증가시킬 수 있다.
Claims (8)
- 콘택 플러그 영역 및 커패시터 영역을 갖는 기판;상기 기판상에 형성된 제 1 전도체;상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막;상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀 및 제 1 트렌치;상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 미앤더(meander) 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀;상기 제 2 비아홀과 연통되어 상기 제 2 비아홀을 중첩하도록 상기 절연막에 형성된 제 2 트렌치; 및,상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립된 제 2 전도체를 포함하여 구성됨을 특징으로 하는 커패시터를 갖는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 더 포함하여 구성됨을 특징으로 하는 커패시터를 갖는 반도체 소자.
- 콘택 플러그 영역 및 커패시터 영역을 갖는 기판;상기 기판상에 형성된 제 1 전도체;상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막;상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀 및 제 1 트렌치;상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 나선 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀;상기 제 2 비아홀과 연통되어 상기 제 2 비아홀을 중첩하도록 상기 절연막에 형성된 제 2 트렌치; 및,상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립된 제 2 전도체를 포함하여 구성됨을 특징으로 하는 커패시터를 갖는 반도체 소자.
- 제 3 항에 있어서,상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 더 포함하여 구성됨을 특징으로 하는 커패시터를 갖는 반도체 소자.
- 콘택 플러그 영역 및 커패시터 영역을 갖는 기판을 준비하는 단계;상기 기판상에 제 1 전도체 형성하는 단계;상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막을 형성하는 단계;상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀을 형성함과 아울러, 상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 미앤더(meander) 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀을 형성하는 단계;상기 절연막에 상기 제 1 콘택홀과 연통되는 제 1 트렌치를 형성함과 아울러, 상기 제 2 비아홀과 연통되며 상기 제 2 비아홀을 중첩하는 제 2 트렌치를 형성하는 단계; 및,상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립되도록 제 2 전도체를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 커패시터를 갖는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 커패시터를 갖는 반도체 소자의 제조방법.
- 콘택 플러그 영역 및 커패시터 영역을 갖는 기판을 준비하는 단계;상기 기판상에 제 1 전도체 형성하는 단계;상기 제 1 전도체를 포함한 기판의 전면에 형성된 적어도 한층의 절연막을 형성하는 단계;상기 콘택 플러그 영역의 제 1 전도체 부분을 노출시키도록 상기 절연막을 관통하는 제 1 비아홀을 형성함과 아울러, 상기 커패시터 영역의 제 1 전도체 부분이 노출되도록 상기 절연막을 관통하되, 상기 관통되어 노출된 제 1 전도체 부분이 나선 형태를 나타내도록 상기 절연막을 관통하는 제 2 비아홀을 형성하는 단계;상기 절연막에 상기 제 1 콘택홀과 연통되는 제 1 트렌치를 형성함과 아울러, 상기 제 2 비아홀과 연통되며 상기 제 2 비아홀을 중첩하는 제 2 트렌치를 형성하는 단계; 및,상기 제 1 비아홀 및 제 1 트렌치, 그리고 제 2 비아홀 및 제 2 트렌치에 매립되도록 제 2 전도체를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 커패시터를 갖는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 전도체가 매립되는 트렌치를 갖는 절연막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 커패시터를 갖는 반도체 소자의 제조방법.
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