JP2011049250A

JP2011049250A - 半導体装置およびその製造方法

Info

Publication number: JP2011049250A
Application number: JP2009194665A
Authority: JP
Inventors: Koji Aoki; 康志青木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-08-25
Filing date: 2009-08-25
Publication date: 2011-03-10
Also published as: CN101996940A; US8252641B2; US20110049600A1; CN101996940B

Abstract

【課題】製造プロセスの工程数を少なくし得ると同時に低い接続抵抗を実現し得る構造を持つ半導体装置の製造方法を提供する。
【解決手段】この製造方法は、セルトランジスタの拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達する第１のコンタクトホールと、セルトランジスタの拡散領域２０６Ｂ，２０６Ｅに達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを第１の絶縁膜２０８Ｐに埋め込み形成する。また、これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれ第１のコンタクトプラグ２１０Ａ〜２１０Ｄとビット線コンタクト２１１Ｂ，２１１Ｆとを形成し、第１のコンタクトプラグ２１０Ａ〜２１０Ｄを、第２の絶縁膜２１２に形成された開口部を介して、第３の絶縁膜２１４Ｐに形成されたキャパシタと電気的に接続する。
【選択図】図２

Description

本発明は、メモリ部とロジック回路とが同一の半導体基板上に集積されたメモリ・ロジック混載型の半導体装置およびその製造方法に関する。

メモリ・ロジック混載型のＬＳＩでは、メモリ部とロジック回路とが同一の半導体基板上に集積されている。ＤＲＡＭ（Dynamic Random Access Memory）のセル面積はＳＲＡＭ（Static RAM）のセル面積よりも小さいので、ＤＲＡＭ・ロジック混載型のＬＳＩは、大容量メモリを混載できるという利点を有するが、ロジック回路の形成工程に加えてＤＲＡＭ形成用の工程が必要となるので製造コストが大きいという欠点を有している。ＤＲＡＭのメモリセルの構造としては、スタック型とトレンチ型という２種類の構造が知られている。トレンチ型では、エッチングにより半導体基板に深い溝が形成され、この溝内にキャパシタ材料が埋め込まれる。このため、アスペクト比の高い溝を高精度に形成しなければならず、かつ、形成された溝内に均一にキャパシタ絶縁膜を形成する必要があるため、微細化が難しいという問題がある。

一方、スタック型は、ＣＯＢ（Capacitor Over Bitline）型とＣＵＢ（Capacitor Under Bitline）型とに分類される。ＣＵＢ型構造は、ビット線よりも下方の層にキャパシタが形成される構造である。一方、ＣＯＢ型構造では、ビット線よりも上方の層にキャパシタが形成される。一般に、ＣＯＢ型構造の方がＣＵＢ型構造よりも微細化の点で有利である。このようなＣＯＢ型構造は、たとえば、特許文献１（特開２００２−３５３３３４号公報）に開示されている。

以下、特許文献１に開示されているＣＯＢ型構造を含むＤＲＡＭ・ロジック混載型の半導体装置について概説する。図１は、この半導体装置の概略断面図である。図１に示されるように、半導体装置は、メモリセルが形成されるＤＲＡＭ領域と、ロジック回路が形成されるロジック領域とを同一の半導体基板１１上に有する。半導体基板１１上には、第１の絶縁膜１９、第２の絶縁膜２５、第３の絶縁膜４０、第４の絶縁膜４３および第５の絶縁膜４４が順次積層されている。

ＤＲＡＭ領域では、第２の絶縁膜２５に形成された溝内にはビット線３４が形成されており、このビット線３４よりも上方の第３の絶縁膜４０の凹部４１にＭＩＭ（Metal-Insulator-Metal）構造のキャパシタ（容量素子）４２が形成されている。第１の絶縁膜１９と第２の絶縁膜２５にはそれぞれ接続孔２０，３８が形成され、この接続孔２０，３８内に取り出し電極２１と記憶ノードコンタクトプラグ３９とが埋設されている。これら取り出し電極２１と記憶ノードコンタクトプラグ３９は、ＭＯＳトランジスタの不純物拡散領域１３とキャパシタ４２との間を電気的に接続する。最上層の第５の絶縁膜４４には配線溝１５１，１５２が形成され、これら配線溝１５１，１５２内に銅などの配線１６１，１６２が埋設されている。配線１６１は、電極１４１を介してキャパシタ４２に接続されている。

一方、ロジック領域（標準電圧ロジック領域と高電圧ロジック領域）では、第２の絶縁膜２５、第３の絶縁膜４０および第４の絶縁膜４３を貫通する接続孔１３３，１３４，１３７，１３５，１３６が形成されている。これら接続孔１３３，１３４，１３７，１３５，１３６内に、それぞれ、取り出し電極（コンタクトプラグ）１４３，１４４，１４７，１４５，１４６が埋設されている。また、第１の絶縁膜１９に形成された接続孔内に取り出し電極（コンタクトプラグ）５９，６９が埋設されている。取り出し電極５９，６９は、シリサイド膜を介して不純物拡散領域（ソース・ドレイン領域）５５，６５と接続する。最上層の第５の絶縁膜４４には配線溝１５３，１５４，１５５，１５６が形成されており、これら配線溝１５３，１５４，１５５，１５６内に銅などの金属配線１６３，１６４，１６５，１６６が埋設されている。取り出し電極５９，６９，１４３〜１４７は、最上層の金属配線１６３〜１６６とＭＯＳトランジスタの不純物拡散領域（ソース・ドレイン領域）５５，６５との間を電気的に接続する。

特開２００２−３５３３３４号公報

上記特許文献１の半導体装置のＣＯＢ型構造では、第１の絶縁膜１９上に第２の絶縁膜２５を形成し、その後、第２の絶縁膜２５にビット線３４と記憶ノードコンタクト３９とを並列に形成するので、製造プロセスの工程数が多くなるという問題がある。

上述の通り、ＤＲＡＭ領域では、キャパシタ４２を不純物拡散領域１３と接続するために、第１の絶縁膜１９に接続孔２０が形成され、第２の絶縁膜２５に接続孔３８が形成される。これら接続孔２０，３８内に記憶ノードコンタクトプラグ３９と取り出し電極２１とが積層されている。それ故、接続孔２０，３８のアスペクト比が高くなり、これがキャパシタ４２と不純物拡散領域１３との間の接続抵抗を増大させる原因になるという問題がある。

一方、ロジック領域では、取り出し電極１４４〜１４６は、第２の絶縁膜２５，第３の絶縁膜４０および第４の絶縁膜４３を貫通する接続孔１３４〜１３６を形成し、これら接続孔１３４〜１３６にタングステンなどの金属材料を埋設することによって形成される。それ故、接続孔１３４〜１３６のアスペクト比が高くなり、接続抵抗を増大させる原因になるという問題もある。

一般に、半導体デバイスの製造工程では、接続孔は、絶縁膜に対してフォトレジストをマスクとした異方性ドライエッチングを施すことにより形成されるが、形成された接続孔の開口部付近の側壁は垂直方向からやや傾斜する。よって、当該接続孔の底部の面積は開口部の面積よりも小さくなるので、当該底部でのコンタクト抵抗が増大する。それ故、接続孔２０，３８，１３４〜１３６のアスペクト比が高くなると接続抵抗が増大することとなる。

上記に鑑みて本発明は、製造プロセスの工程数を少なくし得ると同時に低い接続抵抗を実現し得る構造を持つ半導体装置およびその製造方法を提供するものである。

本発明によれば、半導体基板のメモリ領域にセルトランジスタを形成し前記半導体基板のロジック領域にロジックデバイスを形成する工程と、前記セルトランジスタおよび前記ロジックデバイスの双方を被覆する第１の絶縁膜を前記半導体基板上に形成する工程と、前記第１の絶縁膜をエッチングにより選択的に加工してビット線用の配線溝を形成する工程と、前記第１の絶縁膜をエッチングにより選択的に加工して前記セルトランジスタの第１の拡散領域に達する第１のコンタクトホールを形成すると同時に、前記セルトランジスタの第２の拡散領域に達しかつ前記配線溝に連通するビット線コンタクトホールを形成する工程と、前記第１のコンタクトホールに導電性材料を埋め込んで第１のコンタクトプラグを形成すると同時に、前記ビット線コンタクトホールおよび前記配線溝に導電性材料を埋め込んでそれぞれビット線コンタクトプラグおよびビット線を形成する工程と、前記第１のコンタクトプラグおよび前記ビット線を被覆する第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、前記第２の絶縁膜をエッチングにより選択的に加工して前記第１のコンタクトプラグに達する第１の開口部を形成する工程と、前記第１の開口部を形成する工程の後に前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜をエッチングにより加工して前記第１の開口部に連通する凹部を形成する工程と、前記第１の開口部を介して前記第１のコンタクトプラグと電気的に接続されたキャパシタを前記凹部に形成する工程と、を備えた半導体装置の製造方法が提供される。

上記の通り、本発明による半導体装置の製造方法は、セルトランジスタの第１の拡散領域に達する第１のコンタクトホールと、前記セルトランジスタの第２の拡散領域に達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを同一の絶縁膜（第１の絶縁膜）に埋め込み形成し、これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれ第１のコンタクトプラグ、ビット線コンタクトプラグおよびビット線を形成する。更に、この製造方法は、第１のコンタクトプラグを、第２の絶縁膜に形成された第１の開口部を介して、第２の絶縁膜上の第３の絶縁膜に形成されたキャパシタと電気的に接続する。これにより、キャパシタとセルトランジスタの第１の拡散領域との間の距離を短くすることができるので、キャパシタとセルトランジスタとの間の接続抵抗を低くすることが可能となる。

また、第１のコンタクトホールのアスペクト比は比較的小さいので、第１の開口部のサイズ（開口径）を小さくしても十分な接続抵抗を確保することができる。このため、第１の開口部のサイズ（開口径）を小さくすることで、第１の開口部内の導電性材料とビット線との間の短絡を防止することができる。

また、第１のコンタクトホールと配線溝とに導電性材料を同時に埋め込んで第１のコンタクトプラグとビット線とを同時に形成することができるので、工程数を少なくすることが可能である。

一方、本発明によれば、半導体基板のメモリ領域に形成されたセルトランジスタと、前記半導体基板のロジック領域に形成されたロジックデバイスと、前記セルトランジスタおよび前記ロジックデバイスの双方を被覆するように前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜に埋め込まれ、かつ前記セルトランジスタの第１の拡散領域と電気的に接続された第１のコンタクトプラグと、前記第１の絶縁膜に埋め込まれ、かつ前記セルトランジスタの第２の拡散領域と電気的に接続されたビット線コンタクトプラグと、前記第１の絶縁膜に埋め込まれ、かつ前記ビット線コンタクトプラグの上部と接続されたビット線と、前記ビット線を被覆するように前記第１の絶縁膜上に形成され、かつ第１のスルーホールを有する第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜内に埋め込まれ、かつ前記第１のスルーホールを介して前記第１のコンタクトプラグと電気的に接続されたキャパシタと、を備えた半導体装置が提供される。

上記の通り、本発明による半導体装置では、ビット線コンタクトプラグ、ビット線および第１のコンタクトプラグがいずれも第１の絶縁膜に埋め込まれており、第１のコンタクトプラグは、第２の絶縁膜に形成された第１のスルーホールを介して第３の絶縁膜内のキャパシタと電気的に接続されている。よって、キャパシタとセルトランジスタの第１の拡散領域との間の距離を短くすることができるので、キャパシタとセルトランジスタとの間の接続抵抗を低くすることが可能である。

また、第１のコンタクトホールのアスペクト比は比較的小さいので、第１の開口部のサイズ（開口径）を小さくしても十分な接続抵抗を確保することができる。このため、第１の開口部のサイズ（開口径）を小さくすることで、第１の開口部とビット線との間の短絡を防止することが可能となる。

本発明によれば、キャパシタとセルトランジスタとの間の接続抵抗を低くすることが可能である。また、製造プロセスの工程数を少なくして半導体装置の製造コストを抑制することが可能である。

従来の半導体装置の概略断面図である。本発明に係る一実施形態の半導体装置の概略構成を示す断面図である。本実施形態の半導体装置の製造方法の工程を概略的に示す断面図である。本実施形態の半導体装置の製造方法の工程を概略的に示す断面図である。本実施形態の半導体装置の製造方法の工程を概略的に示す断面図である。本実施形態の半導体装置の製造方法の工程を概略的に示す断面図である。本実施形態の半導体装置の製造方法の工程を概略的に示す断面図である。本実施形態の半導体装置の製造方法の工程を概略的に示す断面図である。本実施形態の半導体装置の製造方法の工程を概略的に示す断面図である。図４に示した積層構造のうちメモリ領域の構造の上面を概略的に示す図である。

以下、本発明の実施形態について図面を参照しつつ説明する。なお、すべての図面において、同様な構成要素には同一符号が付されており、その詳細な説明は重複しないように適宜省略される。

図２は、本発明に係る一実施形態の半導体装置２００の概略構成を示す断面図である。この半導体装置２００は、半導体基板２０１のメモリ領域に形成されたセルトランジスタ（図示せず）と、半導体基板２０１のロジック領域に形成されたロジックデバイスとを有する。このロジックデバイスは、ロジックトランジスタを含む。図２には、ゲート酸化膜２０３、ゲート電極２０４および拡散領域（ソース・ドレイン領域）２０６Ｇ，２０６Ｈを有するロジックトランジスタが示されている。

メモリ領域およびロジック領域の双方に亘って、半導体基板２０１上には、第１層間絶縁膜２０８Ｐ、第２層間絶縁膜２１２、第３層間絶縁膜２１４Ｐ、第４層間絶縁膜２１９、第５層間絶縁膜２２２および第６層間絶縁膜２２３がこの順に形成されている。

第１層間絶縁膜２０８Ｐは、半導体基板２０１上に形成されたセルトランジスタおよびロジックデバイスの双方を被覆するように形成されている。メモリ領域では、第１層間絶縁膜２０８Ｐの中に、セルトランジスタの拡散領域（ソース・ドレイン領域：第１の拡散領域）２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆとそれぞれ電気的に接続されたコンタクトプラグ２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄが埋め込まれている。

また、第１層間絶縁膜２０８Ｐの中には、セルトランジスタの拡散領域（ソース・ドレイン領域：第２の拡散領域）２０６Ｂ，２０６Ｅとそれぞれ電気的に接続されたＴ字状断面を持つビット線コンタクト２１１Ｂ，２１１Ｆが埋め込まれている。ビット線コンタクト２１１Ｂ，２１１Ｆの各々は、半導体基板２０１内の拡散領域２０６Ｂまたは２０６Ｅに接続されたビット線コンタクトプラグと、このビット線コンタクトプラグの上部と連続的に接続されたビット線とで構成される。

第２層間絶縁膜２１２は、ビット線コンタクト２１１Ｂ，２１１Ｆを被覆するとともに複数のスルーホールを有する。これらスルーホールを介して第１層間絶縁膜２０８Ｐ内のコンタクトプラグ２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄと電気的に接続されたキャパシタが、第３層間絶縁膜２１４Ｐに埋め込まれている。このキャパシタは、図２に示されるように、コンタクトプラグ２１０Ａ〜２１０Ｄと電気的に接続された下部電極層２１６と、この下部電極層２１６を被覆する誘電体膜２１７と、この誘電体膜２１７上に形成された上部電極層２１８とからなるＭＩＭ（Metal-Insulator-Metal）構造を有する。

ロジック領域では、第１層間絶縁膜２０８Ｐの中に、ロジックトランジスタの拡散領域（ソース・ドレイン領域）２０６Ｇ，２０６Ｈとそれぞれ電気的に接続されたコンタクトプラグ２１０Ｅ，２１０Ｆが埋め込まれている。第３層間絶縁膜２１４Ｐおよび第４層間絶縁膜２１９の中には、上部配線２２６Ａ，２２６Ｂとそれぞれ電気的に接続された上部コンタクトプラグ２２１Ａ，２２１Ｂが埋め込まれており、これら上部コンタクトプラグ２２１Ａ，２２１Ｂは、第２層間絶縁膜２１２に形成されたスルーホール（第２のスルーホール）を介してコンタクトプラグ２１０Ｅ，２１０Ｆと接続されている。

第１層間絶縁膜２０８Ｐ、コンタクトプラグ２１０Ａ〜２１０Ｄ、ビット線コンタクト２１１Ｂ，２１１Ｆおよびコンタクトプラグ２１０Ｅ，２１０Ｆの上面は、平坦化されており、同一面内にある。このため、第１層間絶縁膜２０８Ｐ上に形成される第２層間絶縁膜２１２の上面をＣＭＰ工程により平坦化する必要がなく、第２層間絶縁膜２１２を５０ｎｍ以下の厚みに薄膜化できる。

図３〜図９は、上記半導体装置２００の製造方法の工程を概略的に示す断面図である。この製造方法は、
（ａ）半導体基板２０１のメモリ領域にセルトランジスタを形成し、半導体基板２０１のロジック領域にロジックデバイスを形成する工程（図３）と、
（ｂ）セルトランジスタおよびロジックデバイスの双方を被覆する第１層間絶縁膜２０８を半導体基板２０１上に形成する工程（図３）と、
（ｃ）第１層間絶縁膜２０８をエッチングにより選択的に加工してビット線用の配線溝を形成する工程（図４）と、
（ｄ）第１層間絶縁膜２０８をエッチングにより選択的に加工してセルトランジスタの第１の拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達する第１のコンタクトホールを形成すると同時に、セルトランジスタの第２の拡散領域２０６Ｂ，２０６Ｅに達し、かつ配線溝に連通するビット線コンタクトホールを形成する工程（図４）と、
（ｅ）第１のコンタクトホールに導電性材料を埋め込んでコンタクトプラグ２１０Ａ〜２１０Ｄを形成すると同時に、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込んで、ビット線コンタクトプラグおよびビット線からなるビット線コンタクト２１１Ａ，２１１Ｂ，２１１Ｃ，２１１Ｄ，２１１Ｅ，２１１Ｆ，２１１Ｇを形成する工程（図４）と、
（ｆ）コンタクトプラグ２１０Ａ〜２１０Ｄおよびビット線コンタクト２１１Ａ〜２１１Ｆを被覆する第２層間絶縁膜２１２を第１層間絶縁膜２０８Ｐ上に形成する工程（図５）と、
（ｇ）この第２層間絶縁膜２１２をエッチングにより選択的に加工してコンタクトプラグ２１０Ａ〜２１０Ｄに達する開口部２１３Ａ〜２１３Ｄを形成する工程（図５）と、
（ｈ）工程（ｇ）の後に第２層間絶縁膜２１２上に第３層間絶縁膜２１４を形成する工程（図６）と、
（ｉ）第３層間絶縁膜２１４をエッチングにより加工して開口部２１３Ａ〜２１３Ｄに連通する凹部２１５を形成する工程（図７）と、
（ｊ）開口部２１３Ａ〜２１３Ｄを介してコンタクトプラグ２１０Ａ〜２１０Ｄと電気的に接続されたキャパシタを凹部２１５に形成する工程（図８および図９）と、
を有するものである。

以下、本実施形態の製造方法をより詳細に説明する。

図３に示されるように、メモリ領域では、半導体基板２０１に素子分離領域２０２Ａ〜２０２Ｇが形成され、ロジック領域では、半導体基板２０１に素子分離領域２０２Ｈ，２０２Ｉが形成される。これら素子分離領域２０２Ａ〜２０２Ｇ，２０２Ｈ，２０２Ｉは、たとえば、ＳＴＩ（Shallow Trench Isolation）法により、溝を形成し、当該溝に絶縁膜を充填し平坦化することで形成される。これら素子分離領域２０２Ａ〜２０２Ｇで分離されたトランジスタ形成領域にセルトランジスタ（たとえば、ＤＲＡＭトランジスタ）やロジックトランジスタが形成される。

図３に示されるように、メモリ領域においては、半導体基板２０１の上層に、セルトランジスタのソース・ドレイン領域である拡散領域２０６Ａ〜２０６Ｆが形成される。これら拡散領域２０６Ａ〜２０６Ｆの上には、それぞれ、ニッケルシリサイドなどのシリサイド層（サリサイド）２０７Ａ〜２０７Ｆが形成されている。一方、ロジック領域においては、半導体基板２０１上にゲート酸化膜２０３を介してゲート電極２０４が形成されており、このゲート電極２０４を両側面を被覆するサイドウォールスペーサ２０５Ａ，２０５Ｂが形成されている。サイドウォールスペーサ２０５Ａ，２０５Ｂと素子分離領域２０２Ｈ，２０２Ｉとをマスクとしたイオン注入により、半導体基板２０１の上層には自己整合的に拡散領域（ソース・ドレイン領域）２０６Ｇ，２０６Ｈが形成されている。更に、これら拡散領域２０６Ｇ，２０６Ｈの上には、それぞれ、ニッケルシリサイドなどのシリサイド層（サリサイド）２０７Ｇ，２０７Ｈが形成されている。

次に、上記セルトランジスタやロジックトランジスタを被覆するように半導体基板２０１上にシリコン酸化膜などを堆積し、当該シリコン酸化膜の上面をＣＭＰ法により平坦化することで第１層間絶縁膜２０８（図３）が形成される。

第１層間絶縁膜２０８を成膜した後、フォトリソグラフィと選択エッチングにより第１層間絶縁膜２０８をパターニングして、図４のビット線コンタクト２１１Ａ〜２１１Ｇの上部（ビット線）が埋め込まれるべき配線溝を形成する。

続けて、フォトリソグラフィと選択エッチングにより第１層間絶縁膜２０８をパターニングして、図４のコンタクトプラグ２１０Ａ〜２１０Ｄが埋め込まれるべきコンタクトホールを形成すると同時に、図４のコンタクトプラグ２１０Ｅ，２１０Ｆが埋め込まれるべきコンタクトホールを形成する。これらコンタクトホールは、それぞれ、拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆ，２０６Ｇ，２０６Ｈ上のシリサイド層２０７Ａ，２０７Ｃ，２０７Ｄ，２０７Ｆ，２０７Ｇ，２０７Ｈを露出させる。同時に、ビット線コンタクト２１１Ａ〜２１１Ｇの下部（ビット線コンタクトプラグ）が埋め込まれるべきビット線コンタクトホールも第１層間絶縁膜２０８に形成される。図４に示すビット線コンタクトホール２１１Ｂ，２１１Ｆの下部が埋め込まれるべきビット線コンタクトホールは、拡散領域２０６Ｂ，２０６Ｆ上のシリサイド層２０７Ｂ，２０７Ｆを露出させる。

なお、本実施形態では、配線溝を形成する工程の実行後、コンタクトホールやビット線コンタクトホールを形成する工程が実行されているが、これらの工程の順番を入れ替えてもよい。

その後、ＣＶＤ（Chemical Vapor Deposition）法などの方法で、上記コンタクトホール、ビット線コンタクトホールおよび配線溝に窒化チタンなどのバリアメタルを成膜する。更に、上記コンタクトホール、ビット線コンタクトホールおよび配線溝に、これらバリアメタルを介してタングステンなどの導電性材料を埋め込む。続いて、ＣＭＰ工程により、余分なバリアメタルや導電性材料を除去することでコンタクトプラグ２１０Ａ〜２１０Ｄ、ビット線コンタクト２１１Ａ〜２１１Ｇおよびコンタクトプラグ２１０Ｅ，２１０Ｆが同時に形成される。同時に、このＣＭＰ工程により、コンタクトプラグ２１０Ａ〜２１０Ｄ、ビット線コンタクト２１１Ａ〜２１１Ｇおよびコンタクトプラグ２１０Ｅ，２１０Ｆの上面が凹凸無く平坦化される。結果として、図４に示されるように、コンタクトプラグ２１０Ａ〜２１０Ｄ、ビット線コンタクト２１１Ａ〜２１１Ｇおよびコンタクトプラグ２１０Ｅ，２１０Ｆが埋め込まれた第１層間絶縁膜２０８Ｐが形成される。

なお、ビット線コンタクト２１１Ａ，２１１Ｃ，２１１Ｄ，２１１Ｅ，２１１Ｇの下部は、図４の断面図に表示されていないが、図４に示されていない拡散領域上のシリサイド層と接続されている。

図１０は、図４に示した積層構造のうちメモリ領域の構造の上面を概略的に示す図である。図１０のＡ１−Ａ２線に沿った断面図が図４の断面図となる。説明の便宜上、図１０では、第１層間絶縁膜２０８Ｐは示されていない。図１０に示されるように、複数のセルトランジスタを構成するゲート電極２３０Ａ〜２３０Ｆが並列に配設され、これらゲート電極２３０Ａ〜２３０Ｆと交差するようにビット線コンタクト２１１Ａ〜２１１Ｇが並列に配設されている。

次に、第１層間絶縁膜２０８Ｐ上に、厚み５０ｎｍ程度の、シリコン窒化物などの窒化膜からなる第２層間絶縁膜２１２を堆積する。続けて、フォトリソグラフィおよび選択エッチングにより第２層間絶縁膜２１２をパターニングする。この結果、図５に示すように、コンタクトプラグ２１０Ａ〜２１０Ｄをそれぞれ露出させる開口部２１３Ａ〜２１３Ｄが第２層間絶縁膜２１２に形成される。

次に、図６に示すように、ＭＩＭキャパシタが埋め込まれるべき第３層間絶縁膜２１４を成膜する。フォトリソグラフィとドライエッチングによりこの第３層間絶縁膜２１４を加工して、第２層間絶縁膜２１２の開口部２１３Ａ〜２１３Ｄに連通する凹部２１５（図７）を形成する。このときのドライエッチングは、第２層間絶縁膜２１２に対する第３層間絶縁膜２１４の選択比が十分に高い条件で実行される。これにより、開口部２１３Ａ〜２１３Ｄ内に埋め込まれた絶縁材料を除去してコンタクトプラグ２１０Ａ〜２１０Ｄの上面を再度露出させることができる。

次に、凹部２１５の底部およびその側壁に、窒化チタンなどの電極層を成長させる。続いて、凹部２１５内にレジストを埋め込み、エッチバックを行った後に、レジストを除去することで図８に示す下部電極層２１６が形成される。このとき、開口部２１３Ａ〜２１３Ｄ内に埋め込まれた導電性材料がスルーホール部分となり、下部電極層２１６とコンタクトプラグ２１０Ａ〜２１０Ｄとの間を電気的に接続する。

次に、図９に示すように、下部電極層２１６を被覆するように容量膜となる誘電体膜２１７を成長させ、その後、誘電体膜２１７上に窒化チタンなどの電極層を成長させる。これら誘電体膜２１７と電極層とをフォトリソグラフィと選択エッチングによりパターニングすることで、図９に示す誘電体膜２１７と上部電極層２１８とが形成される。結果として、誘電体膜２１７を下部電極層２１６と上部電極層２１８とで挟み込むＭＩＭ構造を持つキャパシタが形成される。

その後、図９の積層構造上に第４層間絶縁膜２１９を堆積させる。次いで、メモリ領域では、フォトリソグラフィと選択エッチングにより第４層間絶縁膜２１９を加工して配線溝を形成し、この配線溝に、上部電極層２１８と電気的に接続されたバリアメタル２２４と上部コンタクトプラグ２２５Ｂとを形成する。

一方、ロジック領域では、第４層間絶縁膜２１９および第３層間絶縁膜２１４を貫通し、かつ第１層間絶縁膜２０８Ｐのコンタクトプラグ２１０Ｅ，２１０Ｆにそれぞれ到達する開口部を選択エッチングにより形成する。次いで、これら開口部に窒化チタンなどのバリアメタル膜を形成し、これらバリアメタル膜を介してタングステンなどの導電性材料を当該開口部に埋め込む。その後、ＣＭＰ工程が実行される。この結果、図２に示す第４層間絶縁膜２１９および第３層間絶縁膜２１４Ｐの中に、バリアメタル２２０Ａを介してコンタクトプラグ２１０Ｅに接続された上部コンタクトプラグ２２１Ａと、バリアメタル２２０Ｂを介してコンタクトプラグ２１０Ｆに接続された上部コンタクトプラグ２２１Ｂとが形成される。

その後、銅配線２２６Ａ，２２６Ｂ，２２７が埋め込まれた第５層間絶縁膜２２２および第６層間絶縁膜２２３を形成する。銅配線２２６Ａ，２２６Ｂはそれぞれ上部コンタクトプラグ２２１Ａ，２２１Ｂと電気的に接続されたものであり、銅配線２２７は、上部コンタクトプラグ２２５Ｂと電気的に接続されたものである。

上記の通り、本実施形態の半導体装置２００の製造方法は、拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達するコンタクトホールと、拡散領域２０６Ｂ，２０６Ｅに達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを同一の絶縁膜２０８Ｐに埋め込み形成する。これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれコンタクトプラグ２１０Ａ〜２１０Ｄとビット線コンタクト２１１Ｂ，２１１Ｆとが同時に形成されるので、工程数を少なくすることができる。

また、この製造方法は、コンタクトプラグ２１０Ａ〜２１０Ｄを、第２層間絶縁膜２１２に形成された開口部２１３Ａ〜２１３Ｄ（図５）を介して、第２層間絶縁膜２１２上の第３層間絶縁膜２１４Ｐに形成されたキャパシタと電気的に接続する。このため、キャパシタとセルトランジスタの拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆとの間の距離を短くすることができるので、キャパシタとセルトランジスタとの間の接続抵抗を低くすることができる。これにより、集積度の向上や歩留まりの向上が可能となる。

また、コンタクトプラグ２１０Ａ〜２１０Ｄが埋め込まれるべきコンタクトホールのアスペクト比は比較的小さいので、開口部２１３Ａ〜２１３Ｄのサイズ（開口径）を小さくしても十分な接続抵抗を確保することができる。このため、開口部２１３Ａ〜２１３Ｄのサイズ（開口径）を小さくすることで、開口部２１３Ａ〜２１３Ｄ内の導電性材料とビット線との間の短絡を防止することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１１半導体基板
１３不純物拡散領域
１９第１の絶縁膜
２０接続孔
２１取り出し電極
２５第２の絶縁膜
３４ビット線
３６キャップ絶縁膜
３７キャップ絶縁膜
３８接続孔
３９記憶ノードコンタクトプラグ
４０第３の絶縁膜
４１凹部
４２ＭＩＭ構造のキャパシタ
４３第４の絶縁膜
４４第５の絶縁膜
５５不純物拡散領域
５９取り出し電極
６５不純物拡散領域
６９取り出し電極
１３１接続孔
１３２接続孔
１３３接続孔
１３４接続孔
１３５接続孔
１３６接続孔
１３７接続孔
１４１電極
１４２取り出し電極
１４３取り出し電極
１４４取り出し電極
１４５取り出し電極
１４６取り出し電極
１４７取り出し電極
１５１配線溝
１５２配線溝
１５３配線溝
１５４配線溝
１５５配線溝
１５６配線溝
１６１金属配線
１６２金属配線
１６３金属配線
１６４金属配線
１６５金属配線
１６６金属配線
２００半導体装置
２０１半導体基板
２０２Ａ〜２０２Ｉ素子分離領域
２０３ゲート酸化膜
２０４ゲート電極
２０６Ａ〜２０６Ｈ拡散領域
２０７Ａ〜２０７Ｈシリサイド層
２０８，２０８Ｐ第１層間絶縁膜
２１０Ａ〜２１０Ｆコンタクトプラグ
２１１Ａ〜２１１Ｆビット線コンタクト
２１２第２層間絶縁膜
２１３Ａ〜２１３Ｄ開口部
２１４，２１４Ｐ第３層間絶縁膜
２１５凹部
２１６下部電極層
２１７誘電体膜
２１８上部電極層
２１９第４層間絶縁膜
２２０Ａ〜２２０Ｂバリアメタル
２２１Ａ，２２１Ｂ上部コンタクトプラグ
２２２第５層間絶縁膜
２２３第６層間絶縁膜
２２４バリアメタル
２２５上部コンタクトプラグ
２２６Ａ，２２６Ｂ，２２７銅配線
２３０Ａ〜２３０Ｆゲート電極

Claims

半導体基板のメモリ領域にセルトランジスタを形成し前記半導体基板のロジック領域にロジックデバイスを形成する工程と、
前記セルトランジスタおよび前記ロジックデバイスの双方を被覆する第１の絶縁膜を前記半導体基板上に形成する工程と、
前記第１の絶縁膜をエッチングにより選択的に加工してビット線用の配線溝を形成する工程と、
前記第１の絶縁膜をエッチングにより選択的に加工して前記セルトランジスタの第１の拡散領域に達する第１のコンタクトホールを形成すると同時に、前記セルトランジスタの第２の拡散領域に達しかつ前記配線溝に連通するビット線コンタクトホールを形成する工程と、
前記第１のコンタクトホールに導電性材料を埋め込んで第１のコンタクトプラグを形成すると同時に、前記ビット線コンタクトホールおよび前記配線溝に導電性材料を埋め込んでそれぞれビット線コンタクトプラグおよびビット線を形成する工程と、
前記第１のコンタクトプラグおよび前記ビット線を被覆する第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、
前記第２の絶縁膜をエッチングにより選択的に加工して前記第１のコンタクトプラグに達する第１の開口部を形成する工程と、
前記第１の開口部を形成する工程の後に前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチングにより加工して前記第１の開口部に連通する凹部を形成する工程と、
前記第１の開口部を介して前記第１のコンタクトプラグと電気的に接続されたキャパシタを前記凹部に形成する工程と、
を備える半導体装置の製造方法。
請求項１記載の半導体装置の製造方法であって、
前記第１の絶縁膜をエッチングにより選択的に加工して前記ロジックデバイスに達する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールに導電性材料を埋め込んで第２のコンタクトプラグを形成する工程と、を更に備え、
前記第１のコンタクトホールを形成する工程と前記第２のコンタクトホールを形成する工程とは、同一のマスクパターンを使用して同時に実行される、半導体装置の製造方法。
請求項２記載の半導体装置の製造方法であって、前記第２の絶縁膜は、前記メモリ領域および前記ロジック領域の双方に亘って同一工程で形成される、半導体装置の製造方法。
請求項３記載の半導体装置の製造方法であって、前記第２の絶縁膜をエッチングにより選択的に加工して前記第２のコンタクトプラグに達する第２の開口部を形成する工程を更に備え、
前記第１の開口部を形成する工程と前記第２の開口部を形成する工程とは、同一のマスクパターンを使用して同時に実行される、半導体装置の製造方法。
請求項４記載の半導体装置の製造方法であって、
前記第３の絶縁膜をエッチングにより選択的に加工して前記第２の開口部に連通する第３のコンタクトホールを形成する工程と、
前記第３のコンタクトホールおよび前記第２の開口部に導電性材料を埋め込んで第３のコンタクトプラグを形成する工程と、
を更に備える半導体装置の製造方法。
請求項１から５のうちのいずれか１項に記載の半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程の直前に、前記第１の絶縁膜、前記第１のコンタクトプラグおよび前記ビット線コンタクトプラグを含む積層構造の表面を平坦化する工程を更に備える半導体装置の製造方法。
請求項１から６のうちのいずれか１項に記載の半導体装置の製造方法であって、前記第２の絶縁膜が窒化膜である、半導体装置の製造方法。
請求項１から７のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記キャパシタを形成する工程は、
前記第１のコンタクトプラグと電気的に接続された第１電極層を前記第１の開口部および前記凹部に形成する工程と、
前記第１電極層を被覆する誘電体膜を形成する工程と、
前記誘電体膜上に第２電極層を形成する工程と、
を含む、半導体装置の製造方法。
半導体基板のメモリ領域に形成されたセルトランジスタと、
前記半導体基板のロジック領域に形成されたロジックデバイスと、
前記セルトランジスタおよび前記ロジックデバイスの双方を被覆するように前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれ、かつ前記セルトランジスタの第１の拡散領域と電気的に接続された第１のコンタクトプラグと、
前記第１の絶縁膜に埋め込まれ、かつ前記セルトランジスタの第２の拡散領域と電気的に接続されたビット線コンタクトプラグと、
前記第１の絶縁膜に埋め込まれ、かつ前記ビット線コンタクトプラグの上部と接続されたビット線と、
前記ビット線を被覆するように前記第１の絶縁膜上に形成され、かつ第１のスルーホールを有する第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜内に埋め込まれ、かつ前記第１のスルーホールを介して前記第１のコンタクトプラグと電気的に接続されたキャパシタと、
を備える半導体装置。
請求項９記載の半導体装置であって、前記ビット線の上面と、前記第１の絶縁膜の上面と、前記第１のコンタクトプラグの上面とが同一面内にある、半導体装置。
請求項９または１０記載の半導体装置であって、
前記第１の絶縁膜に埋め込まれ、かつ前記ロジックデバイスと電気的に接続された第２のコンタクトプラグと、
前記第３の絶縁膜に埋め込まれ、かつ上部配線と電気的に接続された第３のコンタクトプラグと、を更に備え、
前記第２のコンタクトプラグと前記第３のコンタクトプラグとは、前記第２の絶縁膜に形成された第２のスルーホールを介して接続されている、半導体装置。
請求項９から１１のうちのいずれか１項に記載の半導体装置であって、前記第２の絶縁膜が窒化膜である、半導体装置。
請求項９から１２のうちのいずれか１項に記載の半導体装置であって、
前記キャパシタは、
前記第１のコンタクトプラグと電気的に接続された第１電極層と、
前記第１電極層を被覆する誘電体膜と、
前記誘電体膜上に形成された第２電極層と、
を含む、半導体装置。