JP2007019191A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 半導体基板の溝の側面と底面での膜厚差、及び半導体基板の上面と溝の側面での膜厚差が小さな熱酸化膜を形成することが可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン(半導体)基板1にキャパシタ形成溝1bを形成する工程と、少なくともシリコン基板1の上面、及びキャパシタ形成溝1bの底面1cと側面とを熱酸化して第2絶縁膜18を形成する工程とを有し、第2絶縁膜18を形成する工程の前にシリコン基板1の上面とキャパシタ形成溝1bの底面とにフッ素をイオン注入する工程を行うか、或いは第2絶縁膜18を形成する工程を、減圧状態の水蒸気雰囲気中でシリコン基板1の上面、及びキャパシタ形成溝1bの底面1cと側面を熱酸化して行うことを特徴とする半導体装置の製造方法による。
【選択図】 図8
【解決手段】 シリコン(半導体)基板1にキャパシタ形成溝1bを形成する工程と、少なくともシリコン基板1の上面、及びキャパシタ形成溝1bの底面1cと側面とを熱酸化して第2絶縁膜18を形成する工程とを有し、第2絶縁膜18を形成する工程の前にシリコン基板1の上面とキャパシタ形成溝1bの底面とにフッ素をイオン注入する工程を行うか、或いは第2絶縁膜18を形成する工程を、減圧状態の水蒸気雰囲気中でシリコン基板1の上面、及びキャパシタ形成溝1bの底面1cと側面を熱酸化して行うことを特徴とする半導体装置の製造方法による。
【選択図】 図8
Description
本発明は、半導体装置とその製造方法に関する。
シリコン基板を用いた半導体装置では、MOSトランジスタの他に、様々な目的でキャパシタがシリコン基板に形成される。キャパシタの形成方法には幾つかあるが、シリコン基板に溝を形成し、該溝にキャパシタ誘電体膜と上部電極とを積層してキャパシタにする方法では、溝の底面と側面によってキャパシタ電極の面積を稼ぐことができ、大きなキャパシタ容量が得られるという利点がある。
この場合のキャパシタ誘電体膜としては、溝の内面を熱酸化して得られた熱酸化膜が使用される。
ところが、特許文献1の段落番号0022に開示されるように、このように形成された熱酸化膜は、溝の底面よりも側面の方が1.3〜2.0倍程度厚くなることが知られている。特許文献1によれば、溝の側面と底面とでシリコンの面方位が異なるためそれらの間でシリコンの面密度に差ができ、これに起因して熱酸化膜の酸化レートが溝の側面と底面とで異なり、上記のような膜厚差が発生するとされている。
しかしながら、このようにキャパシタ誘電体膜となる熱酸化膜が溝の側面で厚くなると、キャパシタの電極同士の間隔が広まってキャパシタ容量が低下するので、溝によるキャパシタ容量の増大の効果が薄まってしまい、好ましくない。
特許文献1以外にも、本発明に関連する技術が下記の特許文献2〜7にも開示されている。
これらのうち、特許文献2では、シリコン基板の溝を利用したトレンチキャパシタを形成する場合に、溝のコーナ部のみにイオン注入を行い、その後にシリコン基板に熱酸化膜を形成することにより、コーナ部でシリコン基板が突き出して熱酸化膜が薄くなる“ホーン現象”を防止し、コーナ部でリーク電流が増大するのを防いでいる。
特許文献3では、上記の“ホーン現象”を防止するために、フッ素化合物を含む酸化雰囲気中にシリコン基板を曝し、その後にシリコン基板に熱酸化膜を形成している。
特許文献4では、トレンチキャパシタにおいて、砒素による増速酸化を利用して溝の底面に厚い熱酸化膜を形成しながら、溝の側面に熱酸化膜を薄く形成している。そして、これらの熱酸化膜をスルー膜として再び溝に不純物をイオン注入することで、溝の底面では厚い酸化膜で不純物を多くブロックして注入量を低減させ、溝の側面では薄い酸化膜で多くの不純物を導入し、溝の側面と底面に均一な深さの不純物領域を形成している。
特許文献5では、シリコン基板の素子分離領域上にキャパシタを形成する場合に、不純物が導入されたシリコンよりなるキャパシタ下部電極を、減圧状態の水蒸気雰囲気に曝して熱酸化することにより、キャパシタ下部電極表面での増速酸化を抑え、薄い熱酸化膜よりなるキャパシタ絶縁膜を得ている。
特許文献6では、トレンチキャパシタ用の溝と素子分離用の溝とをシリコン基板に同じ工程で形成している。
特許文献7では、シリコン基板の表面をKr(クリプトン)プラズマに曝して表面終端水素を除去し、次いで、KrとO2との混合ガス雰囲気中でシリコン基板の表面を酸化して熱酸化膜を形成している。
特開2003−69010号公報
特開昭63−133664号公報
特開昭62−169356号公報
特公平7−40586号公報
特開2003−229493号公報
特開2003−309182号公報
特開2002−261091号公報
本発明の目的は、半導体基板の溝の側面と底面での膜厚差、及び半導体基板の上面と溝の側面での膜厚差が小さな熱酸化膜を形成することが可能な半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、溝が形成された半導体基板と、前記半導体基板の上面、及び前記溝の側面と底面を熱酸化して得られた絶縁膜とを有し、前記溝の側面における前記絶縁膜の厚さが、前記溝の底面における前記絶縁膜の厚さの1.3倍未満である半導体装置が提供される。
また、本発明の別の観点によれば、半導体基板に溝を形成する工程と、少なくとも前記半導体基板の上面、及び前記溝の底面と側面を熱酸化して絶縁膜を形成する工程とを有し、前記絶縁膜を形成する工程の前に前記半導体基板の上面と前記溝の底面とにフッ素をイオン注入する工程を行うか、或いは前記絶縁膜を形成する工程を、減圧状態の水蒸気雰囲気中で前記半導体基板の上面及び前記溝の底面と側面を熱酸化して行う半導体装置の製造方法が提供される。
次に、本発明の作用について説明する。
本発明によれば、半導体基板の上面と溝の底面にフッ素をイオン注入した後に、該上面と溝とを熱酸化して絶縁膜を形成する。これによれば、フッ素によって半導体基板の上面と溝の底面での酸化速度が速まるので、これらの上面及び底面と、熱酸化膜の成長が速い側面とでの絶縁膜の膜厚差が低減され、側面における絶縁膜の厚さが底面及び上面での厚さの1.3倍未満にすることが可能となる。
或いは、このようなフッ素のイオン注入に代えて、減圧状態の水蒸気雰囲気中で半導体基板の上面及び溝の底面と側面を熱酸化しても、上記のように膜厚差の小さな絶縁膜を形成することができる。
これらにより、例えば上記の絶縁膜をキャパシタ誘電体膜にする場合、半導体基板の上面、及び溝の底面と側面の全てに絶縁膜を薄く形成することができ、キャパシタの容量を増大させることが可能になる。
なお、フッ素イオン注入を採用する場合は、半導体基板の面内方向の垂直方向から溝の底面にフッ素を注入することにより、半導体基板の上面と溝の底面におけるフッ素の注入量を側面よりも増やすことができる。これにより、増速酸化の効果を底面にのみ付与することができ、フッ素の作用で溝の側面での絶縁膜が不必要に厚く成長するのが防止され、該絶縁膜の膜厚差を効率良く低減することが可能となる。
一方、減圧状態の水蒸気雰囲気中での熱酸化で上記の絶縁膜を形成する場合は、チャンバ内に水素と酸素とを供給し、このチャンバ内において加熱された状態の半導体基板上で水素と酸素とを反応させ、上記の熱酸化を行うのが好ましい。
更に、この場合は、熱酸化の前に、上記のチャンバ内に還元性ガスを導入してその還元性ガスに半導体基板の上面と溝とを曝す工程を行い、その後、チャンバから半導体基板を取り出さずに、引き続いて上記の水蒸気雰囲気に半導体基板と溝とを曝して、これら半導体基板と溝に絶縁膜を形成するのが好ましい。
このようにすると、半導体基板の上面や溝の内面に形成されていた自然酸化膜が還元性ガスによって還元されて除去されるので、半導体基板の清浄面がその上面と溝の内面に現れ、その清浄面上に高品位な熱酸化膜よりなる上記の絶縁膜を形成することが可能となり、その絶縁膜をキャパシタ誘電体膜とするキャパシタや、絶縁膜をゲート絶縁膜とするMOSトランジスタの信頼性が向上する。
更に、半導体基板の第1領域の絶縁膜をゲート絶縁膜にすると共に、溝の上方の絶縁膜をキャパシタ誘電体膜としてもよい。
既述のように、本発明で形成される絶縁膜は、溝の側面と底面とでの膜厚差が小さいので、半導体基板の上面にこの絶縁膜を薄く形成することで、これと同程度に薄い絶縁膜が溝の側面にも自動的に形成される。従って、半導体基板の第1領域の絶縁膜を不必要に薄くせずとも、キャパシタ誘電体膜となるその絶縁膜が溝の内面に薄く形成されるので、第1領域のゲート絶縁膜の耐圧を維持しながらキャパシタの容量を高めることができ、MOSトランジスタの信頼性向上とキャパシタの容量増大とを両立させることが可能となる。
しかも、イオン注入されるフッ素は、III族元素やV族元素とは異なり、キャリアの供給源になり難いので、MOSトランジスタの電気的に悪影響を及ぼさない。
本発明によれば、半導体基板の上面と溝の底面にフッ素をイオン注入した後に、その上面と溝の内面とを熱酸化して絶縁膜を形成するか、或いは減圧状態の水蒸気雰囲気中で半導体基板の上面及び溝の内面を熱酸化して絶縁膜を形成する。これによれば、溝の側面と底面における絶縁膜の膜厚差と、半導体基板の上面と溝の側面における絶縁膜の膜厚差とが低減されるので、溝の底面におけるのと同様に薄い絶縁膜を側面に形成でき、その絶縁膜をキャパシタ誘電体膜にする場合にキャパシタの容量を増大させることが可能となる。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
(1)第1実施形態
図1〜図15は、本発明の第1の実施の形態に係る半導体装置の製造途中の断面図である。
図1〜図15は、本発明の第1の実施の形態に係る半導体装置の製造途中の断面図である。
最初に、図1に示す断面構造を得るまでの工程について説明する。
まず、直径が8インチで表面の面方位が(100)のシリコン(半導体)基板1の上面を洗浄した後、該上面を熱酸化して厚さ約10nmの熱酸化膜2を形成し、更にその上に減圧CVD法により窒化シリコン(Si3N4)膜3を厚さ約100〜250nmに形成する。
なお、このシリコン基板1は、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dで構成されるロジック領域を有すると共に、メモリセル領域Cを有している。
次に、図2に示すように、フッ素系のガスをエッチングガスとするRIE(Reactive Ion Etching)により窒化シリコン膜3をパターニングして、素子分離領域となる部分の窒化シリコン膜3に第1開口3aを形成する。更に、このパターニングでは、メモリ領域Cにおいて後でセルキャパシタが形成される部分の窒化シリコン膜3がエッチングされて第2開口3bが形成される。
続いて、塩素系のガスをエッチングガスとして使用し、第1、第2開口3a、3b下の熱酸化膜2とシリコン基板1とをエッチングし、第1開口3aの下に素子分離溝1aを形成すると共に、第2開口3bの下にキャパシタ形成溝1bを形成する。なお、これらの溝1a、1bの深さは特に限定されないが、本実施形態では例えば200nm〜400nmとする。また、これら素子分離溝1aとキャパシタ形成溝1bの延在方向は特に限定されないが、本実施形態では、これらの溝1a、1bのそれぞれの側面の面方位が(110)となるように、各溝1a、1bを形成する。
その後に、エッチングによって溝1a、1bの表面が受けたダメージを回復させるため、シリコン基板1の露出面を熱酸化して、溝1a、1bの表面に厚さ約10nmの熱酸化膜(不図示)を形成する。
次に、図3に示す断面構造を得るまでの工程について説明する。
まず、シランを反応ガスとするHDPCVD(High Density Plasma CVD)法により窒化シリコン膜3上に酸化シリコン(SiO2)膜を形成し、その酸化シリコン膜で素子分離溝1aとキャパシタ形成溝1bとを完全に埋め込む。そして、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜3上の余分な酸化シリコン膜を研磨して除去し、酸化シリコン膜を各溝1a、1b内に素子分離絶縁膜4として残す。そのような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。
その後、素子分離絶縁膜4の緻密化処理として、窒素雰囲気中で基板温度を1000℃とするアニールを行うのが好ましい。
次に、図4に示すように、シリコン基板1の上側全面にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ形成溝1bの上に窓6aを備えた第1レジストパターン6を形成する。
そして、C4F8、Ar、CO、及びO2の混合ガスをエッチングガスとするプラズマエッチングにより、キャパシタ形成溝1b内に形成された素子分離溝4を窓6aを通じてエッチングして除去する。このとき、キャパシタ形成溝1b内の全ての素子分離絶縁膜4を除去する必要は無く、その一部がキャパシタ形成溝1bの底面に残っていてもよい。
この後に、第1レジストパターン6は除去される。
次に、図5に示すように、熱燐酸で窒化シリコン膜3と熱酸化膜2とを除去してシリコン基板1の清浄面を露出させ、再びシリコン基板1の露出面に厚さ約10nmの熱酸化膜を形成し、それを保護膜7とする。
そして、この保護膜7をスルー膜にしながら、n型不純物、例えばリン又は砒素をシリコン基板1にイオン注入して、シリコン基板1に第1〜第4nウェル12〜15を形成する。これらのウェルのうち、第3nウェル14は、メモリ領域Cにおいてキャパシタ形成溝1bよりも深く形成される。また、残りのnウェルは、各トランジスタ領域A、B、Dにおいてp型MOSトランジスタが形成される部分に形成される。
更に、これと同様にして、ボロン等のp型不純物をシリコン基板1にイオン注入して、各トランジスタ領域A、B、Dにおいてn型MOSトランジスタが形成される部分に第1〜第3pウェル8〜10を形成する。
次いで、第1〜第4nウェル12〜15と第1〜第3pウェル8〜10に対してチャンネルドープや閾値調整用のイオン注入を行った後、窒素雰囲気中で基板温度を900℃〜1050℃とするアニールを行い、各ウェル8〜10、12〜15内の不純物を拡散させる。
なお、上記したn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入が終了した後にそのレジストパターンは除去される。
続いて、図6に示すように、イオン注入のスルー膜として使用した保護膜7をウエットエッチングして、シリコン基板1の清浄面を再び露出させる。そのウエットエッチングでは、例えばフッ酸(HF)溶液がエッチング液として使用される。
その後に、シリコン基板1の表面に付着しているパーティクルや金属等を除去する目的でシリコン基板1を薬液で洗浄する。
続いて、図7に示すように、基板温度を750℃〜850℃とする条件で、シリコン基板1の露出面を熱酸化して厚さ約5〜8nmの熱酸化膜を形成し、それを第1絶縁膜17とする。
次に、図8に示すように、第1絶縁膜17をスルー膜として使用しながら、面内方向の垂直方向からシリコン基板1の上側全面にフッ素(F)をイオン注入することにより、シリコン基板1の上面とキャパシタ形成溝1bの底面1cとにフッ素を導入する。このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを1keV〜20KeV、ドーズ量を1014〜1015cm-3にするのが好ましい。
このようなイオン注入の結果、キャパシタ形成溝1bの垂直形状に近い側面にフッ素が導入されるのを抑えつつ、半導体基板1の上面と底面1cとに多くのフッ素が導入され、該上面と底面1cでのフッ素の注入量を側面よりも多くすることが可能となる。
また、フッ素はその質量が小さいため、このイオン注入時に第1絶縁膜17が受けるダメージは軽度であり、高耐圧トランジスタ形成領域Aにおいて後でゲート絶縁膜となる第1絶縁膜17の劣化は無視し得る。
次いで、図9に示すように、シリコン基板1の上側全面にフォトレジストを塗布し、それを露光、現像することにより、高耐圧トランジスタ領域Aを覆う第2レジストパターン20を形成する。高耐圧トランジスタ領域A以外の領域B〜Dは、この第2レジストパターン20で覆われず、これらの領域における素子分離絶縁膜4と第1絶縁膜17とが露出する。
そして、この第2レジストパターン20をエッチングマスクにしながら、フッ酸溶液で領域B〜Dにおける第1絶縁膜17をエッチングして除去し、第1絶縁膜17を高耐圧トランジスタ形成領域Aにのみ残すようにする。
そして、第2レジストパターン20を除去した後、シリコン基板1の上面とキャパシタ形成溝1bの内面とを薬液で洗浄し、表面に付着しているパーティクルや金属等を除去する。その薬液としては、硫酸と過酸化水素水との混合溶液であるSPM、アンモニアを過酸化水素水に溶解してなるAPM、及び塩酸と過酸化水素水との混合溶液であるHPMのいずれかを採用し得る。
このような洗浄を行った後では、シリコン基板1の表面に、ケミカル酸化膜と呼ばれる自然酸化膜が形成されており、シリコン基板の清浄面がそのケミカル酸化膜に覆われた状態になっている。
そこで、このケミカル酸化膜を除去するために、例えば、急速加熱・急速冷却装置内にシリコン基板1を入れ、減圧下で基板温度を900℃〜1050℃とする条件で、水素雰囲気中でシリコン基板1に対して水素アニールを行う。そのアニール時間は特に限定されないが、60秒以下とするのが好ましい。
そのような水素アニールにより、シリコン基板1の表面のケミカル酸化膜が還元されて除去され、シリコン基板1の清浄面が表出する。
次に、図10に示すように、例えば基板温度を750℃〜850℃とする条件で、シリコン基板1の上側全面を再び熱酸化して、各領域B〜Dのシリコン基板1の表面に厚さ約2〜5nmの熱酸化膜を形成し、それを第2絶縁膜18とする。高耐圧トランジスタ形成領域Aでは、この熱酸化によって第1絶縁膜17下のシリコン基板1が酸化して、第1絶縁膜17の膜厚が増加する。
その後に、図8で説明したフッ素のイオン注入工程でシリコン基板1が受けたダメージを回復させるために、基板温度を900℃以上とする条件下において、N2雰囲気中でシリコン基板1を熱処理する。
続いて、図11に示すように、シリコン基板1の上側全面にフォトレジストを塗布し、それを露光、現像することにより、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及びメモリ領域Cを覆う第3レジストパターン21を形成する。高速トランジスタ形成領域Dはこの第3レジストパターンで覆われず、該領域における第2絶縁膜18は露出する。
そして、第3レジストパターン21をエッチングマスクにしながら、高速トランジスタ形成領域Dにおける第2絶縁膜18をエッチングして除去し、低耐圧トランジスタ領域Bとメモリ領域Cにのみ第2絶縁膜18を残すようにする。
その後に、第3レジストパターン21は除去される。
次いで、図12に示すように、基板温度を約750℃〜850℃とする条件で、シリコン基板1の上側全面を再度熱酸化して、高速トランジスタ領域Dのシリコン基板1の表面に厚さ約1〜2nmの熱酸化膜を形成してそれを第3絶縁膜19とする。この熱酸化では、高速トランジスタ領域D以外の各領域A〜Cのシリコン基板1の表面も酸化されるので、既に形成した第1、第2絶縁膜17、18の膜厚が増加する。
そして、ここまでの工程により、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Cのそれぞれに、後でパターニングされてゲート絶縁膜となる第1〜第3絶縁膜17〜19がこの順に薄くなるように形成されたことになる。
次に、図13に示す断面構造を得るまでの工程について説明する。
まず、第1〜第3絶縁膜17〜19の上に、減圧CVD法により多結晶シリコン膜(導電膜)を厚さ約200nmに形成する。その多結晶シリコン膜は、MOSトランジスタのゲート電極となるものであり、in-situで不純物をドープしてもよい。その場合、n型MOSトランジスタ形成領域の多結晶シリコン膜にはn型不純物としてリンをドープする。そして、p型MOSトランジスタ形成領域の多結晶シリコン膜にはp型不純物としてボロンをドープする。
次いで、フォトリソグラフィにより多結晶シリコン膜をパターニングして、その多結晶シリコン膜を各領域A〜Dにゲート電極23aとして残す。
このとき、メモリ領域Cでは、キャパシタ形成溝1bの内部とその周囲の第2絶縁膜18上に、パターニングされた多結晶シリコン膜がキャパシタ上部電極23bとして残される。
その後、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dのそれぞれにおいて、n型MOSトランジスタを形成する部分のシリコン基板1に、ゲート電極23aをマスクにしながらn型不純物としてリンをイオン注入し、ゲート電極23aと自己整合的に第1〜第3n型ソース/ドレインエクステンション24a〜24cを形成する。
更に、これと同様にして、各領域A〜Dでp型MOSトランジスタを形成する部分のシリコン基板1に、p型不純物、例えばボロンをイオン注入して、ゲート電極23aと自己整合的に第1〜第4p型ソース/ドレインエクステンション24d〜24gを形成する。
なお、上記したイオン注入では、不図示のレジストパターンによってn型不純物とp型不純物の打ち分けが行われる。
次に、図14に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板1の上側全面に、CVD法により酸化シリコン膜を厚さ約100〜150nmに形成した後、その酸化シリコン膜をエッチバックしてゲート電極23aとキャパシタ上部電極23bの側面に絶縁性サイドウォール26として残す。
このエッチバックでは、絶縁性サイドウォール26の下の第1〜第3絶縁膜17〜19もエッチングされる。そして、各領域A〜Dのゲート電極23aの下でエッチングされずに残った第1〜第3絶縁膜17〜19は、それぞれこの順に厚さが薄くなる第1〜第3ゲート絶縁膜17a〜19aとなる。このように異なる膜厚によって、第1〜第3ゲート絶縁膜17a〜19aの耐圧は、第1ゲート絶縁膜17aが最も高く、第2ゲート絶縁膜18a及び第3ゲート絶縁膜19aの順に耐圧が低くなる。
また、キャパシタ上部電極23bの下において、キャパシタ形成溝1bとその周囲に残された第2絶縁膜18は、キャパシタ誘電体膜18bとして使用される。
次いで、絶縁性サイドウォール26をマスクにしてリンや砒素等のn型不純物をシリコン基板1にイオン注入する。これにより、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dのそれぞれにおいて、n型MOSトランジスタを形成する部分のシリコン基板1には、第1〜第3n型ソース/ドレイン領域27a〜27cが形成される。
更に、これと同様にして、各領域A〜Dでp型MOSトランジスタを形成する部分のシリコン基板1にボロン等のp型不純物をイオン注入することにより、これらの領域に第1〜第4p型ソース/ドレイン領域27d〜27gを形成する。
次いで、スパッタ法によりコバルト層を形成した後、シリコン基板1を加熱してコバルトとシリコンとを反応させ、上記のソース/ドレイン領域27a〜27gの表層部分にコバルトシリサイド層28を形成する。そのコバルトシリサイド層28はゲート電極23aとキャパシタ上部電極23bの上にも形成され、それによりゲート電極23aがポリサイド構造となる。
その後に、素子分離絶縁膜4の上等で未反応となっているコバルトシリサイド層をウエットエッチングして除去する。
ここまでの工程により、高耐圧トランジスタ形成領域Aには、n型高耐圧MOSトランジスタTR(high)nとp型高耐圧MOSトランジスタTR(high)pとが形成される。また、低耐圧トランジスタ領域Bにはn型低耐圧MOSトランジスタTR(low)nとp型低耐圧MOSトランジスタTR(low)pとが形成され、メモリ領域Cにはp型MOSトランジスタよりなる二つのセルトランジスタTRcellが形成される。更に、高速トランジスタ形成領域Dにはn型高速MOSトランジスタTRnとp型高速MOSトランジスタTRpとが形成される。
一方、メモリ領域Cには、キャパシタ上部電極23bとキャパシタ誘電体膜18bとを有するセルキャパシタQの基本構造が完成し、シリコン基板1がそのセルキャパシタQの下部電極として機能する。
なお、コバルトシリサイド層28を形成する前に、ゲート電極23a越しに斜めからチャンネル不純物を導入することにより、ソース/ドレイン領域27a〜27gにポケット領域を形成してもよい。このようなポケット領域を形成すると、上記した各トランジスタの閾値電圧が低くなりすぎるのを抑制することができ、ロールオフ耐性を向上させることが可能になる。
次に、図15に示す断面構造を得るまでの工程について説明する。
まず、減圧CVD法により、シリコン基板1の上側全面にカバー絶縁膜30として窒化シリコン膜を厚さ約5〜100nmに形成した後、その上にHDPCVD法で酸化シリコン膜を約500〜1500nmの厚さに形成してそれを第4絶縁膜31とする。そして、この第4絶縁膜31の上面をCMP法により研磨して平坦化し、これらカバー絶縁膜30と第4絶縁膜31とを層間絶縁膜32とする。
続いて、フォトリソグラフィによりこの層間絶縁膜32をパターニングし、MOSトランジスタの各ソース/ドレイン領域27a〜27dの上と、セルキャパシタQの上部電極23bの上にホールを形成する。次に、そのホールの内面と層間絶縁膜32の上面に、グルー膜として窒化シリコン膜をスパッタ法により形成し、更にそのグルー膜の上に、六フッ化タングステンを反応ガスとするCVD法によりタングステン膜を形成して上記のホールを完全に埋め込む。
そして、層間絶縁膜32上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をホールの中にのみ残すようにする。残されたグルー膜とタングステン膜とは、各ソース/ドレイン領域27a〜27d上のホールで第1導電性プラグ35を構成すると共に、セルキャパシタQの上部電極上のホールで第2導電性プラグ36を構成する。
その後、層間絶縁膜32の上にアルミニウム膜を主とする金属積層膜を形成し、それをパターニングして金属配線34とする。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
この半導体装置では、メモリ領域Cの二つのセルトランジスタTRcellにより、セルキャパシタQへの情報の書き込みが行われる。また、高耐圧トランジスタ領域A、低耐圧トランジスタ領域B、及び高速トランジスタ領域Dのそれぞれに形成されたトランジスタは、ロジック回路を構成し、例えばセルキャパシタQの書き込みや読み出し等に使用される。
このような半導体装置の製造方法によれば、図8のように側面と底面で面方位が異なるキャパシタ形成溝1bにフッ素をイオン注入した後、図10のように、キャパシタ形成溝1bの内面を熱酸化して、後でキャパシタ誘電体膜となる第2絶縁膜18を形成した。
本願発明者は、このようなフッ素のイオン注入が第2絶縁膜18に与える効果を調べるため、以下のような実験を行った。
図16(a)〜(c)は、その実験について説明するための断面図である。
この実験では、図16(a)に示すように、面方位が(100)のシリコン基板40の表面を熱酸化して、該表面に厚さ約6nmの第1熱酸化膜41を形成した。
そして、この第1熱酸化膜41をスルー膜として用いながら、面内方向の垂直方向からシリコン基板40にフッ素をイオン注入した。
次に、図16(b)に示すように、フッ酸溶液を用いて上記の第1熱酸化膜41をウエットエッチングして除去してシリコン基板40の清浄面を露出させる。
その後に、図16(c)に示すように、基板温度を750℃、酸化時間を180秒とする条件下でシリコン基板40の表面を再び熱酸化して、該シリコン基板40の上面に第2熱酸化膜42を形成した。なお、上記の酸化条件は、フッ素をイオン注入しない場合に、シリコン基板40上の熱酸化膜の厚さが2.5nmとなる条件である。
図17は、フッ素をイオン注入しない場合の第2熱酸化膜42の厚さd0と、図16(a)のようにそのイオン注入を行った場合の第2熱酸化膜42の厚さd1との比d1/d0を算出して得られたグラフである。なお、この調査では、フッ素の注入量(ドーズ量)を様々に変え、それぞれの注入量での上記の比d1/d0が算出された。
図17から理解されるように、フッ素のイオン注入を行うことにより比d1/d0が1よりも大きくなる。このことから、フッ素は、シリコン基板1の(100)面の酸化を増速させる効果を有し、その注入量を増やすと増速効果が大きくなることが明らかとなった。特に、任意単位で3の注入量(ドーズ量)のフッ素をイオン注入することにより、フッ素のイオン注入をしない場合の1.4倍の厚さの第2熱酸化膜42が得られることが明らかになった。
一方、図18は、面方位が(100)のシリコン基板40に、底面の面方位が(100)となる溝40aを形成した場合を想定し、その溝40aの側面と底面のそれぞれにおける第2熱酸化膜42の厚さd2、d3の比d2/d3を、図17の結果を利用して算出して得られたグラフである。但し、その溝40aの側面の面方位は(110)であるとし、側面にフッ素はイオン注入されないものとした。また、このグラフでは、特許文献1の教示に基づき、溝40aの側面での第2熱酸化膜42の厚さd2は、フッ素をイオン注入しない場合の底面での厚さの1.4倍になるとした。そして、図17に倣い、グラフの横軸として、任意単位でのフッ素の注入量を採用した。
図18から明らかなように、フッ素注入量が任意単位で1〜3のいずれの場合であっても、溝40aの側面での第2絶縁膜42の厚さd2は、底面での厚さd3の1.3倍未満となり、厚さd2とd3の比を従来よりも小さくすることが可能となる。また、フッ素の注入量を増やすことで、膜厚比d2/d3が小さくなり、フッ素のイオン注入量を任意単位で3とすることで、上記の膜厚比d2/d3を1にすることが可能になる。
なお、図18の調査では、溝40aの側面と底面での熱酸化膜42の膜厚比d2/d3を算出したが、溝40aの側面とシリコン基板40の上面での熱酸化膜42の膜厚比も上記と同じ結果となる。
図8で説明したフッ素のイオン注入工程では、シリコン基板1の面内方向の垂直方向からイオンを導入しているので、キャパシタ形成溝1bの底面にはフッ素が導入されるのに対し、その側面には実質的にはフッ素はイオン注入されない。これにより、フッ素の注入量が、キャパシタ形成溝1bの底面で多くなり、その側面で小さくなるので、図10で形成した第2絶縁膜18は、キャパシタ形成溝1bの側面と底面における膜厚差が図18と同じように小さくなる。同様の理由により、シリコン基板1の上面とキャパシタ形成溝1bの側面における第2絶縁膜18の膜厚差も低減される。その結果、キャパシタ形成溝1bの側面と底面にそれぞれ同じ程度に薄い第2絶縁膜18を形成することができ、その第2絶縁膜18をキャパシタ誘電体膜とするセルキャパシタQ(図14参照)の容量を高めることが可能となる。
また、これと同様の理由により、シリコン基板1の上面とキャパシタ形成溝1bの側面における第2絶縁膜18の膜厚差が図18と同じように小さくなる。
これに対し、特許文献3が教示するフッ素化合物を含む酸化雰囲気では、キャパシタ形成溝1bの側面と底面に均等にフッ素が導入され、底面に選択的にフッ素を導入するのは難しいと考えられるので、上記のように第2絶縁膜18の膜厚差を解消するのは困難である。
また、フッ素イオン注入を行わず、キャパシタ形成溝1bの側面で第2絶縁膜18が厚く成長する従来例では、該側面の第2絶縁膜18を薄くするために、シリコン基板1の上面での第2絶縁膜18の厚さを必要以上に薄くする必要がある。しかし、これではその第2絶縁膜18よりなる第2ゲート絶縁膜18aが不必要に薄くなるので、第2ゲート絶縁膜18aのリーク電流が増大し、その第2ゲート絶縁膜18aを利用する低耐圧MOSトランジスタTR(low)n、TR(low)p、及びセルトランジスタTRcellの信頼性が低下する。
これに対し、本実施形態では、既述のようにキャパシタ形成溝1bの側面と底面とに同程度の厚さの第2絶縁膜18が形成されるので、シリコン基板1の上面での第2絶縁膜18の厚さを必要以上に薄くする必要が無くなり、その第2絶縁膜18をゲート絶縁膜とする各MOSトランジスタTR(low)n、TR(low)p、及びTRcellの信頼性を高めることが可能となる。
このように、本実施形態では、セルキャパシタQの容量増大と、MOSトランジスタTR(low)n、TR(low)p、及びTRcellの信頼性向上とを両立することができ、高品位な半導体装置を提供することができる。
しかも、イオン注入されるフッ素は、III族元素(ボロン等)やV族元素(リン、砒素等)とは異なり、キャリアの供給源になり難いので、上記のようにフッ素をイオン注入しても、図14に示した各MOSトランジスタTR(high)n、TR(high)p、TR(low)n、TR(low)p、TRcell、TRn、及びTRpの電気的特性が劣化し難い。そのため、本実施形態は、トランジスタとセルキャパシタとが混載される半導体装置に特に好適に適用することができる。
なお、上記した本実施形態において、シリコン基板1やキャパシタ形成溝1bの側面の面方位は特に限定されない。
図19(a)、(b)は、本実施形態で採用され得るシリコン基板1の面方位を説明するための平面図である。
図19(a)は、通常の半導体装置の製造工程で使用されるシリコン基板1の平面図であり、本実施形態でもこのようなシリコン基板1が採用される。この例では、シリコン基板1の面方位が(100)であり、ノッチ方向が<011−>となる(記号“−”は直前の文字の上に付せられるバーを示す)。この場合、キャパシタ形成溝1bの延在方向D1に垂直な方向D2を、<011>、<01−1−>、<011−>、及び<01−1>のいずれかにすることで、キャパシタ形成溝1bの側面の面方位は(110)面となる。
一方、図19(b)は、図19(a)よりもノッチ方向を時計周りに45°だけ回転させたシリコン基板1の平面図である。この場合は、上記の方向D2を、<001>、<001−>、<010>、及び<01−0>のいずれかにすることで、キャパシタ形成溝1bの側面の面方位は(100)面となり、シリコン基板1の面方位と等価になる。
本実施形態、及び後述の第2、第3実施形態に係る半導体装置では、図19(a)、(b)のどちらのシリコン基板1を採用しても、キャパシタ形成溝1bの側面と底面とでの第2絶縁膜18の膜厚差を低減することが可能となる。
また、上記では、第2絶縁膜18の膜厚差が、キャパシタ形成溝1bの側面と底面で面方位が異なることに起因して発生するとしたが、これ以外の要因でも膜厚差は発生すると考えられる。例えば、図2で説明したようなRIEでキャパシタ形成溝1bを作成する場合、第2絶縁膜18の膜厚差がRIEのエッチング条件にも依存すると考えられる。
本実施形態では、上記の膜厚差の原因に関わらず、従来では不可能であった1.3倍未満という膜厚比を達成することができる。
そして、上記では、セルトランジスタTRcellのゲート絶縁膜18aやセルキャパシタQのキャパシタ誘電体膜18bを、低耐圧MOSトランジスタTR(low)n、TR(low)pのゲート絶縁膜18aを構成する第2絶縁膜18から形成したが、本発明はこれに限定されない。例えば、第1絶縁膜17又は第3絶縁膜19から、上記したセルトランジスタTRcellのゲート絶縁膜18aやセルキャパシタQのキャパシタ誘電体膜18bを形成してもよい。これについては、以下の実施形態でも同様である。
更に、本実施形態では、高耐圧MOSトランジスタTR(high)n、TR(high)p、低耐圧MOSトランジスタTR(low)n、TR(low)p、及びセルトランジスタTRcellを組み合わせて半導体基板1に形成したが、他の組み合わせであってもよい。
(2)第2実施形態
既述の第1実施形態では、第2絶縁膜18を形成する前に、シリコン基板1に対してフッ素イオン注入を行った。
既述の第1実施形態では、第2絶縁膜18を形成する前に、シリコン基板1に対してフッ素イオン注入を行った。
これに対し、本実施形態では、そのようなフッ素イオン注入を行わず、第2絶縁膜18の成膜方法に改良を加えることで、キャパシタ形成溝1bの側面と底面とでの第2絶縁膜18の膜厚差を低減する。
図20は、本実施形態で使用される処理チャンバの構成図である。
その処理チャンバ50は、ベース51と、該ベース51の穴51a内に納められて昇降可能なシリンダ52とを有する。そして、そのシリンダ52の上端には、シリコン基板1を保持するためのリングプレート53が設けられ、更にそのリングプレート53の上方には上部カバー54が設けられる。その上部カバー54は、シリコン基板1を加熱するための複数のランプ55を収容しており、これらのランプ55からの光を通すための石英製の透過窓59がその下端に配されている。更に、この処理チャンバ50は、処理ガス60をその内部に導入するためのガス導入口50aと、不要となった処理ガス60を外部に排出するためのガス排出口50bとを有し、ガス排出口50bに繋がる真空ポンプ(不図示)によって、処理チャンバ50内が大気圧よりも減圧された状態になる。
このような処理チャンバ50では、シリンダ52によって所定の高さに保持されたシリコン基板1が、ランプ55からの輻射熱によって加熱された状態で、ガス導入口50aから導入された処理ガス60に曝される。
本実施形態では、このような処理チャンバ50を用いて、次のようにして半導体装置を製造する。
まず、第1実施形態で説明した図1〜図7の工程を行うことにより、図7に示したように、シリコン基板1の各領域A〜Dの表面に第1絶縁膜17を形成する。
次に、図8のフッ素イオン注入は行わずに、図9で説明したように、第1絶縁膜17をエッチングして高耐圧とトランジスタ形成領域Aにのみ残した後、このエッチングのマスクに用いた第2レジストパターン20を除去する。
続いて、シリコン基板1の表面に付着しているパーティクルや金属等を除去するために、SPM、APM、及びHPM等の薬液でシリコン基板1の上面とキャパシタ形成溝1bの内面とを洗浄する。
次に、この薬液洗浄によってシリコン基板1の表面に形成されたケミカル酸化膜を除去すべく、図20で説明した処理チャンバ50内にシリコン基板1を入れる。そして、ランプ55によってシリコン基板1の温度を約900℃〜1050℃程度に加熱した後、減圧下のチャンバ50内に処理ガス60として還元性ガスの水素を導入し、シリコン基板1に対する水素アニールを開始する。そして、例えば60秒以下の処理時間でこの水素アニールを行うことにより、上記したケミカル酸化膜が還元されて除去され、シリコン基板1の清浄面が露出するようになる。
次に、シリコン基板1を処理チャンバ50内に入れたまま、ランプ55からの輻射熱によって基板温度を約800℃〜1100℃程度に安定させると共に、処理チャンバ50内の圧力を20Torr程度にまで減圧する。
その後に、流量比が10:1以下の酸素と水素との混合ガスを処理ガス60として処理チャンバ50内に導入する。処理チャンバ50内に導かれた酸素と水素は、シリコン基板1上で反応して水蒸気となり、シリコン基板1がその水蒸気に曝され、シリコン基板1の表面に熱酸化膜が成長する。このような熱酸化膜の成長方法は、内燃方式のISSG(In Situ Stream Generation)酸化法とも呼ばれる。
そして、上記の熱酸化膜の厚さが約2.5nmになったところで水素と酸素の供給を停止し、得られた熱酸化膜を第2絶縁膜18(図10参照)とする。
この後は、第1実施形態で説明した図11〜図15の工程を行うことにより、図15に示したように、メモリ領域CにセルキャパシタQとセルトランジスタTRcellを形成すると共に、メモリ領域C以外の領域にMOSトランジスタTR(high)n、TR(high)p、TR(low)n、TR(low)p、TRn、及びTRpを形成する。
上記した本実施形態では、セルキャパシタQのキャパシタ誘電体膜となる第2絶縁膜18を、減圧下の水蒸気雰囲気にシリコン基板1の表面を曝すISSG酸化法で形成した。本願発明者は、そのISSG酸化法で形成される酸化膜の面方位依存性について調査した。
その調査では、表面の面方位が(100)と(110)の二つのシリコン基板を洗浄した後、減圧状態の水蒸気雰囲気によるISSG酸化法により、基板温度を800℃〜900℃にしてこれらのシリコン基板の表面に約2.5nmの酸化膜を形成した。そして、面方位が(100)のシリコン基板における熱酸化膜の厚さd4と、面方位が(110)のシリコン基板における熱酸化膜の厚さd5を測定し、それらの比d5/d4を算出した。その結果を図21に示す。なお、この調査は、温度1(約800℃)と温度2(約900℃)の二種類の基板温度で行われた。
図21に示すように、温度1と温度2のいずれの場合でも、上記の比d5/d4は従来例の1.3〜2.0よりも小さくなる。更に、温度1と温度2とを比較すると、基板温度が高い温度2の方が比d5/d4が1に近づくことも明らかになった。
これらの結果より、本実施形態では、面方位が(100)であるキャパシタ形成溝1b(図10参照)の底面と、面方位が(110)であるキャパシタ形成溝1bの側面とでの第2絶縁膜18の膜厚差が従来よりも小さくなる。同様に、面方位が(100)であるシリコン基板1の上面と、上記のキャパシタ形成溝1bの側面とでの第2絶縁膜18の膜厚差も小さくなる。
従って、キャパシタ形成溝1bの底面1cやシリコン基板1の上面におけるのと同程度に薄い厚さの第2絶縁膜18を溝1bの側面に形成することができ、セルキャパシタQ(図14参照)の容量を大きくすることが可能になる。
また、キャパシタ形成溝1bの側面と底面での第2絶縁膜18の膜厚差が小さいので、側面での第2絶縁膜18を薄くする目的でシリコン基板1の上面での第2絶縁膜18の厚さを必要以上に薄くする必要が無い。そのため、このように薄い膜厚に起因して第2絶縁膜18よりなる第2ゲート絶縁膜18aのリーク電流が増大するのを防止しながら、上記のようにセルキャパシタQの容量を増やすことが可能になる。
しかも、本実施形態では、図20の処理チャンバ50内において、シリコン基板1の表面のケミカル酸化膜を除去するための水素アニールを行った後、その処理チャンバ50からシリコン基板1を取り出さず、続けて上記の第2絶縁膜18を形成するようにした。
これによれば、水素アニール後のシリコン基板1が大気に触れないので、ケミカル酸化膜を除去後のシリコン基板1に自然酸化膜が再度形成されるのが防止され、シリコン基板1の清浄面上に高品位な第2絶縁膜18が成長する。そのため、この第2絶縁膜18をゲート絶縁膜やキャパシタ誘電体膜とするMOSトランジスタTR(low)n、TR(low)p、TRcell、及びセルキャパシタQの信頼性をより一層高めることが可能となる。
(3)第3実施形態
上記した第1、第2実施形態では、キャパシタ形成溝1bの側面と底面とに膜厚差の低減された熱酸化膜(第2絶縁膜18)を形成した。
上記した第1、第2実施形態では、キャパシタ形成溝1bの側面と底面とに膜厚差の低減された熱酸化膜(第2絶縁膜18)を形成した。
これに対し、本実施形態では、素子分離溝1aの内面にそのような熱酸化膜を形成する。
図22、図23は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第1、第2実施形態で説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。また、これらの図では、第1実施形態で説明した高耐圧トランジスタ形成領域Aのみを示し、これ以外の領域については省略する。
まず、第1実施形態で説明した図1、図2の工程を行うことにより、図22(a)に示すように、窒化シリコン膜3をマスクにするエッチングでシリコン基板1に素子分離溝1aを形成する。そのシリコン基板1の表面の面方位は第1及び第2実施形態と同様に(100)であり、素子分離溝1bの側面の面方位は(110)である。
次いで、図22(b)に示すように、素子分離溝1aの内面を酸化して第3熱酸化膜70を形成し、上記のエッチングで素子分離溝1aが受けたダメージを回復させる。そして、その第3熱酸化膜70をスルー膜にしながら、シリコン基板1の面内方向の垂直方向から素子分離溝1aにフッ素をイオン注入することにより、該素子分離溝1aの底面にフッ素を導入する。
続いて、図22(c)に示すように、フッ酸溶液を用いるウエットエッチングで第3熱酸化膜70を除去する。
次に、図23(a)に示す断面構造を得るまでの工程について説明する。
まず、基板温度が800℃〜900℃の条件下で素子分離絶縁膜1aの内面を熱酸化して厚さ約10nmの熱酸化膜を形成し、それを第5絶縁膜71とする。
次いで、シランを反応ガスとするHDPCVD法により、その第5絶縁膜71上と窒化シリコン膜3上とに酸化シリコン膜を形成し、その酸化シリコン膜で素子分離溝1aを完全に埋め込む。その後に、CMP法により窒化シリコン膜3上の余分な酸化シリコン膜を研磨して除去し、酸化シリコン膜を素子分離溝1aに素子分離絶縁膜4として残して、STI構造の素子分離構造を形成する。
この後は、第1実施形態で説明した図4〜図14の工程を行うことにより、図23(b)に示すようなn型高耐圧MOSトランジスタTR(high)nとp型高耐圧MOSトランジスタTR(high)pの基本構造を完成させる。
以上説明した本実施形態によれば、図22(b)の工程で素子分離溝1aの底面にフッ素をイオン注入したので、第1実施形態で説明したように、その底部における熱酸化膜の酸化速度が速まる。そのため、上記のイオン注入の後に形成される第5絶縁膜71は、素子分離溝1aの底面において側面と同じ程度の速度で成長し、溝1aの側面と底面での第5絶縁膜71の膜厚差が低減することが可能となる。
なお、この例では、第1実施形態で説明したフッ素イオン注入を採用したが、これに代えて、第2実施形態で説明した内燃方式のISSG酸化法で第5絶縁膜71を形成することにより、溝1aの側面と底面での第5絶縁膜71の膜厚差を低減してもよい。
以下に、本発明の特徴を付記する。
(付記1) 溝が形成された半導体基板と、
前記半導体基板の上面、及び前記溝の側面と底面を熱酸化して得られた絶縁膜とを有し、
前記溝の側面における前記絶縁膜の厚さが、前記半導体基板の上面と前記溝の底面のそれぞれにおける前記絶縁膜の厚さの1.3倍未満であることを特徴とする半導体装置。
前記半導体基板の上面、及び前記溝の側面と底面を熱酸化して得られた絶縁膜とを有し、
前記溝の側面における前記絶縁膜の厚さが、前記半導体基板の上面と前記溝の底面のそれぞれにおける前記絶縁膜の厚さの1.3倍未満であることを特徴とする半導体装置。
(付記2) 前記半導体基板の上面と前記溝の底面に、該溝の側面よりも多い注入量でフッ素が導入されたことを特徴とする付記1に記載の半導体装置。
(付記3) 前記絶縁膜の上にキャパシタ上部電極が形成され、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタが構成されたことを特徴とする付記1に記載の半導体装置。
(付記4) 前記溝は素子分離溝であり、該溝を埋める厚さの素子分離絶縁膜が前記絶縁膜の上に形成されたことを特徴とする付記1に記載の半導体装置。
(付記5) 前記溝の延在方向に垂直な方向は、<001>、<001−>、<010>、及び<01−0>のいずれか(但し、記号“−”は直前の文字の上に付せられるバーを示す)であり、前記半導体基板の表面の面方位は(100)面であることを特徴とする付記1に記載の半導体装置。
(付記6) 前記半導体基板はシリコン基板であることを特徴とする付記5に記載の半導体装置。
(付記7) 半導体基板に溝を形成する工程と、
少なくとも前記半導体基板の上面、及び前記溝の底面と側面を熱酸化して絶縁膜を形成する工程とを有し、
前記絶縁膜を形成する工程の前に前記半導体基板の上面と前記溝の底面とにフッ素をイオン注入する工程を行うか、或いは前記絶縁膜を形成する工程を、減圧状態の水蒸気雰囲気中で前記半導体基板の上面及び前記溝の底面と側面を熱酸化して行うことを特徴とする半導体装置の製造方法。
少なくとも前記半導体基板の上面、及び前記溝の底面と側面を熱酸化して絶縁膜を形成する工程とを有し、
前記絶縁膜を形成する工程の前に前記半導体基板の上面と前記溝の底面とにフッ素をイオン注入する工程を行うか、或いは前記絶縁膜を形成する工程を、減圧状態の水蒸気雰囲気中で前記半導体基板の上面及び前記溝の底面と側面を熱酸化して行うことを特徴とする半導体装置の製造方法。
(付記8) 前記フッ素をイオン注入する工程は、前記半導体基板の面内方向の垂直方向から前記半導体基板の上面と前記溝の底面とに前記フッ素を注入して行われることを特徴とする付記7に記載の半導体装置の製造方法。
(付記9) 前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程は、チャンバ内に水素と酸素とを供給し、前記チャンバ内において加熱された状態の前記半導体基板上で前記水素と前記酸素とを反応させて行われることを特徴とする付記7に記載の半導体装置の製造方法。
(付記10) 前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程の前に、前記チャンバ内に還元性ガスを導入して、該還元性ガスに前記半導体基板の上面と前記溝を曝す工程を有すると共に、
前記チャンバから前記半導体基板を取り出さずに、引き続いて前記水蒸気雰囲気に前記半導体基板の上面と前記溝とを曝して、該上面と該溝とに前記絶縁膜を形成することを特徴とする付記9に記載の半導体装置の製造方法。
前記チャンバから前記半導体基板を取り出さずに、引き続いて前記水蒸気雰囲気に前記半導体基板の上面と前記溝とを曝して、該上面と該溝とに前記絶縁膜を形成することを特徴とする付記9に記載の半導体装置の製造方法。
(付記11) 前記還元性ガスとして水素を採用することを特徴とする付記10に記載の半導体装置の製造方法。
(付記12) 前記還元性ガスに前記溝を曝す工程の前に、薬液で前記半導体基板の上面と前記溝の内面とを洗浄する工程を有することを特徴とする付記10に記載の半導体装置の製造方法。
(付記13) 前記絶縁膜の上にキャパシタ上部電極を形成して、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタを構成する工程を有することを特徴とする付記7に記載の半導体装置の製造方法。
(付記14) 前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜をパターニングして、前記溝の上方の該導電膜を前記キャパシタ上部電極にすると共に、前記半導体基板の第1領域における前記導電膜をゲート電極にする工程と、
前記絶縁膜をパターニングして、前記キャパシタ上部電極の下の前記絶縁膜をキャパシタ誘電体膜にすると共に、前記ゲート電極の下の前記絶縁膜をゲート絶縁膜にする工程とを有することを特徴とする付記13に記載の半導体装置の製造方法。
前記導電膜をパターニングして、前記溝の上方の該導電膜を前記キャパシタ上部電極にすると共に、前記半導体基板の第1領域における前記導電膜をゲート電極にする工程と、
前記絶縁膜をパターニングして、前記キャパシタ上部電極の下の前記絶縁膜をキャパシタ誘電体膜にすると共に、前記ゲート電極の下の前記絶縁膜をゲート絶縁膜にする工程とを有することを特徴とする付記13に記載の半導体装置の製造方法。
(付記15) 前記半導体基板の第2領域の上面を熱酸化して、前記絶縁膜とは厚さが異なる別の絶縁膜を形成する工程と、
前記別の絶縁膜をパターニングして、前記ゲート絶縁膜とは耐圧が異なる別のゲート絶縁膜を形成する工程とを有することを特徴とする付記14に記載の半導体装置の製造方法。
前記別の絶縁膜をパターニングして、前記ゲート絶縁膜とは耐圧が異なる別のゲート絶縁膜を形成する工程とを有することを特徴とする付記14に記載の半導体装置の製造方法。
(付記16) 前記溝として素子分離溝を形成し、
前記溝を埋める厚さの素子分離絶縁膜を前記絶縁膜の上に形成する工程を有することを特徴とする付記7に記載の半導体装置の製造方法。
前記溝を埋める厚さの素子分離絶縁膜を前記絶縁膜の上に形成する工程を有することを特徴とする付記7に記載の半導体装置の製造方法。
(付記17) 前記半導体基板としてシリコン基板を使用することを特徴とする付記7に記載の半導体装置の製造方法。
1、40…シリコン基板、1a…素子分離溝、1b…キャパシタ形成溝、2…熱酸化膜、3…窒化シリコン膜、3a…第1開口、3b…第2開口、4…素子分離絶縁膜、6…第1レジストパターン、6a…窓、7…保護膜、8〜10…第1〜第3pウェル、12〜15…第1〜第4nウェル、17〜19…第1〜第3絶縁膜、20…第2レジストパターン、21…第3レジストパターン、23a…ゲート電極、23b…キャパシタ上部電極、24a〜24c…第1〜第3n型ソース/ドレインエクステンション、24d〜24g…第1〜第4p型ソース/ドレインエクステンション、26…絶縁性サイドウォール、27a〜27c…第1〜第3n型ソース/ドレイン領域、27d〜27g…第1〜第4p型ソース/ドレイン領域、28…コバルトシリサイド層、30…カバー絶縁膜、31…第4絶縁膜、32…層間絶縁膜、35…第1導電性プラグ、36…第2導電性プラグ、41…第1熱酸化膜、42…第2熱酸化膜、50…処理チャンバ、50a…ガス導入口、50b…ガス排出口、51…ベース、52…シリンダ、53…リングプレート、54…上部カバー、55…ランプ、59…透過窓、60…処理ガス、70…第3熱酸化膜、71…第5絶縁膜。
Claims (10)
- 溝が形成された半導体基板と、
前記半導体基板の上面、及び前記溝の側面と底面を熱酸化して得られた絶縁膜とを有し、
前記溝の側面における前記絶縁膜の厚さが、前記半導体基板の上面と前記溝の底面のそれぞれにおける前記絶縁膜の厚さの1.3倍未満であることを特徴とする半導体装置。 - 前記半導体基板の上面と前記溝の底面に、該溝の側面よりも多い注入量でフッ素が導入されたことを特徴とする請求項1に記載の半導体装置。
- 前記絶縁膜の上にキャパシタ上部電極が形成され、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタが構成されたことを特徴とする請求項1に記載の半導体装置。
- 半導体基板に溝を形成する工程と、
少なくとも前記半導体基板の上面、及び前記溝の底面と側面を熱酸化して絶縁膜を形成する工程とを有し、
前記絶縁膜を形成する工程の前に前記半導体基板の上面と前記溝の底面とにフッ素をイオン注入する工程を行うか、或いは前記絶縁膜を形成する工程を、減圧状態の水蒸気雰囲気中で前記半導体基板の上面及び前記溝の底面と側面を熱酸化して行うことを特徴とする半導体装置の製造方法。 - 前記フッ素をイオン注入する工程は、前記半導体基板の面内方向の垂直方向から前記半導体基板の上面と前記溝の底面とに前記フッ素を注入して行われることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程は、チャンバ内に水素と酸素とを供給し、前記チャンバ内において加熱された状態の前記半導体基板上で前記水素と前記酸素とを反応させて行われることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記水蒸気雰囲気中で前記半導体基板の上面と前記溝とを熱酸化する工程の前に、前記チャンバ内に還元性ガスを導入して、該還元性ガスに前記半導体基板の上面と前記溝を曝す工程を有すると共に、
前記チャンバから前記半導体基板を取り出さずに、引き続いて前記水蒸気雰囲気に前記半導体基板の上面と前記溝とを曝して、該上面と該溝とに前記絶縁膜を形成することを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記還元性ガスとして水素を採用することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記絶縁膜の上にキャパシタ上部電極を形成して、該キャパシタ上部電極、前記絶縁膜、及び前記半導体基板でキャパシタを構成する工程を有することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜をパターニングして、前記溝の上方の該導電膜を前記キャパシタ上部電極にすると共に、前記半導体基板の第1領域における前記導電膜をゲート電極にする工程と、
前記絶縁膜をパターニングして、前記キャパシタ上部電極の下の前記絶縁膜をキャパシタ誘電体膜にすると共に、前記ゲート電極の下の前記絶縁膜をゲート絶縁膜にする工程とを有することを特徴とする請求項9に記載の半導体装置の製造方法。
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