JP2005217189A - 容量素子及びその製造方法 - Google Patents

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Abstract

【課題】 水素バリア膜によって被覆される容量素子の構造において、高段差の発生を防止する。
【解決手段】 下部電極２１と、下部電極２１に対向して形成された上部電極２４と、下部電極２１と上部電極２４との間に形成された強誘電体又は高誘電体よりなる容量絶縁膜２２とから構成された容量素子において、下部電極２１、容量絶縁膜２２及び下部電極２４は、少なくとも、上面に第１の水素バリア膜１７が配置されている層間絶縁膜１６に設けられたホール１８の内部から該ホールの上方にかけて形成されており、上部電極２４の上面と該上部電極２４のうちホール１８の上方に形成されている部分の側面とを覆うように、第１の水素バリア膜１７と接する第２の水素バリア膜２６を配置している。
【選択図】 図２

Description

本発明は、強誘電体又は高誘電体よりなる容量絶縁膜を用いた立体構造を有する容量素子に関するものである。
近年、従来にない低電圧であって且つ高速での書き込み及び読み出しが可能なＲＡＭの実用化を目指して、自発分極特性を有する強誘電体又は高誘電体に関する研究開発が盛んに行なわれている。特に、デザインルールが０．１８μｍ以下のＣＭＯＳで構成されたＬＳＩ上に搭載するメガビット級の半導体記憶装置を実現するためには、小面積であっても大容量を実現できる立体構造を有する容量素子を開発しなければならない。立体構造を有する容量素子は、凹型、凸型、円筒型等と呼ばれる形状を有しており、容量素子の高さは、容量素子の幅に比べて非常に高くなる。
また、強誘電体又は高誘電体は、金属酸化物であるために、水素により容易に還元され、その結果、電気特性が劣化するという問題を有している。かかる問題を解決するために、水素の拡散を防止できる水素バリア膜によって、容量素子を被覆する技術が、近年広く検討され始めている。
以上のことに鑑みると、立体構造を有する容量素子を実用化するためには、立体構造を有する容量素子に対して、水素バリア膜による最適な被覆構造を開発することが不可欠になる。この場合の重要な要件は、立体構造に特有の高段差形状に起因する以下の課題を解決可能な構造を実現することである。
１点目の課題は、水素バリア膜により容量素子を完全に被覆した構造を形成した後であっても、段差を可能な限り低くすることによって、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することである。
２点目の課題は、容量素子の上部及び側壁を被覆する水素バリア膜を形成する工程において、段差を可能な限り低くすることによって、水素バリア膜を加工するためのマスクパターンを形成するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することである。
以下に、従来の容量素子について、図面を参照しながら説明する。
まず、第１の従来例（例えば、特許文献１参照）について、図２０を参照しながら説明する。
図２０は、第１の従来例に係る平面構造を有する容量素子の要部断面図を示している。
図２０に示すように、半導体基板１０１には、素子分離領域１０２及び活性領域１０３が形成されており、半導体基板１０１を被覆するように、ＢＰＳＧよりなる第１の層間絶縁膜１０４が形成される。第１の層間絶縁膜１０４の上には、ＳｉＮよりなる第１の水素バリア膜１０５が形成される。第１の水素バリア膜１０５上には、Ｐｔ／Ｔｉよりなる下部電極１０６と、強誘電体材料であるＳｒＢｉ2Ｔａ2Ｏ9 よりなる容量絶縁膜１０７と、Ｐｔよりなる上部電極１０８とが下から順に形成されてなる容量素子１０９が形成されている。なお、容量素子１０９の端部は、第１の水素バリア膜１０５の端部よりも内側に配置されている。
また、上部電極１０８の上には、ＴｉＮよりなる第２の水素バリア膜１１０が配置されている。さらに、第１の水素バリア膜１０５と第２の水素バリア膜１１０とに接するように、容量素子１０９を被覆するＳｉＮよりなる第３の水素バリア膜１１１が形成されている。第１の層間絶縁膜１０４の上には、第１の水素バリア膜１０５、第２の水素バリア膜１１０及び第３の水素バリア膜１１１で囲まれた容量素子１０９を覆うように、ＳｉＯ2 よりなる第２の層間絶縁膜１１２が形成されている。
第２の層間絶縁膜１１２及び第３の水素バリア膜１１１には、第２の水素バリア膜１１０の上層に達する第１のコンタクトホール１１３が形成されている。また、第１の層間絶縁膜１０４及び第２の層間絶縁膜１１２には、活性領域１０３に達する第２のコンタクトホール１１４が形成される。さらに、第２の層間絶縁膜１１２の上には、第１のコンタクトホール１１３と第２のコンタクトホール１１４とを介して、容量素子１０９と活性領域１０３とを接続する配線層１１５が形成されている。
第１の従来例において、容量素子１０９が高さの非常に低い平面構造を有している場合には、容量素子１０９の下層に位置する第１の水素バリア膜１０５と、容量素子１０９の上層に位置する第２の水素バリア膜１１０と、容量素子の上部と側壁とに配置された第３の水素バリア膜１１１とによって、容量素子１０９を完全に被覆することは容易に実現することができる。したがって、容量素子１０９を形成した後の製造工程で発生する水素によって、容量絶縁膜１０７が還元されることを防止できるので、容量素子１０９の特性劣化を抑制することができる。
次に、第２の従来例（例えば、特許文献１参照）について、図２１を参照しながら説明する。
図２１は、第２の従来例に係る凸型の立体構造を有する容量素子の要部断面図である。なお、図２１において、第１の従来例における構成要素と共通の構成要素には同一の符号を用いることにする。
図２１に示すように、半導体基板１０１には、素子分離領域１０２及び活性領域１０３が形成されており、半導体基板１０１を被覆するように、ＢＰＳＧよりなる第１の層間絶縁膜１０４が形成されている。第１の層間絶縁膜１０４上には、ＳｉＮよりなる第１の水素バリア膜１０５が形成されている。第１の水素バリア膜１０５及び第１の層間絶縁膜１０４には、活性領域１０３に達するプラグ１１６が形成されている。
第１の水素バリア膜１０５の上には、下面がプラグ１１６の上端と接するように、ＴｉＮ又はＴａＮよりなる第２の水素バリア膜１１７が形成されており、第２の水素バリア膜１１７の上には、Ｒｕよりなる下部電極１０６が形成されている。下部電極１０６の上部及び側壁並びに第２の水素バリア膜１１７の側壁を被覆するように、高誘電体材料である（ＢａxＳｒ1-x）ＴｉＯ3（０≦ｘ≦１）よりなる容量絶縁膜１０７が形成されている。また、容量絶縁膜１０７を被覆すると共に第１の水素バリア膜１０５と接するように、ＴｉＮよりなる第３の水素バリア膜１１８が形成されている。なお、第３の水素バリア膜１１８は、上部電極の役割も有している。このように、下部電極１０６、容量絶縁膜１０７及び第３の水素バリア膜（上部電極）１１８よりなる凸型の立体構造を有する容量素子１１９が形成されている。
第２の従来例においては、高段差形状を有する立体構造を有する容量素子１１９が形成されているにもかかわらず、第１の従来例における高さの非常に低い平面構造を有する容量素子１０９が形成されている場合とほぼ同一の水素バリア構造が採用されている。具体的には、容量素子１１９は、容量素子１１９の下層に位置する第１の水素バリア膜１０５及び第２の水素バリア膜１１７と、容量素子１１９の上部に位置する第３の水素バリア膜１１８とによって完全に被覆されている。
次に、第３の従来例（例えば、特許文献２参照）について、図２２を参照しながら説明する。
図２２は、最近のＤＲＡＭにおいて主流となっている凹型の立体形状を有する第３の従来例に係る容量素子の要部断面図を示している。なお、第３の従来例においては、水素バリア膜に関する記述がなされていないので、容量素子に関する事項のみについて説明する。また、図２２においては、第１の従来例における構成要素と共通の構成要素には同一の符号を用いることにする。
図２２に示すように、半導体基板１０１には、素子分離領域１０２及び活性領域１０３が形成されており、半導体基板１０１を被覆するように、ＳＯＧよりなる第１の層間絶縁膜１２０が形成されている。第１の層間絶縁膜１２０には、活性領域１０３に達するポリシリコンよりなる第１のプラグ１２１が形成されている。第１の層間絶縁膜１２０の上には、ＳＯＧよりなる第２の層間絶縁膜１２２が形成されている。第２の層間絶縁膜１２２には、下端が第１のプラグ１２１の上端と接続されるポリシリコンよりなる第２のプラグ１２３が形成されている。第２の層間絶縁膜１２２上には、ＳｉＮよりなる第３の層間絶縁膜１２４が形成されており、第３の層間絶縁膜１２４の上には、ＳｉＯ2 よりなる第４の層間絶縁膜１２５が形成されている。
第３の層間絶縁膜１２４及び第４の層間絶縁膜１２５には、第２のプラグ１２３の上端を露出させるホール１２６が形成されている。該ホール１２６の内壁に沿って、後述する容量素子の下部電極１２７を形成するので、下部電極１２７の表面積を大きくして容量を大きくするためには、ホール１２６の深さをなるべく深くする必要がある。そこで、ホール１２６が形成される第４の層間絶縁膜１２５の膜厚は、１．３μｍ程度必要である。
ホール１２６の内壁には、ポリシリコンよりなる下部電極１２７が形成されており、該下部電極１２７の表面及び第４の層間絶縁膜１２５の表面には、Ｔａ2Ｏ5よりなる容量絶縁膜１２８が形成されており、該容量絶縁膜１２８の上面には、ＴｉＮよりなる上部電極１２９が形成されている。このように、下部電極１２７、容量絶縁膜１２８及び上部電極１２９よりなる凹型の形状を有する立体構造からなる容量素子１３０が形成されている。
次に、第４の従来例（例えば、特許文献３参照）について、図２３を参照しながら説明する。
図２３は、最近のＤＲＡＭにおいて主流となりつつある円筒型の立体形状を有する第４の従来例に係る容量素子の要部断面図である。なお、第４の従来例においては、水素バリア膜に関する記述がなされていないので、容量素子に関する事項のみについて説明する。また、図２３においては、第１の従来例における構成要素と共通する構成要素には同一の符号を用いることにする。
図２３に示すように、半導体基板１０１の上には、ＳｉＯ2 よりなる層間絶縁膜１０４が形成されている。層間絶縁膜１０４には、タングステンよりなるプラグ１１６が形成されている。層間絶縁膜１０４の上には、下面がプラグ１１６の上端と接するように、ストレージノードとなる円筒形状を有する下部電極１０６が形成されている。なお、下部電極１０６はＰｔ又はＲｕＯ2 によって構成されている。下部電極１０６の表面及び層間絶縁膜１０４の表面には、Ｔａ2Ｏ5 、（Ｂａ1-xＳｒx）ＴｉＯ3 、又はＰｂ（ＺｒxＴｉ1-x ）Ｏ3 （０≦ｘ≦１）よりなる容量絶縁膜１０７が形成されている。また、容量絶縁膜１０７の表面には、プレート電極となる上部電極１０８が形成されている。容量絶縁膜１０７及び上部電極１０８は、下部電極１０６の底面、上面、内側の側面及び外側の側面を被覆している。つまり、円筒型の形状を有する立体構造からなる容量素子１３１は、広い表面積を有するので、大容量のキャパシタンスを実現することができる。
特開平１１−１３５７３６号公報（第４−５頁の段落００１４〜段落００２１、第１図、第５−６頁の段落００２８〜段落００３５、第８図、） 特開２０００−２８６２５４号公報（第１５−１６頁の段落０１３３〜段落０１３９、第２８図） ＵＳ６，３８０，５７９号公報（第１１頁 コラム１ ５５行目 − 第１頁 コラム２ ５５行目、Ｆｉｇ．３）
しかしながら、以上の従来例の容量素子では、強誘電体又は高誘電体を容量絶縁膜として用いる立体構造からなる容量素子を、水素バリア膜によって完全に被覆する構造を容易に実現できないために、高性能であって且つ高集積である半導体記憶装置を実用化することができない。
以下、この理由について詳細に説明する。
第１の従来例において採用されている平面構造を有する容量素子では、容量素子の高さが非常に低いので、水素バリア膜によって容量素子を完全に被覆した構造を形成した後であっても、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。さらに、下部に配置された水素バリア膜と接続すると共に容量素子の上部に配置された水素バリア膜を加工する際においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。
ところが、第２の従来例で採用されている凸型の立体構造を有する容量素子では、容量素子の高さが１μｍ程度必要になるので、ウエハー全面に渡って容量素子の高さに起因する段差を緩和することは非常に困難である。したがって、容量素子形成後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することが非常に困難となる。さらに、下部に配置された水素バリア膜と接続すると共に容量素子の上部に配置された水素バリア膜を加工する際においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することが非常に困難となる。
一方、第３の従来例で採用されている凹型の立体構造を有する容量素子では、容量素子は、ホール内に形成されるので、段差はほぼ生じない。つまり、水素バリア膜によって容量素子を被覆しない場合には、容量素子を形成した後に実施される配線形成時のリソグラフィー工程において、フォーカスマージンを確保することは非常に容易になる。
しかしながら、前述のように、第３の従来例には、水素バリア膜を用いた構造が開示されていない。そこで、第３の従来例に記載されている容量素子が水素バリア膜によって完全に被覆された構造、具体的には、容量素子の下部に配置された水素バリア膜と容量素子の上部又は側壁を被覆するように配置された水素バリア膜とが容量素子の下部において接続された構造を凹型の立体形状を有する容量素子に適用することを考える。
図２４は、前記第３の従来例に係る容量素子を水素バリア膜によって被覆することを想定した構造を示す要部断面図である。なお、図２４においては、図２２と共通する箇所には同一の符号が用いられており、また以下では、図２２と共通する箇所の説明は繰り返さない。
図２４に示すように、凹型の立体形状を有する容量素子１３０の下層には、第１の水素バリア膜１３２が配置されており、さらに、容量素子１３０の上部及び側壁を被覆するように第２の水素バリア膜１３３が配置されている。第１の水素バリア膜１３２と第２の水素バリア膜１３３とは、第１の水素バリア膜１３２の上面において接続されている。
図２４に示す構造である場合には、水素バリア膜を形成しない場合（図２３参照）には存在しなかった段差が必ず発生する。具体的には、容量素子１３１の高さに相当する高さである１．３μｍ程度の段差が発生する。このように高い段差が形成されると、第２の従来例の場合と同様に、ウエハー全面に渡って前記段差を緩和することは非常に困難である。このため、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することが非常に困難となる。さらに、下部に配置された水素バリア膜と接続されると共に容量素子の上部に配置された水素バリア膜を加工する際においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することが非常に困難となる。
また一方、第４の従来例で採用されている円筒型の立体形状を有する容量素子でも、大容量化を実現するためには、容量素子の高さが１μｍ程度必要になるので、ウエハー全面に渡って容量素子の高さに起因する段差を緩和することは非常に困難である。第４の従来例においては、水素バリア膜に関する記述がなされていないために、第４の従来例に記載されている容量素子を水素バリア膜によって完全に被覆する構造、具体的には、容量素子の下部に配置された水素バリア膜と容量素子の上部又は側壁を被覆するように配置された水素バリア膜とが容量素子の下部で接続する構造を円筒型の立体構造を有する容量素子に適用することを考える。
図２５は、前記第４の従来例に係る容量素子を水素バリア膜によって被覆することを想定した構造を示す要部断面図である。なお、図２５においては、図２３と共通する箇所には同一の符号が用いられており、また以下では、図２３と共通する箇所の説明は繰り返さない。
図２５に示すように、円筒型の立体構造を有する容量素子１３１の下層には第１の水素バリア膜１３４が配置されており、さらに、容量素子１３１の上部及び側壁を被覆するように第２の水素バリア膜１３５が配置されている。第１の水素バリア膜１３４と第２の水素バリア膜１３５とは、第１の水素バリア膜１３５の上面において接続されている。
図２５に示す構造を採用した場合には、第１の水素バリア膜１３４と第２の水素バリア膜１３５とを接続する部分において、容量素子１１７の高さに相当する段差、具体的には、約１μｍ程度の段差が発生する。このように高い段差が発生すると、ウエハー全面に渡って前記段差を緩和することは非常に困難である。したがって、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することが非常に困難となる。また、下部に配置された第１の水素バリア膜と接続されると共に容量素子の上部に配置された第２の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを確保することが非常に困難となる。
以上のように、従来例に示した立体構造を有する容量素子では、立体構造特有の形状に起因した課題を解決することが可能な、水素バリア膜によって最適に被覆された構造を実現することができない。このため、強誘電体又は高誘電体よりなる容量絶縁膜を用いた高性能であって且つ高集積である容量素子を実用化することができないという課題を有していた。
前記に鑑み、本発明の目的は、高段差を発生させることなく、水素バリア膜によって被覆される構造を有する容量素子及びその製造方法を提供することである。これにより、水素による容量絶縁膜の特性劣化を防止して、優れた特性を有する容量素子及びその製造方法を実現する。
前記の目的を達成するために、本発明の第１の容量素子は、下部電極と、下部電極に対向して形成された上部電極と、下部電極と上部電極との間に形成された強誘電体又は高誘電体よりなる容量絶縁膜とから構成された容量素子において、下部電極、容量絶縁膜及び上部電極は、少なくとも、上面に第１の水素バリア膜が配置されている層間絶縁膜に設けられたホールの内部から該ホールの上方にかけて形成されており、上部電極の上面と該上部電極のうちホールの上方に形成されている部分の側面とを覆うように、第１の水素バリア膜と接する第２の水素バリア膜を配置していることを特徴とする。
第１の容量素子によると、容量素子の上面及び側面を覆う第２の水素バリア膜は、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続しているので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第２の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１及び第２の水素バリア膜によって容量素子を被覆するので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
第１の容量素子において、ホールの側壁には、第１の水素バリア膜と接する第３の水素バリアが配置されていることが好ましい。
このようにすると、高い段差を発生させることなく、第１、第２及び第３の水素バリア膜によって容量素子を被覆することができ、特に第３の水素バリア膜によって、層間絶縁膜から容量素子の側面への水素の拡散を防止できるので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化をより抑制することができる。
この場合において、ホールの下側に、上面がホールの底部以上の大きさを有する第５の水素バリア膜が配置されており、第５の水素バリア膜と第３の水素バリア膜とは接していることが好ましい。
このようにすると、第１、第２、第３、及び第５の水素バリア膜によって容量素子を完全に被覆することができ、特に第５の水素バリア膜によって、下方からの容量素子への水素の拡散を防止できるので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化をより確実に防止することができる。
第１の容量素子において、ホールの側壁には、第１の水素バリア膜と接する第３の水素バリアが配置されており、ホールの底部には、第３の水素バリア膜と接する第４の水素バリア膜が配置されていることが好ましい。
このようにすると、高い段差を発生させることなく、第１、第２、第３、及び第４の水素バリア膜によって容量素子を完全に被覆することができ、特に第４の水素バリア膜によって、下方からの容量素子への水素の拡散を防止できるので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を確実に抑制することができる。
この場合において、ホールの下側に、少なくとも前記第４の水素バリア膜と接する第５の水素バリア膜が配置されていることが好ましい。
このようにすると、容量素子への下方からの水素の拡散に対するバリア性能を強化することができる。
さらに、層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、埋め込みプラグの上端は、第５の水素バリア膜の下面と接していることが好ましい。
このように、容量素子と基板とを接続するプラグコンタクトを設けた場合であっても、容量素子を水素バリア膜によって完全に被覆することができる。
さらに、下層絶縁膜の最上層には、埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、第６の水素バリア膜は、第５の水素バリア膜と接していることが好ましい。
このようにすると、容量素子への下方からの水素の拡散に対するバリア性能をより強化することができる。特に、下層絶縁膜からの水素の拡散の防止に効果がある。
さらに、埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、第７の水素バリア膜は、第５の水素バリア膜と接していることが好ましい。
このようにすると、容量素子へのプラグコンタクトからの水素の拡散に対するバリア性能を強化することができる。
また、第１の容量素子において、層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、埋め込みプラグの上端は、ホールの底部と接していることが好ましい。
このようにすると、容量素子と基板とを接続するプラグコンタクトを設けた場合であっても、容量素子の特性劣化を防止できる。
この場合において、下層絶縁膜の最上層には、埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、第６の水素バリア膜は、ホールの底部と接していることが好ましい。
このようにすると、容量素子への下方からの水素の拡散に対するバリア性能を強化することができる。特に、下層絶縁膜からの水素の拡散の防止に効果がある。
この場合において、埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、第７の水素バリア膜は、ホールの底部と接していることが好ましい。
このようにすると、容量素子へのプラグコンタクトからの水素の拡散に対するバリア性能を強化することができる。
前記の課題を解決するために、本発明に係る第２の容量素子は、下部電極と、下部電極に対向して形成された上部電極と、下部電極と上部電極との間に形成された強誘電体又は高誘電体よりなる容量絶縁膜とを備えた容量素子において、下部電極、容量絶縁膜及び上部電極は、少なくとも、上面に第１の水素バリア膜が配置されている層間絶縁膜に設けられたホールの内部から該ホールの上方にかけて形成されており、上部電極の上面と該上部電極のうちホールの上方に形成されている部分の側面とを覆うように、第１の水素バリア膜と接する第２の水素バリア膜が配置されており、ホールの側壁と下部電極との間には、上面が第１の層水素バリア膜の上面の高さよりも高く延びている第３の水素バリア膜が配置されており、第３の水素バリア膜と第１の水素バリア膜とは、第３の水素バリア膜の外側の側面において接していることを特徴とする。
第２の容量素子によると、容量素子の上面及び側面を覆う第２の水素バリア膜は、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続しているので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第２の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１、第２及び第３の水素バリア膜によって容量素子を被覆するので、容量素子の上方又は側方から拡散する水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
第２の容量素子において、下部電極、容量絶縁膜、及び上部電極は、第３の水素バリア膜の上面及び外側の側面に沿うように、ホールの上方から第１の水素バリア膜の上面に延びていることが好ましい。
このようにすると、容量素子の面積を増大させることができるため、大容量の容量素子を実現できると共に、水素による容量絶縁膜の還元を起因とした容量素子の特性劣化を抑制できる。
第２の容量素子において、ホールの下側に、上面がホールの底部以上の大きさを有する第５の水素バリア膜が配置されており、第５の水素バリア膜と第３の水素バリア膜とは接していることが好ましい。
このようにすると、第１、第２、第３、及び第５の水素バリア膜によって容量素子を完全に被覆することができ、特に第５の水素バリア膜によって、下方からの容量素子への水素の拡散を防止できるので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化をより確実に防止することができる。
第２の容量素子において、ホールの底部と下部電極との間には、第３の水素バリア膜と接する第４の水素バリア膜が配置されていることを特徴とする。
このようにすると、高い段差を発生させることなく、第１、第２、第３、及び第４の水素バリア膜によって容量素子を完全に被覆することができ、特に第４の水素バリア膜によって、下方からの容量素子への水素の拡散を防止できるので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を確実に抑制することができる。
この場合において、ホールの下側に、少なくとも第４の水素バリア膜と接する第５の水素バリア膜が配置されていることが好ましい。
このようにすると、容量素子への下方からの水素の拡散に対するバリア性能を強化することができる。
さらに、層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、埋め込みプラグの上端は、第５の水素バリア膜の下面と接していることが好ましい。
このように、容量素子と半導体基板とを接続するプラグコンタクトを設けた場合であっても、容量素子を水素バリア膜によって完全に被覆することができる。
さらに、下層絶縁膜の最上層には、埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、第６の水素バリア膜は、第５の水素バリア膜と接していることが好ましい。
このようにすると、容量素子への下方からの水素の拡散に対するバリア性能をより強化することができる。特に、下層絶縁膜からの水素の拡散の防止に効果がある。
さらに、埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、第７の水素バリア膜は、第５の水素バリア膜と接していることが好ましい。
このようにすると、容量素子へのプラグコンタクトからの水素の拡散に対するバリア性能を強化することができる。
また、第１の容量素子において、層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、埋め込みプラグの上端は、ホールの底部と接していることが好ましい。
このようにすると、容量素子と半導体基板とを接続するプラグコンタクトを設けた場合であっても、容量素子の特性劣化を防止できる。
この場合において、下層絶縁膜の最上層には、埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、第６の水素バリア膜は、ホールの底部と接していることが好ましい。
このようにすると、容量素子への下方からの水素の拡散に対するバリア性能を強化することができる。
この場合において、埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、第７の水素バリア膜は、ホールの底部と接していることが好ましい。
第２の容量素子において、第１の水素バリア膜の上面から第２の水素バリア膜の最上面までの高さは、２０ｎｍから２００ｎｍの範囲であることが好ましい。
第１又は第２の容量素子において、第３の水素バリア膜は、下部電極と接している場合に、第３の水素バリア膜に導電性材料を使用すると、第３の水素バリア膜は、水素バリア性能だけではなく、下部電極へ電気を導通させる役割も兼ねることができる。
第１又は第２の容量素子において、第３及び第４の水素アリア膜は、下部電極と接している場合に、第３及び第４の水素バリア膜に導電性材料を使用すると、第３の水素バリア膜及び第４の水素バリア膜は、水素バリア性能だけではなく、下部電極へ電気を導通させる役割も兼ねることができる。
第１又は第２の容量素子において、第４の水素バリア膜は、水素の拡散防止膜であると共に酸素の拡散防止膜であることが好ましい。
このようにすると、強誘電体又は高誘電体を結晶化する際に必要となる６００℃以上の高温酸素雰囲気でのアニールの際に、酸素が、下部電極と基板とを接続するプラグコンタクトへ拡散することに起因したコンタクト抵抗の高抵抗化を防止することができる。
第１又は第２の容量素子において、第７の水素バリア膜は、第６の水素バリア膜と接している場合には、容量素子への下方からの水素の拡散に対するバリア性能を強化できる。
第１又は第２の容量素子において、第１の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯのうちのいずれか１つの材料又は複数の材料を含んでいることが好ましい。
第１又は第２の容量素子において、第２の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることが好ましい。
第１又は第２の容量素子において、第３の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることが好ましい。
第１又は第２の容量素子において、第４の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることが好ましい。
第１又は第２の容量素子において、第５の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることが好ましい。
第１又は第２の容量素子において、第６の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯのうちのいずれか１つの材料又は複数の材料を含んでいることが好ましい。
第１又は第２の容量素子において、第７の水素バリア膜は、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＡｌＮ、ＴａＳｉＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることが好ましい。
第１又は第２の容量素子において、導電性材料は、ポリシリコン又はタングステンであることが好ましい。
第１又は第２の容量素子において、容量絶縁膜は、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12、（ＢａxＳｒ1-x）ＴｉＯ3（但し、０≦ｘ≦１）、又はＴａ2Ｏ5 よりなることが好ましい。
第１又は第２の容量素子において、下部電極は、Ｐｔ、Ｉｒ、又はＲｕの貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいることが好ましい。
第１又は第２の容量素子において、下部電極は、導電性酸素バリア層を含み、導電性酸素バリア層は、Ｉｒ、ＩｒＯ2、Ｒｕ、ＲｕＯ2、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、及びＴａＳｉＮのうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいることが好ましい。
第１又は第２の容量素子において、上部電極は、Ｐｔ、Ｉｒ、又はＲｕの貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいることが好ましい。
このように、容量素子の構造に最適な材料を選択することにより、高性能であって且つ大容量を有する立体構造の容量素子を実現できる。
また、前記の課題を解決するために、本発明に係る第１の容量素子の製造方法は、基板上に、層間絶縁膜を形成する工程と、層間絶縁膜の上に、第１の水素バリア膜を形成する工程と、第１の水素バリア膜及び層間絶縁膜に、コンタクトホールを形成する工程と、コンタクトホールの側壁及び底部を被覆するように、第１の水素バリア膜と接する第２の水素バリア膜を形成する工程と、第２の水素バリア膜を覆うように、下部電極、強誘電体又は高誘電体よりなる容量絶縁膜、及び上部電極を順次形成する工程と、上部電極の上面と該上部電極のうちホールの上方に形成されている部分の側面を覆うように、第１の水素バリア膜と接する第３の水素バリア膜を形成する工程とを有することを特徴とする。
第１の容量素子の製造方法によると、容量素子の上面及び側面を覆う第３の水素バリア膜を、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続するので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第３の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１、第２及び第３の水素バリア膜によって容量素子を被覆するので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
また、前記の課題を解決するために、本発明に係る第２の容量素子の製造方法は、基板上に、層間絶縁膜を形成する工程と、層間絶縁膜の上に、第１の水素バリア膜を形成する工程と、第１の水素バリア膜の上に、上層絶縁膜を形成する工程と、上層絶縁膜、第１の水素バリア膜及び層間絶縁膜に、コンタクトホールを形成する工程と、コンタクトホールの側壁及び底部を被覆するように、第１の水素バリア膜と接する第２の水素バリア膜を形成する工程と、エッチングによって上層絶縁膜を選択的に除去することにより、第１の水素バリア膜の上面を露出させると共に、第２の水素バリア膜の外側の側面であって第１の水素バリア膜よりも高い位置に存在している部分を露出させる工程と、第２の水素バリア膜の内側の側面、底面、上面、及び露出している外側の側面を覆うように、下部電極、強誘電体又は高誘電体よりなる容量絶縁膜、及び上部電極を順次形成する工程と、上部電極の上面と該上部電極のうちホールの上方に形成されている部分の側面を覆うように、第１の水素バリア膜と接する第３の水素バリア膜を形成する工程とを有することを特徴とする。
第２の容量素子の製造方法によると、容量素子の上面及び側面を覆う第３の水素バリア膜を、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続するので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第３の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１、第２及び第３の水素バリア膜によって容量素子を被覆するので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
第２の容量素子の製造方法において、エッチングは、上層絶縁膜と第１の水素バリア膜とのエッチングレートの比、及び、上層絶縁膜と第２の水素バリア膜とのエッチングレートの比が、それぞれ１０：１以上となるように行なわれることが好ましい。
このようにすると、選択的に上層絶縁膜をエッチングによって除去できるので、容易な方法で、高い段差を発生させることなく、水素バリア膜によって完全に被覆された容量素子を製造することができる。
第２の容量素子の製造方法において、上層絶縁膜は、ＳｉＯ2 よりなることが好ましい。
第２の容量素子の製造方法において、エッチングは、フッ酸を使用したウエットエッチングであることが好ましい。
このようにすると、容易な方法で、高い段差を発生させることなく、水素バリア膜によって完全に被覆された容量素子を製造することができる。
第２の容量素子の製造方法において、エッチングは、フッ素と酸素との混合ガスを使用したドライエッチングであることが好ましい。
このようにすると、容易な方法で、高い段差を発生させることなく、水素バリア膜によって完全に被覆された容量素子を製造することができる。
第２の容量素子の製造方法において、第１の水素バリア膜を形成する工程は、ホールの側壁及び底部並びに層間絶縁膜の上面に水素バリア材料を形成した後、ＣＭＰ法又はエッチバック法により、層間絶縁膜の上面に形成されている水素バリア材料を選択的に除去することが好ましい。
このようにすると、容易な方法で、円筒形状を有する水素バリア膜を形成することができる。
本発明に係る第１の容量素子によると、容量素子の上面及び側面を覆う第２の水素バリア膜は、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続しているので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第２の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１及び第２の水素バリア膜によって容量素子を被覆するので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
本発明に係る第２の容量素子によると、容量素子の上面及び側面を覆う第２の水素バリア膜は、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続しているので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第２の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１、第２及び第３の水素バリア膜によって容量素子を被覆するので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
本発明に係る第１の容量素子の製造方法によると、容量素子の上面及び側面を覆う第３の水素バリア膜を、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続するので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第３の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１、第２及び第３の水素バリア膜によって容量素子を被覆するので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
本発明に係る第２の容量素子の製造方法によると、容量素子の上面及び側面を覆う第３の水素バリア膜を、容量素子の底部よりも上部に位置する層間絶縁膜の最上層に配置された第１の水素バリア膜と接続するので、従来例に示したような高い段差が発生することがない。これにより、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。また、第３の水素バリア膜の加工においても、マスクパターンを形成する際に使用するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保できる。さらに、第１、第２及び第３の水素バリア膜によって容量素子を被覆するので、水素による容量絶縁膜の還元に起因した容量素子の特性劣化を抑制できる。このように、容易な方法によって、高性能であって且つ大容量を有する立体構造の容量素子を小面積で実現できる。
以下、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る容量素子について、図１並びに図２(a) 及び(b) を参照しながら説明する。
図１は、本発明の第１の実施形態に係る立体構造（凹型）を有する容量素子を使用した半導体記憶装置の要部平面図を示している。また、図２(a) 及び(b) は、本発明に係る第１の実施形態に係る立体構造を使用した半導体記憶装置の要部断面図を示しており、具体的には、図２(a) は、図１におけるIIa-IIa 線の要部断面図であり、図２(b) は、図１におけるIIb-IIb 線の要部断面図である。
図１並びに図２(a) 及び(b) に示すように、半導体基板１０上には、素子分離領域１１及び活性領域１２が形成されており、さらに、ゲート１３が形成されている。素子分離領域１１及び活性領域１２を有する半導体基板１０上の全面に亘って、ゲート１３を覆うように、膜厚が５００〜１０００ｎｍであるＳｉＯ2 又はＳｉＮよりなる下層絶縁膜１４が形成されている。下層絶縁膜１４には、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンよりなると共に下端が活性領域１２と接するプラグコンタクト１５が形成されている。
下層絶縁膜１４及びプラグコンタクト１５の上には、ＳｉＯ2 よりなる層間絶縁膜１６が形成されており、該層間絶縁膜１６の上面には、ＳｉＮよりなる第１の水素バリア膜１７が形成されている。層間絶縁膜１６及び第１の水素バリア膜１７には、プラグコンタクト１５の上端を露出させるホール１８が形成されている。なお、このホール１８の底部及び側壁を利用して後述する立体構造を有する容量素子を形成する。
容量素子の容量を大きくするためには、層間絶縁膜１６の膜厚をなるべく厚くする必要があるが、本実施形態においては、層間絶縁膜１６の膜厚は、１μｍ以上としている。また、第１の水素バリア膜１７の膜厚は、水素の拡散を防止できる膜厚以上あれば十分であるので、本実施形態においては、１０ｎｍ以上としている。また、ホール１８の直径は、０．２μｍから１μｍの範囲を想定しており、本実施形態においては約０．６μｍとしている。
ホール１８の底部には、下面がプラグコンタクト１５の上端と接するように、ＴｉＡｌＮよりなる第４の水素バリア膜１９が配置されている。さらに、ホール１８の側壁には、第１の水素バリア膜１７と第４の水素バリア膜１９とに接するように、ＴｉＡｌＮよりなる第３の水素バリア膜２０が配置されている。本実施形態においては、第４の水素バリア膜１９と第３の水素バリア膜２０とを同一材料にすることによって、第４の水素バリア膜１９と第３の水素バリア膜２０とを同一の工程で形成することを可能にしている。また、第４の水素バリア膜１９及び第３の水素バリア膜２０の膜厚は、それぞれ、１０ｎｍ以上としている。さらに、第４の水素バリア膜１９は、後述する容量絶縁膜２２の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト１５へ到達することによるコンタクト抵抗の上昇を防止するための酸素バリア膜としての役割も有している。
第４の水素バリア膜１９と第３の水素バリア膜２０との上には、下部電極２１が形成されている。下部電極２１は、本実施形態においては、例えば、上から順にＰｔ／ＩｒＯ2 ／Ｉｒの積層構造を有している。ＩｒＯ2 ／Ｉｒは、前述のように、容量絶縁膜の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト１５へ到達することによるコンタクト抵抗の上昇を防止するための酸素バリア膜である。なお、下部電極２１を構成するＰｔ、ＩｒＯ2 、及びＩｒのそれぞれの膜厚は、いずれも１０ｎｍから５０ｎｍの範囲である。さらに、本実施形態においては、下部電極２１の端部における側面形状と第４の水素バリア膜１９の端部の側面形状とを同一の形状にしている。これにより、下部電極２１の形成、及び第４の水素バリア膜１９の形成の際に、マスクを形成する回数を削減することができる。
複数の下部電極２１の上面及び側面、並びに第２の水素バリア膜１７の上面には、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 （０≦ｘ≦１）よりなる容量絶縁膜２２が形成されている。立体構造を有する下部電極２１を被覆するように容量絶縁膜２２を形成するためには、有機金属化学気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ法という）を用いて容量絶縁膜２２を形成する。また、容量絶縁膜２２の膜厚は、１２．５ｎｍから１００ｎｍの範囲である。
容量絶縁膜２２には、図２(b) に示すように、下部電極２１が露出するように設けられたコンタクトホール２３が形成されており、該コンタクトホール２３は、後述する上部電極２４と下部電極２１とを接続する役割を有している。また、容量絶縁膜２２の上面及び側面、並びにコンタクトホール２３の側面及び底部を被覆するように、Ｐｔよりなる上部電極２４が形成されている。これにより、上部電極２４には、下部電極２１を介して電気信号が伝達される。この構造の長所は、上部電極２４の上部に形成される配線と上部電極２４とを電気的に接続するために、上部電極２４の上部を被覆する後述の第２の水素バリア膜２６にコンタクトホールを形成する必要がない、つまり第２の水素バリア膜２６を除去する必要がないので、水素バリア膜によって容量素子を完全に被覆する構造を容易に実現できる。
また、容量絶縁膜２２の上面及び側面、並びにコンタクトホール２３の内部を被覆するように、複数の下部電極２１と対向するようにＰｔよりなる上部電極２４が形成されており、該上部電極２４の膜厚は、第１の水素バリア膜１７の上方の領域において、１０ｎｍから５０ｎｍの範囲である。なお、本実施形態においては、上部電極２４の端部の側面形状と容量絶縁膜２２の端部の側面形状とを同一形状にしている。これにより、上部電極２４及び容量絶縁膜２２を形成する際に、マスクを形成する回数を削減することができる。このように、下部電極２１と容量絶縁膜２２と上部電極２４とをホール１８の内壁に沿ってホール１８の内部から上方にかけて形成することにより、凹型の立体形状を有する情報記憶用の容量素子２５が完成する。
また、上部電極２４の上面及び側面、並びに容量絶縁膜２２の側面には、Ａｌ2Ｏ3又はＴｉＡｌＮよりなる第２の水素バリア膜２６が形成されている。第２の水素バリア膜２６は、上部電極２４及び容量絶縁膜２２が形成されていない領域において第１の水素バリア膜１７と接している。
これにより、容量素子２５は、第１の水素バリア膜１７、第２の水素バリア膜２６、第３の水素バリア膜２０、及び第４の水素バリア膜１９により、完全に被覆されている。
ここで、第２の水素バリア膜２６を形成する場合の段差、又は第２の水素バリア膜２６を形成した後の段差は、上部電極２４の膜厚、容量絶縁膜２２の膜厚、下部電極２１の膜厚、及び第３の水素バリア膜２０の膜厚の合計となる。具体的には、最大で３１０ｎｍ程度の非常に小さい段差となる。
以上のように、本実施形態に係る容量素子は、第１の水素バリア膜、第２の水素バリア膜、第３の水素バリア膜、及び第４の水素バリア膜によって、完全に被覆されている。このため、水素による容量絶縁膜の還元に起因する容量素子の特性劣化を防止することができる。また、水素バリア膜によって容量素子を完全に被覆する構造を形成した後であっても、最大３１０ｎｍ程度と非常に低い段差しか形成されない。このため、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。さらに、容量素子の上部及び側壁を被覆する水素バリア膜を形成する工程において存在する段差についても最大３１０ｎｍ程度と非常に低いので、水素バリア膜を加工するためにマスクパターンを形成するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。
＜第１の変形例＞
以下に、第１の実施形態における第１の変形例に係る容量素子について、図３を参照しながら説明する。なお、図３における構成要素のうち、図２(a) 及び(b) に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
図３は、第１の実施形態における第１の変形例に係る容量素子の要部断面図を示しており、以下では、図３に示す容量素子が図２(a) に示した容量素子と異なる点を主に説明する。
図３に示すように、下層絶縁膜１４の上には、プラグコンタクト１５の上端を覆うように、ＴｉＡｌＮよりなる第５の水素バリア膜２７が配置されている。また、第５の水素バリア膜２７の上面は、ホール１８の底部に配置されている第４の水素バリア膜１９の下面とホール１８の側壁に配置されている第３の水素バリア膜２０の端部とに接している。なお、図３に示すように、第５の水素バリア膜２７の上面は、ホール１８の下方からの水素の進入をより確実に阻止することを考慮すると、ホール１８の底部が占める領域以上の領域を有していることが望ましいが、第５の水素バリア膜２７の上には第４の水素バリア膜１９が配置されているので、第５の水素バリア膜２７の上面が占める領域は図３に示す場合に限定されるものではない。
このように、第１の変形例に係る容量素子によると、第５の水素バリア膜２７が配置されていることによって、ホール１８の下方から進入してくる水素の拡散に対するバリア性能を強化することができる。したがって、水素による容量絶縁膜の還元に起因する容量素子の特性劣化を防止することができる。
また、第５の水素バリア膜２７は、容量絶縁膜２２の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト１５へ到達することによってコンタクト抵抗が上昇することを防止するための酸素バリア膜としての役割も有している。なお、第５の水素バリア膜２７の膜厚は、１０ｎｍから１００ｎｍの範囲に設定している。
＜第２の変形例＞
以下に、第１の実施形態における第２の変形例に係る容量素子について、図４を参照しながら説明する。なお、図４における構成要素のうち、図２(a) 及び(b) に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
図４は、第１の実施形態における第２の変形例に係る容量素子の要部断面図を示しており、以下では、図４に示す容量素子が図２(a) に示した容量素子と異なる点を主に説明する。
図４に示すように、下層絶縁膜１４の上には、プラグコンタクト１５の上端を覆うように、導電性材料よりなる第５の水素バリア膜２７が配置されている。また、ホール１８の底部には、第４の水素バリア膜１９は形成されていないので、第５の水素バリア膜２７の上面は、ホール１８の底部が占める領域以上の領域を有しており、且つ、下部電極２１の最下面と第３の水素バリア膜２０の端部とに接している。なお、第２の変形例においては、第５の水素バリア膜２７としてＴｉＡｌＮを採用しおり、その膜厚は、１０ｎｍから１００ｎｍの範囲に設定されている。
このように、第２の変形例に係る容量素子によると、第１の利点として、図２(a) に示した第４の水素バリア膜１９を形成していない場合であっても、第１の水素バリア膜１７、第２の水素バリア膜２６、第３の水素バリア膜２０、及び第５の水素バリア膜２７によって、容量素子２５が完全に被覆される構造を実現することができる。
また、第２の利点として、第３の水素バリア膜２０として絶縁性材料を使用できることである。すなわち、一般に、容量素子の高集積化を実現するためには、ホール１８の直径を可能な限り小さくすると共にホール１８の深さを可能な限り深くすることが必要となる。したがって、ホール１８の内部に形成する膜としては、段差被覆性に優れると共に膜厚を薄く（５０ｎｍ以下が望ましい）できる材料を使用できれば有利である。段差被覆性に優れた成膜方法といえば、化学気相成膜法（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ法という）又は原子層成膜法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ法という）等があるが、金属に代表される導電性材料は、ＣＶＤ法又はＡＬＤ法によって成膜することは非常に困難である。一方、絶縁性材料を用いる場合には、ＣＶＤ法又はＡＬＤ法によって成膜することが比較的容易である。そこで、第２の変形例において、第３の水素バリア膜２０として、例えばＡｌ2Ｏ3を用いることによって、第３の水素バリア膜２０の段差被覆性及び薄膜化が可能になり、容量素子の高集積化を実現することができる。なお、第３の水素バリア膜２０の膜厚は、２ｎｍから２０ｎｍの範囲としている。
＜第３の変形例＞
以下に、第１の実施形態における第３の変形例に係る容量素子について、図５(a) 及び(b) 並びに図６(a) 及び(b) を参照しながら説明する。
図５(a) 及び(b) 並びに図６(a) 及び(b) は、第１の実施形態における第３の変形例に係る容量素子の要部断面図を示している。なお、図５(a) 及び(b) 並びに図６(a) 及び(b) における構成要素のうち、図２(a) 及び(b) 並びに図３及び図４に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
第１の実施形態における第３の変形例に係る容量素子においては、第６の水素バリア膜２８が配置されている点が特徴であるので、以下では、その特徴的な部分を中心に説明する。
まず、第３の変形例に係る容量素子の図５(a) に示す構造は、図２(a) と比較すると、下層絶縁膜１４の最上層に、ＳｉＮよりなる第６の水素バリア膜２８が配置されている点で大きく異なっている。第６の水素バリア膜２８の上面は第４の水素バリア膜１９の底面と第３の水素バリア膜２０の端部とに接している。
次に、第３の変形例に係る容量素子の図５(b) に示す構造は、図２(a) と比較すると、第４の水素バリア膜１９が形成されておらず、さらに、下層絶縁膜１４の最上層に、ＳｉＮよりなる第６の水素バリア膜２８が配置されている点で大きく異なっている。第６の水素バリア膜２８の上面は下部電極２１の底面と第３の水素バリア膜２０の端部とに接している。
また、第３の変形例に係る容量素子の図６(a) に示す構造は、図３と比較すると、下層絶縁膜１４の最上層に、ＳｉＮよりなる第６の水素バリア膜２８が配置されている点で大きく異なっている。第６の水素バリア膜２８の上面は第５の水素バリア膜２７の底面に接している。なお、第５の水素バリア膜２７の上面が占める領域の大きさについては、前述の第１の変形例において説明した通りである。
さらに、第３の変形例に係る容量素子の図６(b) に示す構造は、図４と比較すると、下層絶縁膜１４の最上層に、ＳｉＮよりなる第６の水素バリア膜２８が配置されている点で大きく異なっている。第６の水素バリア膜２８の上面は第５の水素バリア膜２７の底面に接している。なお、第５の水素バリア膜２７の上面が占める領域の大きさについては、前述の第２の変形例において説明した通りである。
このように、図５(a) 及び(b) 並びに図６(a) 及び(b) に示した第６の水素バリア膜２８は、その配置及び及び加工の際に、新たなマスクを必要としない。したがって、図５(a) 及び(b) 並びに図６(a) 及び(b) に示した容量素子によると、容易な方法によって、ホール１８の下方、特に下層絶縁膜１４から進入してくる水素の拡散に対するバリア性能をより強化することができる。これにより、水素による容量絶縁膜２２の還元に起因する容量素子２５の特性劣化を防止することができる。また、図５(b) 及び図６(b) に示した容量素子においては、前記第２の変形例と同様に、第３の水素バリア膜２０に絶縁性材料を用いることによって、第３の水素バリア膜２０の段差被覆性及び薄膜化が可能になり、容量素子の高集積化も実現することができる。なお、第３の変形例においては、第６の水素バリア膜２８の膜厚は、１０ｎｍから１５０ｎｍの範囲に設定されている。
＜第４の変形例＞
以下に、第１の実施形態における第４の変形例に係る容量素子について、図７(a) 及び(b) 並びに図８(a) 及び(b) を参照しながら説明する。
図７(a) 及び(b) 並びに図８(a) 及び(b) は、第１の実施形態における第４の変形例に係る容量素子の要部断面図を示している。なお、図７(a) 及び(b) 並びに図８(a) 及び(b) における構成要素のうち、図２(a) 及び(b) 、図３、図４、図５(a) 及び(b) 、並びに図６(a) 及び(b) に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
第１の実施形態における第４の変形例に係る容量素子においては、第７の水素バリア膜２９が配置されている点が特徴であるので、以下では、その特徴的な部分を中心に説明する。
まず、第４の変形例に係る容量素子の図７(a) に示す構造は、図５(a) と比較すると、プラグコンタクト１５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜２９が配置されている点で大きく異なっている。第７の水素バリア膜２９は、第６の水素バリア膜２８と接すると共に第４の水素バリア膜１９の下面と接している。
次に、第４の変形例に係る容量素子の図７(b) に示す構造は、図５(b) と比較すると、プラグコンタクト１５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜２９が配置されている点で大きく異なっている。第７の水素バリア膜２９は、第６の水素バリア膜２８と接すると共に下部電極２１の下面と接している。
また、第４の変形例に係る容量素子の図８(a) に示す構造では、図６(a) と比較すると、プラグコンタクト１５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜２９が配置されている点で大きく異なっている。第７の水素バリア膜２９は、第６の水素バリア膜２８と接すると共に第５の水素バリア膜２７の下面と接している。
さらに、第４の変形例に係る容量素子の図８(b) に示す構造では、図６(b) と比較すると、プラグコンタクト１５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜２９が配置されている点で大きく異なっている。第７の水素バリア膜２９は、第６の水素バリア膜２８と接すると共に第５の水素バリア膜２７の下面と接している。
このように、図７(a) 及び(b) 並びに図８(a) 及び(b) に示した容量素子によると、プラグコンタクト１５における最上層に第７の水素バリア膜２９をさらに配置しているので、プラグコンタクト１５から進入してくる水素の拡散に対するバリア性能をより強化することができる。これにより、水素による容量絶縁膜２２の還元に起因する容量素子２５の特性劣化を防止することができる。また、図７(b) 及び図８(b) に示した容量素子においては、前述のように、第３の水素バリア膜２０に絶縁性材料を用いることによって、第３の水素バリア膜２０の段差被覆性及び薄膜化が可能になり、容量素子の高集積化も実現することができる。なお、第４の変形例においては、第７の水素バリア膜２９の膜厚は、１０ｎｍから１５０ｎｍの範囲に設定されている。
なお、図示していないが、図７(a) 及び(b) 、並びに図８(a) 及び(b) において第６の水素バリア膜２８を配置しない構造を採用することも当然に可能である。
（第２の実施形態）
以下、本発明の第２の実施形態に係る容量素子の製造方法について、図９(a) 〜(c) 及び図１０(a) 及び(b) を参照しながら説明する。
図９(a) 〜(c) 及び図１０(a) 及び(b) は、第２の実施形態に係る容量素子の製造方法を示す工程断面図を示している。なお、第２の実施形態に係る容量素子の製造方法は、前述の第１の実施形態で説明した各容量素子の製造方法であるので、図９(a) 〜(c) 及び図１０(a) 及び(b) における構成要素のうち、前述の第１の実施形態で説明した各容量素子の構成要素と共通する部分は、同一の符号を用いている。
図９(a) に示すように、半導体基板１０上に、素子分離領域１１と活性領域１２とを形成し、さらに、ゲート１３を形成する。
次に、ＣＶＤ法により、半導体基板１０の全面を覆うように、ＳｉＯ2 又はＳｉＮを成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化し、膜厚が５００〜１０００ｎｍである下層絶縁膜１４を形成する。
次に、ドライエッチング法により、下層絶縁膜１４に、活性領域３を露出させるコンタクトホールを形成する。その後、ＣＶＤ法により、コンタクトホールの中を含む下層絶縁膜１４上の全面に亘って、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを成膜した後、ＣＭＰ法により、下層絶縁膜１４上に成膜されているタングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを除去してプラグコンタクト１５（径は０．２μｍ以下）を形成する。
次に、ＣＶＤ法により、下層絶縁膜１４及びプラグコンタクト１５の上に、ＳｉＯ2 よりなる膜厚が１μｍ以上である層間絶縁膜１６を形成した後、該層間絶縁膜１６の上面を被覆するように、ＳｉＮよりなる第１の水素バリア膜１７を形成する。なお、第１の水素バリア膜１７の膜厚は、水素の拡散を防止できる膜厚以上あれば十分であるので、１０ｎｍ以上であればよい。
次に、図９(b) に示すように、層間絶縁膜１６及び第１の水素バリア膜１７をドライエッチングすることにより、プラグコンタクト１５の上端を露出させるホール１８を形成する。なお、ホール１８の直径は、０．２μｍ〜１μｍの範囲を想定しており、本実施形態においては約０．６μｍとしている。
図９(c) に示すように、スパッタリング法又はＣＶＤ法により、ホール１８の底部及び側壁を被覆するように、第１の水素バリア膜１７の全面に、ＴｉＡｌＮよりなる水素バリア材料を成膜した後、スパッタリング法又はＣＶＤ法により、水素バリア材料の上に、上から順にＰｔ／ＩｒＯ2 ／Ｉｒが積層されてなる電極材料を形成する。その後、電極材料及び水素バリア材料を所望の形状に加工するために、塩素を含むガスを用いたドライエッチングを行なうことにより、第４の水素バリア膜１９及び第３の水素バリア膜２０を形成すると共に下部電極２１を形成する。すなわち、ホール１８の底部には、プラグコンタクト１５の上端と接する第４の水素バリア膜１９が配置されると共に、ホール１８の側壁には、第１の水素バリア膜１７及び第４の水素バリア膜１９と接する第３の水素バリア膜２０が配置される。また、第４の水素バリア膜１９の膜厚と第３の水素バリア膜２０の膜厚とは、それぞれ１０ｎｍ以上としている。また、本実施形態においては、第４の水素バリア膜１９及び第３の水素バリア膜２０としてそれぞれ同一の材料を用いることにより、第４の水素バリア膜１９と第３の水素バリア膜２０とを同一の工程により形成できる場合について説明したが、異なる工程により形成してもかまわない。なお、第４の水素バリア膜１９は、後述する容量絶縁膜２２の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト１５へ到達し、コンタクト抵抗の上昇を防止するための酸素バリア膜としての役割も有している。
一方、下部電極２１に含まれるＩｒＯ2 ／Ｉｒは、前述のように容量絶縁膜の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト１５へ到達し、コンタクト抵抗の上昇を防止するための酸素バリア膜である。なお、下部電極２１を構成する各膜の膜厚は、Ｐｔ、ＩｒＯ2 、及びＩｒともに１０ｎｍ〜５０ｎｍの範囲である。
また、本実施形態においては、下部電極２１の端部と第４の水素バリア膜１９及び第３の水素バリア膜２０よりなる水素バリア膜の端部とを同一形状にしている。これにより、マスクを形成する回数を削減することができる。
図１０(a) に示すように、複数の下部電極２１の上面及び側面、並びに第１の水素バリア膜１７の上面に、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 （０≦ｘ≦１）よりなる誘電体薄膜を形成する。また、立体構造を有する下部電極２１を被覆するように誘電体薄膜を形成するために、有機金属化学気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ法という）によって誘電体薄膜を形成する。また、誘電体博膜の膜厚は、１２．５ｎｍ〜１００ｎｍの範囲である。また、誘電体薄膜を成膜した後には、結晶化のために、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理が施されている。なお、熱処理は、炉又はＲＴＡ（Ｒａｐｉｄ Ｔｈａｒｍａｌ Ａｎｎｅａｌ）装置において実施される。
また、図１０(a) 及び(b) には示していなが、前記図２(b) に示したように、誘電体薄膜に対してエッチングを行なって、下部電極２１を露出させるコンタクトホール２３を形成する。この場合のエッチングは、フッ素を含むガスを用いたドライエッチング法を用いる。また、コンタクトホール２３は、後述の上部電極２４と下部電極２１とを接続する役割を有している。これにより、上部電極２４には、下部電極２１を介して電気信号が伝達される。
次に、スパッタリング法又はＣＶＤ法により、誘電体薄膜の上面及び側面、並びにコンタクトホール２３の側面及び底部を被覆するように、Ｐｔよりなる電極材料を成膜した後、電極材料と誘電体薄膜を所望に形状に加工するために、塩素又はフッ素を含むガスを用いたドライエッチング法により、容量絶縁膜２２及び上部電極２４を形成する。上部電極２４は複数の下部電極２１と対向するように形成される。また、上部電極２４の膜厚は、１０ｎｍから５０ｎｍの範囲である。
このように、下部電極２１と容量絶縁膜２２と上部電極２３とを、ホール１８の内壁に沿うように、ホール１８の内部及びその上方に形成することにより、凹型の立体形状を有する情報記憶用容量素子２５が完成する。
なお、本実施形態においては、上部電極２４の端部と容量絶縁膜２２の端部とを同一形状にしている。これにより、マスクを形成する回数を削減することができる。
また、ドライエッチング法によって電極材料が所望の形状に加工されることによって、上部電極２４及び容量絶縁膜２２が形成されていない領域においては、第１の水素バリア膜１７を露出させる。
図１０(b) に示すように、スパッタリング法又はＣＶＤ法により、上部電極２４の上面及び側面、並びに容量絶縁膜２２の側面に、Ａｌ2Ｏ3又はＴｉＡｌＮよりなる第２の水素バリア膜２６を形成する。第２の水素バリア膜２６は、上部電極２４及び容量絶縁膜２２が形成されていない領域においては、第１の水素バリア膜１７と必ず接している。これにより、容量素子２５は、第１の水素バリア膜１７、第２の水素バリア膜２６、第３の水素バリア膜２０、及び第４の水素バリア膜１９により、完全に被覆される。このため、水素による容量絶縁膜の還元に起因する容量素子の特性劣化を防止することができる。
また、水素バリア膜によって容量素子を完全に被覆する構造を形成した後であっても、従来例に示したような高い段差は形成されていない。このため、容量素子２５を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。さらに、容量素子２５の上部及び側壁を被覆する第２の水素バリア膜２６を形成する工程において存在する段差についても非常に低いので、第２の水素バリア膜２６を加工するためにマスクパターンを形成するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。
＜第１の変形例＞
以下に、第２の実施形態の第１の変形例に係る容量素子の製造方法について、前記図３並びに前記図９(a) 〜(c) 並びに図１０(a) 及び(b) を参照しながら説明する。なお、第１の変形例に係る容量素子の製造方法は、前記図３に示した容量素子の製造方法であって、第５の水素バリア膜２７を配置する点が特徴であるので、以下では、その特徴的な部分を中心に説明する。
前記図３に示すように、プラグコンタクト１５を形成するまでの工程は、前記図９(a) を用いた説明と同様である。
次に、下層絶縁膜１４及びプラグコンタクト１５上の全面に亘って、ＴｉＡｌＮよりなる水素バリア材料を成膜する。次に、塩素を含むガスを用いたドライエッチング法により、水素バリア材料を所望の形状に加工することにより、膜厚が１０〜１００ｎｍの範囲である第５の水素バリア膜２７を形成する。
次に、下層絶縁膜１４の上に、第５の水素バリア膜２７を覆うように、ＳｉＯ2 よりなるなる絶縁膜を成膜した後、ＣＭＰ法より、絶縁膜を平坦化することにより、層間絶縁膜１６を形成する。層間絶縁膜１６の膜厚は、第５の水素バリア膜２７の上で１μｍ以上としている。
次に、ＣＶＤ法により、層間絶縁膜１６の上に、ＳｉＮよりなる第１の水素バリア膜１７を形成する。第１の水素バリア膜１７の膜厚は、水素の拡散を防止できる膜厚以上あれば十分であるので、１０ｎｍ以上とする。
なお、以降の工程は、前記図９(b) 及び(c) 並びに図１０(a) 及び(b) と同様である。
このように、第５の水素バリア膜２７を設けることにより、容量素子２５への下方からの水素の拡散に対するバリア性能を強化することができる。
＜第２の変形例＞
以下に、第２の実施形態における第２の変形例に係る容量素子の製造方法について、前記図４、前記図９(a) 〜(c) 、並びに図１０(a) 及び(b) を参照しながら説明する。なお、第２の変形例に係る容量素子の製造方法は、前記図４に示した容量素子の製造方法であって、ホール１８の側壁に形成される第３の水素バリア膜２０のみを配置する点と第５の水素バリア膜２７を配置する点とが特徴であるが、第５の水素バリア膜２７を配置する方法は前述の第１の変形例で述べたので、以下では、ホール１８の側壁に第３の水素バリア膜２０のみを配置する方法を中心に説明する。
前記図３に示すように、プラグコンタクト１５を形成するまでの工程は、前記図９(a) を用いた説明と同様である。
次に、下層絶縁膜１４及びプラグコンタクト１５上の全面に亘って、ＴｉＡｌＮよりなる水素バリア材料を成膜する。次に、塩素を含むガスを用いたドライエッチング法により、水素バリア材料を所望の形状に加工することにより、膜厚が１０〜１００ｎｍの範囲である第５の水素バリア膜２７を形成する。
前記図４に示すように、プラグコンタクト１５を形成するまでの工程は、前記図９(a) を用いた説明と同様である。また、第５の水素バリア膜２７及び第１の水素バリア膜１７を形成するまでの工程は、前述の第２の実施形態における第２の変形例で説明したのと同様である。さらに、ホール１８を形成する工程は、前記図９(b) に示した工程と同様である。
次に、スパッタリング法又はＣＶＤ法により、ホール１８の底部及び側壁を被覆するように、第１の水素バリア膜１７の全面に、ＳｉＮ、Ａｌ2Ｏ3等の絶縁性水素バリア材料、又はＴｉＡｌＮよりなる水素バリア材料を成膜する。
次に、ドライエッチング法により、基板全面に対して異方性エッチングを行なってエッチバックすることにより、ホール１８の側壁のみに第３の水素バリア膜２０を形成する。このドライエッチングには、フッ素又は塩素を含むガスが用いられている。
ホール１８の側壁に第３の水素バリア膜２０を配置するのみで、ホール１８の底部に第４の水素バリア膜１９を配置しない構造による利点は、第３の水素バリア膜２０として絶縁性水素バリア材料の使用が可能になることである。つまり、第３の水素バリア膜２０に用いる材料として選択の幅が広がる点である。
次に、スパッタリング法又はＣＶＤ法により、基板全面に、上から順にＰｔ／ＩｒＯ2 ／Ｉｒが積層されてなる電極材料を形成した後、塩素を含むガスを用いたドライエッチング法により、電極材料を所望に形状に加工することにより、下部電極２１を形成する。
なお、以降の工程は、前記図１０(a) 及び(b) を用いた説明と同様である。
＜第３の変形例＞
以下に、第２の実施形態における第３の変形例に係る容量素子の製造方法について、前記図５(a) 及び(b) 、前記図６(a) 及び(b)、前記図９(a) 〜(c) 、並びに図１０(a) 及び(b) を参照しながら説明する。なお、第３の変形例に係る容量素子の製造方法は、前記図５(a) 及び(b) 、並びに図６(a) 及び(b) に示した容量素子の製造方法であって、前記第１及び第２の変形例と比較して、第６の水素バリア膜２８を配置する点が特徴であるので、以下では、第６の水素バリア膜２８の配置する方法を中心に説明する。
前記図５(a) 及び(b) 並びに図６(a) 及び(b) 示すように、半導体基板１０上に、素子分離領域１１及び活性領域１２を形成し、さらに、ゲート１３を形成する。
次に、ＣＶＤ法により、半導体基板１０の全面を覆うように、ＳｉＯ2 又はＳｉＮを成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化することにより、膜厚が５００〜１０００ｎｍである下層絶縁膜１４を形成する。
次に、ＣＶＤ法又はスパッタリング法により、下層絶縁膜１４の上に、ＳｉＮ、Ａｌ2Ｏ3 又はＴｉＡｌＯよりなる第６の水素バリア膜２８を成膜する。第６の水素バリア膜２８の膜厚は、１０〜１５０ｎｍの範囲である。
次に、ドライエッチング法により、第６の水素バリア膜２８及び下層絶縁膜１４に、活性領域１２へ通じるコンタクトホールを形成する。
次に、ＣＶＤ法により、コンタクトホールの中を含む第６の水素バリア膜２８の上の全面に亘って、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを成膜した後、ＣＭＰ法により、第６の水素バリア膜２８の上のタングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを除去してプラグコンタクト１５を形成する。
以降、前記図５(a) に示す容量素子を形成する場合には、前記図９(a) での工程と同様にして、第６の水素バリア膜２８及びプラグコンタクト１５の上に、層間絶縁膜１６及び第１の水素バリア膜１７を成膜する。なお、後の工程についても、図９(b) 及び(c) 並びに図１０(a) 及び(b) と同様である。
また、前記図５(b) に示す容量素子を形成する場合には、前記図９(a) での工程と同様にして、第６の水素バリア膜２８及びプラグコンタクト１５の上に、層間絶縁膜１６及び第１の水素バリア膜１７を成膜する。その後、前述の第２の変形例での説明と同様にして、ホール１８を形成した後に、ホール１８の側壁に第３の水素バリア膜２０を配置する。なお、後の工程についても、図９(b) 及び(c) 並びに図１０(a) 及び(b) と同様である。
また、前記図６(a) に示す容量素子を形成する場合には、前述の第１の変形例での説明と同様にして、第６の水素バリア膜２８及びプラグコンタクト１５の上に、プラグコンタクト１５の上端と接する第５の水素バリア膜２７を形成する。なお、後の工程についても、前述の第１の変形例での説明と同様に行なえばよい。
さらに、前記図６(b) に示す容量素子を形成する場合には、前述の第２の変形例での説明と同様にして、第６の水素バリア膜２８及びプラグコンタクト１５の上に、プラグコンタクト１５の上端と接する第５の水素バリア膜２７を形成する。なお、後の工程についても、前述の第２の変形例での説明と同様に行なえばよい。
このように、第６の水素バリア膜２８を設けることによって、容量素子２５への下方から水素の拡散に対するバリア性能を強化できる。
＜第４の変形例＞
以下に、第２の実施形態における第４の変形例に係る容量素子の製造方法について、前記図７(a) 及び(b) 、前記図８(a) 及び(b)、前記図９(a) 〜(c) 、並びに図１０(a) 及び(b) を参照しながら説明する。なお、第４の変形例に係る容量素子の製造方法は、前記図７(a) 及び(b) 、並びに図８(a) 及び(b) に示した容量素子の製造方法であって、前記第１〜第３の変形例と比較して、第７の水素バリア膜２９を配置する点が特徴であるので、以下では、第７の水素バリア膜２９を配置する方法を中心に説明する。
前記図７(a) 及び(b) 並びに図８(a) 及び(b) 示すように、半導体基板１０上に、素子分離領域１１及び活性領域１２を形成し、さらに、ゲート１３を形成する。
次に、ＣＶＤ法により、半導体基板１０の全面を覆うように、ＳｉＯ2 又はＳｉＮを成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化することにより、膜厚が５００〜１０００ｎｍである下層絶縁膜１４を形成する。
次に、ＣＶＤ法又はスパッタリング法により、下層絶縁膜１４の上に、ＳｉＮ、Ａｌ2Ｏ3 又はＴｉＡｌＯよりなる第６の水素バリア膜２８を成膜する。第６の水素バリア膜２８の膜厚は、１０〜１５０ｎｍの範囲である。
次に、ドライエッチング法により、第６の水素バリア膜２８及び下層絶縁膜１４に、活性領域１２へ通じるコンタクトホールを形成する。
次に、ＣＶＤ法により、コンタクトホールの中を含む第６の水素バリア膜２８の上の全面に亘って、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを成膜した後、ＣＭＰ法により、第６の水素バリア膜２８の上のタングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを除去してプラグコンタクト１５を形成する。
次に、ドライエッチング法により、プラグコンタクト１５の内部のタングステン又は低抵抗ポリシリコンをエッチバックして、リセスを形成する。なお、このエッチバックには、フッ素を含むガスが使用される。また、リセスの深さは、２０〜１００ｎｍに範囲である。
次に、プラグコンタクト１５に形成されたリセスを埋め込むように、膜厚が１０〜１５０ｎｍであるＴｉＡｌＮよりなる水素バリア材料を基板全面に亘って成膜する。
次に、ＣＭＰ法又はエッチバック法により、リセス内部以外に成膜されている水素バリア材料を除去して、リセス内部にのみに第７の水素バリア膜２９を形成する。
以降、前記図７(a) に示す容量素子を形成する場合には、前記図９(a) での工程と同様にして、第６の水素バリア膜２８及びプラグコンタクト１５の上に、層間絶縁膜１６及び第１の水素バリア膜１７を成膜する。なお、後の工程についても、図９(b) 及び(c) 並びに図１０(a) 及び(b) と同様である。
また、前記図７(b) に示す容量素子を形成する場合には、前記図９(a) での工程と同様にして、第６の水素バリア膜２８及びプラグコンタクト１５の上に、層間絶縁膜１６及び第１の水素バリア膜１７を成膜する。その後、前述の第２の変形例での説明と同様にして、ホール１８を形成した後に、ホール１８の側壁に第３の水素バリア膜２０を配置する。なお、後の工程についても、図９(b) 及び(c) 並びに図１０(a) 及び(b) と同様である。
また、前記図８(a) に示す容量素子を形成する場合には、前述の第１の変形例での説明と同様にして、第６の水素バリア膜２８及び第７の水素バリア膜２９の上に、第７の水素バリア膜２９の上面と接する第５の水素バリア膜２７を形成する。なお、後の工程についても、前述の第１の変形例での説明と同様に行なえばよい。
さらに、前記図８(b) に示す容量素子を形成する場合には、前述の第２の変形例での説明と同様にして、第６の水素バリア膜２８及び第７の水素バリア膜２９の上に、第７の水素バリア膜２９の上面と接する第５の水素バリア膜２７を形成する。なお、後の工程についても、前述の第２の変形例での説明と同様に行なえばよい。
このように、第７の水素バリア膜２９を設けることによって、容量素子２５への下方から水素の拡散に対するバリア性能を強化できる。
（第３の実施形態）
以下に、本発明の第３の実施形態に係る容量素子について、図１１〜図１７(a) 及び(b) を参照しながら説明する。
図１１は、本発明の第３の実施形態に係る立体構造（円筒型）を有する容量素子を使用した半導体記憶装置の要部平面図を示している。また、図１２(a) 及び(b) は、本発明に係る第３の実施形態に係る立体構造を使用した半導体記憶装置の要部断面図を示しており、具体的には、図１２(a) は、図１１におけるXIIa-XIIa 線の要部断面図であり、図１２(b) は、図１１におけるXIIb-XIIb 線の要部断面図である。
図１１並びに図１２(a) 及び(b) に示すように、半導体基板５０上には、素子分離領域５１及び活性領域５２が形成されており、さらに、ゲート５３が形成されている。素子分離領域５１及び活性領域５２を有する半導体基板５０上の全面に亘って、ゲート５３を覆うように、膜厚が５００〜１０００ｎｍであるＳｉＯ2 又はＳｉＮよりなる下層絶縁膜５４が形成されている。下層絶縁膜５４には、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンよりなると共に下端が活性領域５２と接するプラグコンタクト５５が形成されている。
下層絶縁膜５４及びプラグコンタクト５５の上には、膜厚が３００〜１０００ｎｍであるＳｉＯ2 よりなる層間絶縁膜５６が形成されており、該層間絶縁膜５６の上面には、ＳｉＮよりなる第１の水素バリア膜５７が形成されている。第１の水素バリア膜５７の膜厚は、水素の拡散を防止できる膜厚以上であれば十分であるので、本実施形態においては、１０ｎｍ以上としている。
層間絶縁膜５６及び第１の水素バリア膜５７には、プラグコンタクト５５の上端を露出させるホール５８が形成されている。ホール５８の底部には、下面がプラグコンタクト５５の上端と接するように、導電性であるＴｉＡｌＮよりなる第４の水素バリア膜５９が配置されている。さらに、ホール５８の側壁には、外側面で第１の水素バリア膜１７と接するように、同様にＴｉＡｌＮよりなり円筒型の形状を有する第３の水素バリア膜６０が配置されている。つまり、第３の水素バリア膜６０の上面は、第１の水素バリア膜５７の上面よりも上方に位置しており、第１の水素バリア膜５７の上面よりも突き出したような形状を有している。また、第３の水素バリア膜６０は、第４の水素バリア膜５９とも接している。本実施形態では、第１の水素バリア膜５７の上面から第３の水素バリア膜６０の上面までの高さを２０ｎｍ〜２００ｎｍの範囲としている。また、第３及び第４の水素バリア膜５９及び６０の膜厚は、水素の拡散を防止できる膜厚以上であれば十分であるので、本実施形態では、１０ｎｍ以上としている。また、第３の水素バリア膜６０の高さ（ホール５８の底部に位置する下面から上面までの長さ）は、十分な容量を確保するために、０．５μｍ以上としている。なお、本実施形態においては、第４の水素バリア膜５９と第３の水素バリア膜６０とを同一材料にすることによって、第４の水素バリア膜５９と第３の水素バリア膜６０とを同一の工程で形成することを可能にしている。
また、第３及び第４の水素バリア膜５９及び６０は、後述する容量絶縁膜６２の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト５５へ到達することによるコンタクト抵抗の上昇を防止するための酸素バリア膜としての役割も有している。
第３及び第４の水素バリア膜５９及び６０の表面、並びに第１の水素バリア膜５７の上には、下部電極６１が形成されている。下部電極６１は、本実施形態では、例えば、上から順にＰｔ／ＩｒＯ２／Ｉｒの積層構造を有している。ＩｒＯ2 ／Ｉｒは、前述のように、容量絶縁膜の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト５５へ到達することによるコンタクト抵抗の上昇を防止するための酸素バリア膜である。なお、下部電極６１を構成するＰｔ、ＩｒＯ2 、及びＩｒのそれぞれの膜厚は、いずれも１０ｎｍから５０ｎｍの範囲である。
複数の下部電極６１の上面及び側面、並びに第１の水素バリア膜５７の上面には、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 （０≦ｘ≦１）よりなる容量絶縁膜６２が形成されている。立体構造（円筒型）を有する下部電極５１を被覆するように容量絶縁膜６２を形成するためには、有機金属化学気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ法という）を用いて容量絶縁膜６２を形成する。また、容量絶縁膜６２の膜厚は、１２．５ｎｍから１００ｎｍの範囲である。
容量絶縁膜６２には、図１２(b) に示すように、下部電極６１が露出するように設けられたコンタクトホール６３が形成されており、該コンタクトホール６３は、後述する上部電極６４と下部電極６１とを接続する役割を有している。また、容量絶縁膜６２の上面及び側面、並びにコンタクトホール６３の側面及び底部を被覆するように、Ｐｔよりなる上部電極６４が形成されている。これにより、上部電極６４には、下部電極６１を介して電気信号が伝達される。この構造の長所は、上部電極６４の上部に形成される配線と上部電極６４とを電気的に接続するために、上部電極６４の上部を被覆する後述の第２の水素バリア膜６６にコンタクトホールを形成する必要がない、つまり第２の水素バリア膜６６を除去する必要がないので、水素バリア膜によって容量素子を完全に被覆する構造を容易に実現できる。
また、容量絶縁膜６２の上面及び側面、並びにコンタクトホール６３の内部を被覆するように、複数の下部電極６１と対向するようにＰｔよりなる上部電極６４が形成されており、該上部電極６４の膜厚は、第３の水素バリア膜６０の上方の領域において、１０ｎｍから５０ｎｍの範囲である。なお、本実施形態においては、上部電極６４の端部の側面形状と容量絶縁膜６２の端部の側面形状とを同一形状にしている。これにより、上部電極６４及び容量絶縁膜６２を形成する際に、マスクを形成する回数を削減することができる。このように、下部電極６１と容量絶縁膜６２と上部電極６４とをホール５８の内壁に沿ってホール５８の内部から上方にかけて形成することにより、円筒型の立体形状を有する情報記憶用容量素子６５が完成する。
また、第１の水素バリア膜５７よりも上に位置している容量素子６５の上部と側部を被覆するように、Ａｌ2Ｏ3又はＴｉＡｌＮよりなる第２の水素バリア膜６６が形成されている。第２の水素バリア膜６６は、上部電極６４及び容量絶縁膜６２が形成されていない領域において第１の水素バリア膜５７と接している。
これにより、容量素子６５は、第１の水素バリア膜５７、第２の水素バリア膜６６、第３の水素バリア膜６０、及び第４の水素バリア膜５９により、完全に被覆されている。したがって、第２の水素バリア膜６６を形成する場合の段差、又は第２の水素バリア膜６６を形成した後の段差は、上部電極６４の膜厚、容量絶縁膜６２の膜厚、下部電極６１の膜厚、及び第１の水素バリア膜５７の上面から第３の水素バリア膜６０の上面までの膜厚の合計となる。具体的には、最大で５００ｎｍ程度の非常に小さい段差となる。
これにより、容量素子６５は、第１の水素バリア膜５７、第２の水素バリア膜６６、第３の水素バリア膜６０、及び第４の水素バリア膜５９により、完全に被覆される。
ここで、第２の水素バリア膜６６を形成する場合に発生している段差は、前述の通り、最大で５００ｎｍ程度で、下層絶縁膜５４の上に第１の水素バリア膜５７を直接配置した場合と比較して、非常に低い段差となる。
以上のように、本実施形態に係る容量素子は、第１の水素バリア膜、第２の水素バリア膜、第３の水素バリア膜、及び第４の水素バリア膜によって、完全に被覆されている。このため、水素による容量絶縁膜の還元に起因する容量素子の特性劣化を防止することができる。また、水素バリア膜によって容量素子を完全に被覆する構造を形成した後であっても、非常に低い段差しか形成されない。このため、容量素子を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。さらに、容量素子の上部及び側壁を被覆する水素バリア膜を形成する工程において存在する段差についても非常に低いので、水素バリア膜を加工するためにマスクパターンを形成するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。
＜第１の変形例＞
以下に、第２の実施形態のおける第１の変形例に係る容量素子について、図１３(a) を参照しながら説明する。なお、図１３(a) における構成要素のうち、図１２(a) 及び(b) に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
図１３(a) は、第２の本実施形態における第１の変形例に係る容量素子の要部断面図を示しており、以下では、図１３(a) に示す容量素子が図１２(a) に示した容量素子と異なる点を主に説明する。
図１３(a) に示すように、下層絶縁膜５４の上には、プラグコンタクト５５の上端を覆うように、ＴｉＡｌＮよりなる第５の水素バリア膜６７が配置されている。また、第５の水素バリア膜６７の上面は、ホール５８の底部に配置されている第４の水素バリア膜５９の下面とホール５８の側壁に配置されている第３の水素バリア膜６０の端部とに接している。なお、図１３(a) に示すように、第５の水素バリア膜６７の上面は、ホール５８の下方からの水素の進入をより確実に阻止することを考慮すると、ホール５８の底部が占める領域以上の領域を有していることが望ましいが、第５の水素バリア膜６７の上には第４の水素バリア膜５９が配置されているので、第５の水素バリア膜６７の上面が占める領域は図１３(a) に示す場合に限定されるものではない。
このように、第１の変形例に係る容量素子によると、第５の水素バリア膜６７が配置されていることによって、ホール５８の下方から進入してくる水素の拡散に対するバリア性能を強化することができる。したがって、水素による容量絶縁膜の還元に起因する容量素子の特性劣化を防止することができる。
また、第５の水素バリア膜６７は、容量絶縁膜６２の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト５５へ到達することによってコンタクト抵抗が上昇することを防止するための酸素バリア膜としての役割も有している。なお、第５の水素バリア膜６７の膜厚は、１０ｎｍから１００ｎｍの範囲に設定されている。
＜第２の変形例＞
以下に、第２の実施形態における第２の変形例に係る容量素子について、図１３(b) を参照しながら説明する。なお、図１３(b) における構成要素のうち、図１２(a) 及び(b) に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
図１３(b) は、第２の実施形態における第２の変形例に係る容量素子の要部断面図を示しており、以下では、図１３(b) に示す容量素子が図１２(a) に示した容量素子と異なる点を主に説明する。
図１３(b) に示すように、下層絶縁膜５４の上には、プラグコンタクト５５の上端を覆うように、導電性材料よりなる第５の水素バリア膜６７が配置されている。また、ホール５８の底部には、第４の水素バリア膜５９は形成されていないので、第５の水素バリア膜６７の上面は、ホール５８の底部が占める領域以上の領域を有しており、且つ、下部電極６１の最下面と第３の水素バリア膜６０の端部とに接している。なお、第２の変形例においては、第５の水素バリア膜６７としてＴｉＡｌＮを採用しおり、その膜厚は、１０ｎｍから１００ｎｍの範囲に設定されている。
このように、第２の変形例に係る容量素子によると、第１の利点として、図１２(a) に示した第４の水素バリア膜５９を形成していない場合であっても、第１の水素バリア膜５７、第２の水素バリア膜６６、第３の水素バリア膜６０、及び第５の水素バリア膜６７によって、容量素子６５が完全に被覆される構造を実現することができる。
また、第２の利点として、第３の水素バリア膜６０として絶縁性材料を使用できることである。すなわち、一般に、容量素子の高集積化を実現するためには、ホール５８の直径を可能な限り小さくすると共にホール５８の深さを可能な限り深くすることが必要となる。したがって、ホール５８の内部に形成する膜としては、段差被覆性に優れると共に膜厚を薄く（５０ｎｍ以下が望ましい）できる材料を使用できれば有利である。段差被覆性に優れた成膜方法といえば、化学気相成膜法（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ法という）又は原子層成膜法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ法という）等があるが、金属に代表される導電性材料は、ＣＶＤ法又はＡＬＤ法によって成膜することは非常に困難である。一方、絶縁性材料を用いる場合には、ＣＶＤ法又はＡＬＤ法によって成膜することが比較的容易である。そこで、第２の変形例において、第３の水素バリア膜６０として、例えばＡｌ2Ｏ3を用いることによって、第３の水素バリア膜６０の段差被覆性及び薄膜化が可能になり、容量素子の高集積化を実現することができる。なお、第３の水素バリア膜６０の膜厚は、２ｎｍから２０ｎｍの範囲としている。
＜第３の変形例＞
以下に、第２の実施形態における第３の変形例に係る容量素子について、図１４(a) 及び(b) 並びに図１５(a) 及び(b) を参照しながら説明する。
図１４(a) 及び(b) 並びに図１５(a) 及び(b) は、第２の実施形態における第３の変形例に係る容量素子の要部断面図を示している。なお、図１４(a) 及び(b) 並びに図１５(a) 及び(b) における構成要素のうち、図１２(a) 及び(b) 並びに図１３(a) 及び(b) に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
第２の実施形態における第３の変形例に係る容量素子においては、第６の水素バリア膜６８が配置されている点が特徴であるので、以下では、その特徴的な部分を中心に説明する。
まず、第３の変形例に係る容量素子の図１４(a) に示す構造は、図１２(a) と比較すると、下層絶縁膜５４の最上層に、ＳｉＮよりなる第６の水素バリア膜６８が配置されている点で大きく異なっている。第６の水素バリア膜６８の上面は第４の水素バリア膜５９の底面と第３の水素バリア膜６０の端部とに接している。
次に、第３の変形例に係る容量素子の図１４(b) に示す構造は、図１２(a) と比較すると、第４の水素バリア膜５９が形成されておらず、さらに、下層絶縁膜５４の最上層に、ＳｉＮよりなる第６の水素バリア膜６８が配置されている点で大きく異なっている。第６の水素バリア膜６８の上面は下部電極６１の底面と第３の水素バリア膜６０の端部とに接している。
また、第３の変形例に係る容量素子の図１５(a) に示す構造は、図１３(a) と比較すると、下層絶縁膜１４の最上層に、ＳｉＮよりなる第６の水素バリア膜６８が配置されている点で大きく異なっている。第６の水素バリア膜６８の上面は第５の水素バリア膜６７の底面に接している。なお、第５の水素バリア膜６７の上面が占める領域の大きさについては、前述の第１の変形例において説明した通りである。
さらに、第３の変形例に係る容量素子の図１５(b) に示す構造は、図１３(b) と比較すると、下層絶縁膜５４の最上層に、ＳｉＮよりなる第６の水素バリア膜６８が配置されている点で大きく異なっている。第６の水素バリア膜６８の上面は第５の水素バリア膜６７の底面に接している。なお、第５の水素バリア膜６７の上面が占める領域の大きさについては、前述の第２の変形例において説明した通りである。
このように、図１４(a) 及び(b) 並びに図１５(a) 及び(b) に示した第６の水素バリア膜６８は、その配置及び及び加工の際に、新たなマスクを必要としない。したがって、図１４(a) 及び(b) 並びに図１５(a) 及び(b) に示した容量素子によると、容易な方法によって、ホール５８の下方、例えば下層絶縁膜５４から進入してくる水素の拡散に対するバリア性能をより強化することができる。これにより、水素による容量絶縁膜６２の還元に起因する容量素子６５の特性劣化を防止することができる。また、図１４(b) 及び図１５(b) に示した容量素子においては、前記第２の変形例と同様に、第３の水素バリア膜６０に絶縁性材料を用いることによって、第３の水素バリア膜６０の段差被覆性及び薄膜化が可能になり、容量素子の高集積化も実現することができる。なお、第３の変形例においては、第６の水素バリア膜６８の膜厚は、１０ｎｍから１５０ｎｍの範囲に設定されている。
＜第４の変形例＞
以下に、第２の実施形態の第４の変形例に係る容量素子について、図１６(a) 及び(b) 並びに図１７(a) 及び(b) を参照しながら説明する。
図１６(a) 及び(b) 並びに図１７(a) 及び(b) は、第２の実施形態の第４の変形例に係る容量素子の要部断面図を示している。なお、図１６(a) 及び(b) 並びに図１７(a) 及び(b) における構成要素のうち、図１２(a) 及び(b) 、図１３(a) 及び(b) 、図１４(a) 及び(b) 、並びに図1５(a) 及び(b) に示された構成要素と共通する部分には同一の符号を付しており、その説明は繰り返さない。
第２の実施形態における第４の変形例に係る容量素子においては、第７の水素バリア膜６９が配置されている点が特徴であるので、以下では、その特徴的な部分を中心に説明する。
まず、第４の変形例に係る容量素子の図１６(a) に示す構造は、図１４(a) と比較すると、プラグコンタクト５５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜６９が配置されている点で大きく異なっている。第７の水素バリア膜６９は、第６の水素バリア膜６８と接すると共に第４の水素バリア膜５９の下面と接している。
次に、第４の変形例に係る容量素子の図１６(b) に示す構造は、図１４(b) と比較すると、プラグコンタクト５５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜６９が配置されている点で大きく異なっている。第７の水素バリア膜５９は、第６の水素バリア膜６８と接すると共に下部電極６１の下面と接している。
また、第４の変形例に係る容量素子の図１７(a) に示す構造では、図１５(a) と比較すると、プラグコンタクト５５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜６９が配置されている点で大きく異なっている。第７の水素バリア膜６９は、第６の水素バリア膜６８と接すると共に第５の水素バリア膜６７の下面と接している。
さらに、第４の変形例に係る容量素子の図１７(b) に示す構造では、図１５(b) と比較すると、プラグコンタクト５５における最上層に、ＴｉＡｌＮよりなる第７の水素バリア膜６９が配置されている点で大きく異なっている。第７の水素バリア膜６９は、第６の水素バリア膜６８と接すると共に第５の水素バリア膜６７の下面と接している。
このように、図１６(a) 及び(b) 並びに図１７(a) 及び(b) に示した容量素子によると、プラグコンタクト５５における最上層に第７の水素バリア膜６９をさらに配置しているので、プラグコンタクト５５から進入してくる水素の拡散に対するバリア性能をより強化することができる。これにより、水素による容量絶縁膜６２の還元に起因する容量素子６５の特性劣化を防止することができる。また、図１６(b) 及び図１７(b) に示した容量素子においては、前述のように、第３の水素バリア膜６０に絶縁性材料を用いることによって、第３の水素バリア膜６０の段差被覆性及び薄膜化が可能になり、容量素子の高集積化も実現することができる。なお、第４の変形例においては、第７の水素バリア膜６９の膜厚は、１０ｎｍから１５０ｎｍの範囲に設定されている。
なお、図示していないが、図１６(a) 及び(b) 、並びに図１７(a) 及び(b) において第６の水素バリア膜６８を配置しない構造を採用することも当然に可能である。
（第４の実施形態）
以下、本発明の第２の実施形態に係る容量素子の製造方法について、図１８(a) 〜(c) 及び図１９(a) 〜(c) を参照しながら説明する。
図１８(a) 〜(c) 及び図１９(a) 〜(c) は、第４の実施形態に係る容量素子の製造方法を示す工程断面図を示している。なお、第４の実施形態に係る容量素子の製造方法は、前述の第３の実施形態で説明した各容量素子の製造方法であるので、図１８(a) 〜(c) 及び図１９(a) 〜(c) における構成要素のうち、前述の第３の実施形態で説明した各容量素子と共通する部分は、同一の符号が用いられている。
図１８(a) に示すように、半導体基板５０上に、素子分離領域５１と活性領域５２とを形成し、さらに、ゲート５３を形成する。
次に、ＣＶＤ法により、半導体基板５０の全面を覆うように、ＳｉＯ2 又はＳｉＮを成膜した後、ＣＭＰ法によりＳｉＯ2 又はＳｉＮを平坦化し、膜厚が５００〜１０００ｎｍである下層絶縁膜５４を形成する。
次に、ドライエッチング法により、下層絶縁膜５４に、活性領域５２を露出させるコンタクトホールを形成する。その後、ＣＶＤ法により、コンタクトホールの中を含む下層絶縁膜５４上の全面に亘って、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを成膜した後、ＣＭＰ法を用いて、下層絶縁膜５４の上面に成膜されているタングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを除去してプラグコンタクト５５（径は０．２μｍ以下）を形成する。
次に、ＣＶＤ法により、下層絶縁膜５４及びプラグコンタクト５５の上に、ＳｉＯ2 よりなる層間絶縁膜５６を成膜した後、ＣＶＤ法により、該層間絶縁膜５６の上面を被覆するように、膜厚が１０ｎｍ以上であるＳｉＮよりなる第１の水素バリア膜５７を堆積する。さらに、ＣＶＤ法により、第１の水素バリア膜５７の上に、膜厚が２０〜２００ｎｍであるＳｉＯ2 よりなる上層絶縁膜７１（膜厚は２０〜２００ｎｍ）を成膜する。なお、上層絶縁膜７１の膜厚は、第１の水素バリア膜５７の上面から後述する第３の水素バリア膜６０の上面までの高さに相当する。
次に、図１８(b) に示すように、ドライエッチング法により、上層絶縁膜７１、第１の水素バリア膜５７、及び層間絶縁膜５６に、プラグコンタクト５５の上端を露出させるホール５８（径は０．２〜１μｍ）を形成する。
次に、図１８(c) に示すように、スパッタリング法又はＣＶＤ法により、ホール５８の内壁及び底部、並びに上層絶縁膜７１の上に、膜厚が１０ｎｍ以上であって且つ導電性であるＴｉＡｌＮよりなる水素バリア材料を堆積する。次にＣＭＰ法又はエッチバック法により、上層絶縁膜７１上の水素バリア材料を除去して、ホール５８の内壁に配置された膜厚が１０ｎｍ以上である第３の水素バリア膜６０、及びホール５８の底部に配置された膜厚が１０ｎｍ以上である第４の水素バリア膜５９を形成する。ここで、第３の水素バリア膜６０は、ホール５８の内壁に露出している第１の水素バリア膜５７と接しており、第４の水素バリア膜５９は、ホール５８の底部に露出しているプラグコンタクト５５と接している。本実施形態においては、第４の水素バリア膜５９及び第３の水素バリア膜６０はそれぞれ同一の材料よりなり、同一の工程により形成できる場合について説明したが、異なる工程により形成してもかまわない。
次に、図１９(a) に示すように、上層絶縁膜７１のみを選択的に除去することにより、円筒形状を有する第３の水素バリア膜６０の形成が完了する。ここで、上層絶縁膜７１のみを選択的に除去する方法は、上層絶縁膜７１と第１の水素バリア膜５７とのエッチングレートの比、及び上層絶縁膜７１と第３の水素バリア膜６０とのエッチングレートの比が１０：１以上となるようなプロセスを使用する。具体的には、フッ酸を使用したウエットエッチング、フッ素と酸素との混合ガスを使用したドライエッチング等を使用する。
次に、図１９(b) に示すように、スパッタリング法又はＣＶＤ法により、第３の水素バリア膜６０の表面、及び第１の水素バリア膜５７の上に、上から順にＰｔ／ＩｒＯ2 ／Ｉｒが積層されてなる電極材料を形成した後、塩素を含むガスを使用したドライエッチング法により、電極材料を所望の形状に加工して下部電極６１を形成する。このドライエッチングにおいては、電極材料の加工が完了して第１の水素バリア膜５７が露出する際に、第１の水素バリア膜５７が完全に除去されないようにする必要がある。また、下部電極６１に含まれるＩｒＯ2 ／Ｉｒは、前述のように容量絶縁膜の結晶化時に不可欠となる酸素を含む雰囲気下での高温（６００℃から８００℃）アニール時に、酸素がプラグコンタクト５５へ到達し、コンタクト抵抗の上昇を防止するための酸素バリア膜である。なお、下部電極６１を構成する各膜の膜厚は、Ｐｔ、ＩｒＯ2 、及びＩｒともに１０ｎｍ〜５０ｎｍの範囲である。
次に、複数の下部電極６１の上面及び側面、並びに第１の水素バリア膜５７の上面に、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 （０≦ｘ≦１）よりなる誘電体博膜を形成する。また、円筒型の立体構造を有する下部電極６１を被覆するように誘電体薄膜を形成するために、有機金属化学気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ法という）によって誘電体薄膜を形成する。また、誘電体薄膜の膜厚は、１２．５ｎｍ〜１００ｎｍの範囲である。また、誘電体薄膜を成膜した後には、結晶化のために、酸素を含む雰囲気下で６００℃〜８００℃の範囲の熱処理が施されている。なお、熱処理は、炉又はＲＴＡ（Ｒａｐｉｄ Ｔｈａｒｍａｌ Ａｎｎｅａｌ）装置において実施される。
また、図１９(a) 〜(c) には示していなが、前記図１２(b) に示したように、誘電体薄膜に対してエッチングを行なって、下部電極６１を露出させるコンタクトホール６３を形成する。この場合のエッチングは、フッ素を含むガスを用いたドライエッチング法を用いる。また、コンタクトホール６３は、後述の上部電極６４と下部電極６１とを接続する役割を有している。これにより、上部電極６４には、下部電極６１を介して電気信号が伝達される。
次に、スパッタリング法又はＣＶＤ法により、誘電体薄膜の上面及び側面、並びにコンタクトホール６３の側壁及び底部を被覆するように、Ｐｔよりなる電極材料を成膜した後、電極材料と誘電体薄膜との積層膜を所望の形状に加工するために、塩素又はフッ素を含むガスを用いたドライエッチング法により、容量絶縁膜６２及び上部電極６４を形成する。また、上部電極６４の膜厚は、１０ｎｍから５０ｎｍの範囲である。
なお、このドライエッチングにおいては、電極材料と誘電体薄膜との加工が完了して第１の水素バリア膜５７が露出する際に、第１の水素バリア膜５７が完全に除去されないようにしなければならない。このようにして、下部電極６１と容量絶縁膜６２と上部電極６４とよりなる円筒型の立体形状を有する情報記憶用容量素子６５が完成する。
次に、ＣＶＤ法又はスパッタリング法により、第１の水素バリア膜５７よりも上に位置している容量素子６５の上面と側壁とを被覆するように、Ａｌ2Ｏ3又はＴｉＡｌＮよりなる第２の水素バリア膜６６を形成する。第２の水素バリア膜６６は、上部電極６４及び容量絶縁膜６２が形成されていない領域において、第１の水素バリア膜５７と必ず接している。これにより、容量素子６５は、第１の水素バリア膜５７、第２の水素バリア膜６６、第３の水素バリア膜６０、及び第４の水素バリア膜５９により、完全に被覆される。このため、水素による容量絶縁膜６２の還元に起因する容量素子の特性劣化を防止することができる。
また、水素バリア膜によって容量素子を完全に被覆する構造を形成した後であっても、従来例に示したような高い段差は形成されていない。このため、容量素子６５を形成した後に実施する配線形成時のリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。さらに、容量素子６５の上部及び側壁を被覆する第２の水素バリア膜６６を形成する工程において存在する段差についても非常に低いので、第２の水素バリア膜６６を加工するためにマスクパターンを形成するリソグラフィー工程において、ステッパーの性能で実現できる範囲のフォーカスマージンを容易に確保することができる。
＜第１の変形例＞
以下に、第３の実施形態における第１の変形例に係る容量素子の製造方法について、前記図１３(a) 並びに前記図１８(a) 〜(c) 並びに図１９(a) 〜(c) を参照しながら説明する。なお、第１の変形例に係る容量素子の製造方法は、前記図１３(a) に示した容量素子の製造方法であって、第５の水素バリア膜６７を配置する点が特徴であるので、以下では、その特徴的な部分を中心に説明する。
前記図１３(a) に示すように、プラグコンタクト５５を形成するまでの工程は、前記図１８(a) を用いた説明と同様である。
次に、下層絶縁膜５４及びプラグコンタクト５５上の全面に亘って、ＴｉＡｌＮよりなる水素バリア材料を成膜する。次に、塩素を含むガスを用いたドライエッチング法により、水素バリア材料を所望の形状に加工することにより、膜厚が１０〜１００ｎｍの範囲である第５の水素バリア膜６７を形成する。
次に、下層絶縁膜５４の上に、第５の水素バリア膜６７を覆うように、ＳｉＯ2 よりなる絶縁膜を成膜した後、ＣＭＰ法より、絶縁膜を平坦化することにより、層間絶縁膜５６を形成する。層間絶縁膜５６の膜厚は、第５の水素バリア膜６７の上で３００〜１０００ｎｍとしている。
次に、ＣＶＤ法により、層間絶縁膜５６の上に、ＳｉＮよりなる第１の水素バリア膜５７を形成する。第１の水素バリア膜５７の膜厚は、水素の拡散を防止できる膜厚以上あれば十分であるので、１０ｎｍ以上とする。さらに、ＣＶＤ法により、第１の水素バリア膜５７上に上層絶縁膜７１（膜厚は２０ｎｍ〜２００ｎｍ）を形成する。
なお、以降の工程は、前記図１８(b) 及び(c) 並びに図１９(a) 〜(c) と同様である。
このように、第５の水素バリア膜６７を設けることにより、容量素子６５への下方からの水素の拡散に対するバリア性能を強化することができる。
＜第２の変形例＞
以下に、第２の実施形態における第２の変形例に係る容量素子の製造方法について、前記図１３(b) 、前記図１８(a) 〜(c) 、並びに図１９(a) 〜(c) を参照しながら説明する。なお、第２の変形例に係る容量素子の製造方法は、前記図１３(b) に示した容量素子の製造方法であって、ホール５８の側壁に形成される第３の水素バリア膜６０のみを配置する点と第５の水素バリア膜６７を配置する点とが特徴であるが、第５の水素バリア膜６７を配置する方法は前述の第１の変形例で述べたので、以下では、ホール５８の側壁に第３の水素バリア膜６０のみを配置する方法を中心に説明する。
前記図１３(b) に示すように、プラグコンタクト５５を形成するまでの工程は、前記図１８(a) を用いた説明と同様である。
次に、下層絶縁膜５４及びプラグコンタクト５５上の全面に亘って、ＴｉＡｌＮよりなる水素バリア材料を成膜する。次に、塩素を含むガスを用いたドライエッチング法により、水素バリア材料を所望の形状に加工することにより、膜厚が１０〜１００ｎｍの範囲である第５の水素バリア膜６７を形成する。
前記図１３(b) に示すように、プラグコンタクト５５を形成するまでの工程は、前記図１８(a) を用いた説明と同様である。また、第５の水素バリア膜６７、第１の水素バリア膜５７及び上層絶縁膜７１を形成するまでの工程は、前述の第２の実施形態における第２の変形例で説明したのと同様である。さらに、ホール５８を形成する工程は、前記図１８(b) に示した工程と同様である。
次に、スパッタリング法又はＣＶＤ法により、ホール５８の底部及び側壁を被覆するように、上層絶縁膜７１の全面に、ＳｉＮ、Ａｌ2Ｏ3等の絶縁性水素バリア材料、又はＴｉＡｌＮよりなる水素バリア材料を成膜する。
次に、ドライエッチング法により、基板全面に対して異方性エッチングを行なってエッチバックすることにより、ホール５８の側壁のみに第３の水素バリア膜６０を形成する。このドライエッチングには、フッ素又は塩素を含むガスが用いられている。
ホール５８の側壁に第３の水素バリア膜６０を配置するのみで、ホール５８の底部に第４の水素バリア膜５９を配置しない構造による利点は、第３の水素バリア膜６０として絶縁性水素バリア材料の使用が可能になることである。つまり、第３の水素バリア膜６０に用いる材料として選択の幅が広がる点である。
なお、以降の工程は、図１９(a) 〜(c) を用いた説明と同様である。
＜第３の変形例＞
以下に、第２の実施形態における第３の変形例に係る容量素子の製造方法について、前記図１４(a) 及び(b) 、前記図１５(a) 及び(b)、前記図１８(a) 〜(c) 、並びに図１９(a) 〜(b) を参照しながら説明する。なお、第３の変形例に係る容量素子の製造方法は、前記図１４(a) 及び(b) 、並びに図１５(a) 及び(b) に示した容量素子の製造方法であって、前記第１及び第２の変形例と比較して、第６の水素バリア膜６８を配置する点が特徴であるので、以下では、第６の水素バリア膜６８の配置する方法を中心に説明する。
前記図１４(a) 及び(b) 並びに図１５(a) 及び(b) 示すように、半導体基板５０上に、素子分離領域５１及び活性領域５２を形成し、さらに、ゲート５３を形成する。
次に、ＣＶＤ法により、半導体基板５０の全面を覆うように、ＳｉＯ2 又はＳｉＮを成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化することにより、膜厚が５００〜１０００ｎｍである下層絶縁膜５４を形成する。
次に、ＣＶＤ法又はスパッタリング法により、下層絶縁膜５４の上に、ＳｉＮ膜、Ａｌ2Ｏ3 膜又はＴｉＡｌＯ膜よりなる第６の水素バリア膜６８を成膜する。第６の水素バリア膜６８の膜厚は、１０〜１５０ｎｍの範囲である。
次に、ドライエッチング法により、第６の水素バリア膜６８及び下層絶縁膜５４に、活性領域５２へ通じるコンタクトホールを形成する。
次に、ＣＶＤ法により、コンタクトホールの中を含む第６の水素バリア膜６８の上の全面に亘って、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを成膜した後、ＣＭＰ法により、第６の水素バリア膜６８の上のタングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを除去してプラグコンタクト５５を形成する。
以降、前記図１４(a) に示す容量素子を形成する場合には、前記図１８(a) での工程と同様にして、第６の水素バリア膜６８及びプラグコンタクト５５の上に、層間絶縁膜５６、第１の水素バリア膜５７及び上層絶縁膜７１を成膜する。なお、後の工程についても、図１８(ｂ)及び(ｃ) 並びに図１９(a) 〜(c) と同様である。
また、前記図１４(b) に示す容量素子を形成する場合には、前記図１８(a) での工程と同様にして、第６の水素バリア膜６８及びプラグコンタクト５５の上に、層間絶縁膜５６、第１の水素バリア膜５７及び上層絶縁膜７１を成膜する。その後、前述の第２の変形例での説明と同様にして、ホール５８を形成した後に、ホール５８の側壁に第３の水素バリア膜６０を配置する。なお、後の工程についても、図１９(a) 〜(c) と同様である。
また、前記図１５(a) に示す容量素子を形成する場合には、前述の第１の変形例での説明と同様にして、第６の水素バリア膜６８及びプラグコンタクト５５の上に、プラグコンタクト５５の上端と接する第５の水素バリア膜６７を形成する。なお、後の工程についても、前述の第１の変形例での説明と同様に行なえばよい。
さらに、前記図１５(b) に示す容量素子を形成する場合には、前述の第２の変形例での説明と同様にして、第６の水素バリア膜６８及びプラグコンタクト５５の上に、プラグコンタクト５５の上端と接する第５の水素バリア膜６７を形成する。なお、後の工程についても、前述の第２の変形例での説明と同様に行なえばよい。
このように、第６の水素バリア膜６８を設けることにより、容量素子６５への下方からの水素の拡散に対するバリア性能を強化することができる。
＜第４の変形例＞
以下に、第２の実施形態における第４の変形例に係る容量素子の製造方法について、前記図１６(a) 及び(b) 、前記図１７(a) 及び(b)、前記図１８(a) 〜(c) 、並びに図１９(a) 〜(c) を参照しながら説明する。なお、第４の変形例に係る容量素子の製造方法は、前記図１６(a) 及び(b) 、並びに図１７(a) 及び(b) に示した容量素子の製造方法であって、前記第１〜第３の変形例と比較して、第７の水素バリア膜６９を配置する点が特徴であるので、以下では、第７の水素バリア膜６９の配置する方法を中心に説明する。
前記図１６(a) 及び(b) 並びに図１７(a) 及び(b) 示すように、半導体基板５０上に、素子分離領域５１及び活性領域５２を形成し、さらに、ゲート５３を形成する。
次に、ＣＶＤ法により、半導体基板５０の全面を覆うように、ＳｉＯ2 又はＳｉＮを成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化することにより、膜厚が５００〜１０００ｎｍである下層絶縁膜５４を形成する。
次に、ＣＶＤ法又はスパッタリング法により、下層絶縁膜５４の上に、ＳｉＮ、Ａｌ2Ｏ3 又はＴｉＡｌＯよりなる第６の水素バリア膜６８を成膜する。第６の水素バリア膜６８の膜厚は、１０〜１５０ｎｍの範囲である。
次に、ドライエッチング法により、第６の水素バリア膜６８及び下層絶縁膜５４に、活性領域５２へ通じるコンタクトホールを形成する。
次に、ＣＶＤ法により、コンタクトホールの中を含む第６の水素バリア膜６８の上の全面に亘って、タングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを成膜した後、ＣＭＰ法により、第６の水素バリア膜６８の上のタングステン又はｎ型不純物がドープされた低抵抗ポリシリコンを除去してプラグコンタクト５５を形成する。
次に、ドライエッチング法により、プラグコンタクト５５の内部のタングステン又は低抵抗ポリシリコンをエッチバックして、リセスを形成する。なお、このエッチバックには、フッ素を含むガスが使用される。また、リセスの深さは、２０〜１００ｎｍに範囲である。
次に、プラグコンタクト５５に形成されたリセスを埋め込むように、膜厚が１０〜１５０ｎｍであるＴｉＡｌＮ膜よりなる水素バリア材料を基板全面に亘って成膜する。
次に、ＣＭＰ法又はエッチバック法により、リセス内部以外に成膜されている水素バリア材料を除去して、リセス内部にのみに第７の水素バリア膜６９を形成する。
以降、前記図１６(a) に示す容量素子を形成する場合には、前記図１８(a) での工程と同様にして、第６の水素バリア膜６８及びプラグコンタクト５５の上に、層間絶縁膜５６、第１の水素バリア膜５７及び上層絶縁膜７１を成膜する。なお、後の工程についても、図１８(b) 及び(c) 並びに図１９(a) 〜(c) と同様である。
また、前記図１６(b) に示す容量素子を形成する場合には、前記図１８(a) での工程と同様にして、第６の水素バリア膜６８及びプラグコンタクト５５の上に、層間絶縁膜５６、第１の水素バリア膜５７及び上層絶縁膜７１を成膜する。その後、前述の第２の変形例での説明と同様にして、ホール５８を形成した後に、ホール５８の側壁に第３の水素バリア膜６０を配置する。なお、後の工程についても、図１９(a) 〜(c) と同様である。
また、前記図１７(a) に示す容量素子を形成する場合には、前述の第１の変形例での説明と同様にして、第６の水素バリア膜６８及び第７の水素バリア膜６９の上に、第７の水素バリア膜６９の上面と接する第５の水素バリア膜６７を形成する。なお、後の工程についても、前述の第１の変形例での説明と同様に行なえばよい。
さらに、前記図１７(b) に示す容量素子を形成する場合には、前述の第２の変形例での説明と同様にして、第６の水素バリア膜６８及び第７の水素バリア膜６９の上に、第７の水素バリア膜６９の上面と接する第５の水素バリア膜６７を形成する。なお、後の工程についても、前述の第２の変形例での説明と同様に行なえばよい。
前述のように、本発明は、強誘電体又は高誘電体を容量絶縁膜に用いる立体構造を有する容量素子及びその製造方法に有用である。
本発明の第１の実施形態に係る容量素子の要部平面図である。 (a) 及び(b) は、本発明の第１の実施形態に係る容量素子の要部平面図である。 本発明の第１の実施形態における第１の変形例に係る容量素子の要部断面図である。 本発明の第１の実施形態における第２の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第１の実施形態における第３の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第１の実施形態における第３の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第１の実施形態における第４の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第１の実施形態における第４の変形例に係る容量素子の要部断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る容量素子の製造方法を示す要部工程断面図である。 (a) 及び(b) は、本発明の第２の実施形態に係る容量素子の製造方法を示す要部工程断面図である。 本発明の第３の実施形態に係る容量素子の要部平面図である。 (a) 及び(b) は、本発明の第３の実施形態に係る容量素子の要部平面図である。 (a) は、本発明の第３の実施形態における第１の変形例に係る容量素子の要部断面図であり、(b) は、本発明の第３の実施形態における第２の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第３の実施形態における第３の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第３の実施形態における第３の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第３の実施形態における第４の変形例に係る容量素子の要部断面図である。 (a) 及び(b) は、本発明の第３の実施形態における第４の変形例に係る容量素子の要部断面図である。 (a) 〜(c) は、本発明の第４の実施形態に係る容量素子の製造方法を示す要部工程断面図である。 (a) 〜(c) は、本発明の第４の実施形態に係る容量素子の製造方法を示す要部工程断面図である。 第１の従来例に係る容量素子の要部断面図である。 第２の従来例に係る容量素子の要部断面図である。 第３の従来例に係る容量素子の要部断面図である。 第４の従来例に係る容量素子の要部断面図である。 第３の従来例に係る容量素子を水素バリア膜で被覆した構造を示す要部断面図である。 第４の従来例に係る容量素子を水素バリア膜で被覆した構造を示す要部断面図である。
符号の説明
１０、５０ 半導体基板
１１、５１ 素子分離領域
１２、５２ 活性領域
１３、５３ ゲート
１４、５４ 下層絶縁膜
１５、５５ プラグコンタクト
１６、５６ 層間絶縁膜
１７、５７ 第１の水素バリア膜
１８、５８ ホール
１９、５９ 第４の水素バリア膜
２０、６０ 第３の水素バリア膜
２１、６１ 下部電極
２２、６２ 強誘電体又は高誘電体よりなる容量絶縁膜
２３、６３ コンタクトホール
２４、６４ 上部電極
２５、６５ 容量素子
２６、６６ 第２の水素バリア膜
２７、６７ 第５の水素バリア膜
２８、６８ 第６の水素バリア膜
２９、６９ 第７の水素バリア膜
７１ 上層絶縁膜

Claims (46)

  1. 下部電極と、前記下部電極に対向して形成された上部電極と、前記下部電極と前記上部電極との間に形成された強誘電体又は高誘電体よりなる容量絶縁膜とから構成された容量素子において、
    前記下部電極、前記容量絶縁膜及び前記上部電極は、少なくとも、上面に第１の水素バリア膜が配置されている層間絶縁膜に設けられたホールの内部から該ホールの上方にかけて形成されており、
    前記上部電極の上面と該上部電極のうち前記ホールの上方に形成されている部分の側面とを覆うように、前記第１の水素バリア膜と接する第２の水素バリア膜を配置していることを特徴とする容量素子。
  2. 前記ホールの側壁には、前記第１の水素バリア膜と接する第３の水素バリアが配置されていることを特徴とする請求項１に記載の容量素子。
  3. 前記ホールの下側に、上面が前記ホールの底部以上の大きさを有する第５の水素バリア膜が配置されており、
    前記第５の水素バリア膜と前記第３の水素バリア膜とは接していることを特徴とする請求項２に記載の容量素子。
  4. 前記ホールの側壁には、前記第１の水素バリア膜と接する第３の水素バリアが配置されており、
    前記ホールの底部には、前記第３の水素バリア膜と接する第４の水素バリア膜が配置されていることを特徴とする請求項１に記載の容量素子。
  5. 前記ホールの下側に、少なくとも前記第４の水素バリア膜と接する第５の水素バリア膜が配置されていることを特徴とする請求項４に記載の容量素子。
  6. 前記層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、
    前記埋め込みプラグの上端は、前記第５の水素バリア膜の下面と接していることを特徴とする請求項３又は５に記載の容量素子。
  7. 前記下層絶縁膜の最上層には、前記埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、
    前記第６の水素バリア膜は、前記第５の水素バリア膜と接していることを特徴とする請求項６に記載の容量素子。
  8. 前記埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、
    前記第７の水素バリア膜は、前記第５の水素バリア膜と接していることを特徴とする請求項６又は７に記載の容量素子。
  9. 前記層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、
    前記埋め込みプラグの上端は、前記ホールの底部と接していることを特徴とする請求項２又は４に記載の容量素子。
  10. 前記下層絶縁膜の最上層には、前記埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、
    前記第６の水素バリア膜は、前記ホールの底部と接していることを特徴とする請求項９に記載の容量素子。
  11. 前記埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、
    前記第７の水素バリア膜は、前記ホールの底部と接していることを特徴とする請求項９又は１０に記載の容量素子。
  12. 下部電極と、前記下部電極に対向して形成された上部電極と、前記下部電極と前記上部電極との間に形成された強誘電体又は高誘電体よりなる容量絶縁膜とを備えた容量素子において、
    前記下部電極、前記容量絶縁膜及び前記上部電極は、少なくとも、上面に第１の水素バリア膜が配置されている層間絶縁膜に設けられたホールの内部から該ホールの上方にかけて形成されており、
    前記上部電極の上面と該上部電極のうち前記ホールの上方に形成されている部分の側面とを覆うように、前記第１の水素バリア膜と接する第２の水素バリア膜が配置されており、
    前記ホールの側壁と前記下部電極との間には、上面が前記第１の水素バリア膜の上面の高さよりも高く延びている第３の水素バリア膜が配置されており、
    前記第３の水素バリア膜と前記第１の水素バリア膜とは、前記第３の水素バリア膜の外側の側面において接していることを特徴とする容量素子。
  13. 前記下部電極、前記容量絶縁膜、及び前記上部電極は、前記第３の水素バリア膜の上面及び外側の側面に沿うように、前記ホールの上方から前記第１の水素バリア膜の上面に延びていることを特徴とする請求項１２に記載の容量素子。
  14. 前記ホールの下側に、上面が前記ホールの底部以上の大きさを有する第５の水素バリア膜が配置されており、
    前記第５の水素バリア膜と前記第３の水素バリア膜とは接していることを特徴とする請求項１２又は１３に記載の容量素子。
  15. 前記ホールの底部と前記下部電極との間には、前記第３の水素バリア膜と接する第４の水素バリア膜が配置されていることを特徴とする請求項１２又は１３に記載の容量素子。
  16. 前記ホールの下側に、少なくとも前記第４の水素バリア膜と接する第５の水素バリア膜が配置されていることを特徴とする請求項１５に記載の容量素子。
  17. 前記層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、
    前記埋め込みプラグの上端は、前記第５の水素バリア膜の下面と接していることを特徴とする請求項１４又は１６に記載の容量素子。
  18. 前記下層絶縁膜の最上層には、前記埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、
    前記第６の水素バリア膜は、前記第５の水素バリア膜と接していることを特徴とする請求項１７に記載の容量素子。
  19. 前記埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、
    前記第７の水素バリア膜は、前記第５の水素バリア膜と接していることを特徴とする請求項１７又は１８に記載の容量素子。
  20. 前記層間絶縁膜の下には、導電性材料よりなる埋め込みプラグが設けられた下層絶縁膜が形成されており、
    前記埋め込みプラグの上端は、前記ホールの底部と接していることを特徴とする請求項１２、１３又は１５に記載の容量素子。
  21. 前記下層絶縁膜の最上層には、前記埋め込みプラグの周囲を覆うように形成された第６の水素バリア膜が配置されており、
    前記第６の水素バリア膜は、前記ホールの底部と接していることを特徴とする請求項２０に記載の容量素子。
  22. 前記埋め込みプラグにおける最上層には、第７の水素バリア膜が配置されており、
    前記第７の水素バリア膜は、前記ホールの底部と接していることを特徴とする請求項２０又は２１に記載の容量素子。
  23. 前記第１の水素バリア膜の上面から前記第２の水素バリア膜の最上面までの高さは、２０ｎｍから２００ｎｍの範囲であることを特徴とする請求項１２に記載の容量素子。
  24. 前記第３の水素バリア膜は、前記下部電極と接していることを特徴とする請求項２、４又は１２に記載の容量素子。
  25. 前記第３及び第４の水素バリア膜は、前記下部電極と接していることを特徴とする請求項４又は１５に記載の容量素子。
  26. 前記第４の水素バリア膜は、水素の拡散防止膜であると共に酸素の拡散防止膜であることを特徴とする請求項４又は１５に記載の容量素子。
  27. 前記第７の水素バリア膜は、前記第６の水素バリア膜と接していることを特徴とする請求項８、１１、１９、又は２２に記載の容量素子。
  28. 前記第１の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯのうちのいずれか１つの材料又は複数の材料を含んでいることを特徴とする請求項１又は１２に記載の容量素子。
  29. 前記第２の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることを特徴とする請求項１又は１２に記載の容量素子。
  30. 前記第３の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることを特徴とする請求項２、４、又は１２に記載の容量素子。
  31. 前記第４の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることを特徴とする請求項４又は１５に記載の容量素子。
  32. 前記第５の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、ＴａＳｉＯ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＳｉＯＮ、ＴａＡｌＮ、ＴａＡｌＯＮ、ＴａＳｉＮ、ＴａＳｉＯＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることを特徴とする請求項３、５、１４、又は１６に記載の容量素子。
  33. 前記第６の水素バリア膜は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ、及びＴａＳｉＯのうちのいずれか１つの材料又は複数の材料を含んでいることを特徴とする請求項７、１０、１８、又は２１に記載の容量素子。
  34. 前記第７の水素バリア膜は、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＡｌＮ、ＴａＳｉＮ、Ｔｉ、及びＴａのうちのいずれか１つの材料又は複数の材料を含んでいることを特徴とする請求項８、１１、１９、又は２２に記載の容量素子。
  35. 前記導電性材料は、ポリシリコン又はタングステンであることを特徴とする請求項６、９、１７、又は２０に記載の容量素子。
  36. 前記容量絶縁膜は、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12、（ＢａxＳｒ1-x）ＴｉＯ3（但し、０≦ｘ≦１）、又はＴａ2Ｏ5 よりなることを特徴とする請求項１又は１２に記載の容量素子。
  37. 前記下部電極は、Ｐｔ、Ｉｒ、又はＲｕの貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいることを特徴とする請求項１又は１２に記載の容量素子。
  38. 前記下部電極は、導電性酸素バリア層を含み、前記導電性酸素バリア層は、Ｉｒ、ＩｒＯ2、Ｒｕ、ＲｕＯ2、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、及びＴａＳｉＮのうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいることを特徴とする請求項１又は１２に記載の容量素子。
  39. 前記上部電極は、Ｐｔ、Ｉｒ、又はＲｕの貴金属材料のうちのいずれか１つからなる単層膜又は複数からなる積層膜を含んでいることを特徴とする請求項１又は１２に記載の容量素子。
  40. 基板上に、層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上に、第１の水素バリア膜を形成する工程と、
    前記第１の水素バリア膜及び前記層間絶縁膜に、コンタクトホールを形成する工程と、
    前記コンタクトホールの側壁及び底部を被覆するように、前記第１の水素バリア膜と接する第２の水素バリア膜を形成する工程と、
    前記第２の水素バリア膜を覆うように、下部電極、強誘電体又は高誘電体よりなる容量絶縁膜、及び上部電極を順次形成する工程と、
    前記上部電極の上面と該上部電極のうち前記ホールの上方に形成されている部分の側面を覆うように、前記第１の水素バリア膜と接する第３の水素バリア膜を形成する工程とをを有することを特徴とする容量素子の製造方法。
  41. 基板上に、層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上に、第１の水素バリア膜を形成する工程と、
    前記第１の水素バリア膜の上に、上層絶縁膜を形成する工程と、
    前記上層絶縁膜、前記第１の水素バリア膜及び前記層間絶縁膜に、コンタクトホールを形成する工程と、
    前記コンタクトホールの側壁及び底部を被覆するように、前記第１の水素バリア膜と接する第２の水素バリア膜を形成する工程と、
    エッチングによって前記上層絶縁膜を選択的に除去することにより、前記第１の水素バリア膜の上面を露出させると共に、前記第２の水素バリア膜の外側の側面であって前記第１の水素バリア膜よりも高い位置に存在している部分を露出させる工程と、
    前記第２の水素バリア膜の内側の側面、底面、上面、及び露出している外側の側面を覆うように、下部電極、強誘電体又は高誘電体よりなる容量絶縁膜、及び上部電極を順次形成する工程と、
    前記上部電極の上面と該上部電極のうち前記ホールの上方に形成されている部分の側面を覆うように、前記第１の水素バリア膜と接する第３の水素バリア膜を形成する工程とを有することを特徴とする容量素子の製造方法。
  42. 前記エッチングは、前記上層絶縁膜と前記第１の水素バリア膜とのエッチングレートの比、及び、前記上層絶縁膜と前記第２の水素バリア膜とのエッチングレートの比が、それぞれ１０：１以上となるように行なわれることを特徴とする請求項４１に記載の容量素子の製造方法。
  43. 前記上層絶縁膜は、ＳｉＯ2 よりなることを特徴とする請求項４１に記載の容量素子の製造方法。
  44. 前記エッチングは、フッ酸を使用したウエットエッチングであることを特徴とする請求項４１に記載の容量素子の製造方法。
  45. 前記エッチングは、フッ素と酸素との混合ガスを使用したドライエッチングであることを特徴とする請求項４１に記載の容量素子の製造方法。
  46. 前記第１の水素バリア膜を形成する工程は、前記ホールの側壁及び底部並びに前記層間絶縁膜の上面に水素バリア材料を形成した後、ＣＭＰ法又はエッチバック法により、前記層間絶縁膜の上面に形成されている前記水素バリア材料を選択的に除去することを特徴とする請求項４１に記載の容量素子の製造方法。
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