JP2001148465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Abstract
(57)【要約】 （修正有）
【課題】 容量絶縁膜全面において膜質を改善し、優れ
た耐熱性と良好な漏れ電流特性とを有する容量素子を備
え、かつ良好なトランジスタの信頼性を保持することを
可能とする半導体装置の製造方法を提供することを目的
とする。 【解決手段】 半導体基板に容量下部電極１８を形成す
る工程と、前記容量下部電極上にＴａ２Ｏ５（酸化タン
タル）膜１９を形成する工程と、前記半導体基板をＨ２
Ｏ２（過酸化水素水）を含む溶液中に浸漬する工程と、
前記半導体基板に熱処理を施す工程と、前記Ｔａ２Ｏ５
膜上に容量上部電極２０を形成する工程と、を具備した
ことによる。
た耐熱性と良好な漏れ電流特性とを有する容量素子を備
え、かつ良好なトランジスタの信頼性を保持することを
可能とする半導体装置の製造方法を提供することを目的
とする。 【解決手段】 半導体基板に容量下部電極１８を形成す
る工程と、前記容量下部電極上にＴａ２Ｏ５（酸化タン
タル）膜１９を形成する工程と、前記半導体基板をＨ２
Ｏ２（過酸化水素水）を含む溶液中に浸漬する工程と、
前記半導体基板に熱処理を施す工程と、前記Ｔａ２Ｏ５
膜上に容量上部電極２０を形成する工程と、を具備した
ことによる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＴａ２Ｏ５（酸化タンタル）を容量絶
縁膜とする容量素子を備えた半導体装置の製造方法に関
する。
方法に関し、特にＴａ２Ｏ５（酸化タンタル）を容量絶
縁膜とする容量素子を備えた半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体メモリ素子の微細化のために、蓄
積容量部分の表面積を増加させるだけでは、容量を確保
することが困難になってきた。このために従来のＳｉＮ
（窒化シリコン）よりも比誘電率の大きいＴａ２Ｏ５を
容量絶縁膜とする半導体装置の製造方法が開発されてき
た。しかしながら、Ｔａ２Ｏ５膜はＳｉＮ膜に比べて耐
熱性が乏しく、かつ漏れ電流が大きいという問題があっ
た。かかる問題を解決する目的として、アイトリプルイ
ー・エレクトロンデバイス・レター(IEEE Electron Dev
ice Lett.) ｐ５１４ １９８９には、Ｔａ２Ｏ５膜を
ＵＶＯ３（紫外線オゾン）アニールにより処理する半導
体装置の製造方法が開示されている。また、同じく上述
の問題を解決する目的として、ジャーナル・オブ・エレ
クトロケミカルソサエティ(Journal of Electrochemica
l Society)ｐ１２４６ １９９４には、Ｔａ２Ｏ５膜を
酸素プラズマにより処理する半導体装置の製造方法が開
示されている。
積容量部分の表面積を増加させるだけでは、容量を確保
することが困難になってきた。このために従来のＳｉＮ
（窒化シリコン）よりも比誘電率の大きいＴａ２Ｏ５を
容量絶縁膜とする半導体装置の製造方法が開発されてき
た。しかしながら、Ｔａ２Ｏ５膜はＳｉＮ膜に比べて耐
熱性が乏しく、かつ漏れ電流が大きいという問題があっ
た。かかる問題を解決する目的として、アイトリプルイ
ー・エレクトロンデバイス・レター(IEEE Electron Dev
ice Lett.) ｐ５１４ １９８９には、Ｔａ２Ｏ５膜を
ＵＶＯ３（紫外線オゾン）アニールにより処理する半導
体装置の製造方法が開示されている。また、同じく上述
の問題を解決する目的として、ジャーナル・オブ・エレ
クトロケミカルソサエティ(Journal of Electrochemica
l Society)ｐ１２４６ １９９４には、Ｔａ２Ｏ５膜を
酸素プラズマにより処理する半導体装置の製造方法が開
示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
アイトリプルイー・エレクトロンデバイス・レター(IEE
E Electron Device Lett.) ｐ５１４ １９８９、およ
び、ジャーナル・オブ・エレクトロケミカルソサエティ
(Journal of Electrochemical Society) ｐ１２４６
１９９４に開示された半導体装置の製造方法にあっても
さらに次のような問題があった。アイトリプルイー・エ
レクトロンデバイス・レター(IEEE Electron Device Le
tt.) ｐ５１４ １９８９に開示された半導体装置の製
造方法では、素子全面に紫外線を照射するためにトラン
ジスタの信頼性が劣化するという問題があった。また、
ジャーナル・オブ・エレクトロケミカルソサエティ(Jou
rnal of Electrochemical Society) ｐ１２４６ １９
９４に開示された半導体装置の製造方法では、イオン照
射がＴａ２Ｏ５膜にダメージを与えたり、また粗面電極
のような構造においてはイオンやラジカルの回り込みが
不充分になるため容量絶縁膜全面において膜質を改善で
きないという問題があった。
アイトリプルイー・エレクトロンデバイス・レター(IEE
E Electron Device Lett.) ｐ５１４ １９８９、およ
び、ジャーナル・オブ・エレクトロケミカルソサエティ
(Journal of Electrochemical Society) ｐ１２４６
１９９４に開示された半導体装置の製造方法にあっても
さらに次のような問題があった。アイトリプルイー・エ
レクトロンデバイス・レター(IEEE Electron Device Le
tt.) ｐ５１４ １９８９に開示された半導体装置の製
造方法では、素子全面に紫外線を照射するためにトラン
ジスタの信頼性が劣化するという問題があった。また、
ジャーナル・オブ・エレクトロケミカルソサエティ(Jou
rnal of Electrochemical Society) ｐ１２４６ １９
９４に開示された半導体装置の製造方法では、イオン照
射がＴａ２Ｏ５膜にダメージを与えたり、また粗面電極
のような構造においてはイオンやラジカルの回り込みが
不充分になるため容量絶縁膜全面において膜質を改善で
きないという問題があった。
【０００４】本発明は、このような従来技術における問
題に鑑みてなされたものであって、容量絶縁膜全面にお
いて膜質を改善し、優れた耐熱性と良好な漏れ電流特性
とを有する容量素子を備え、かつ良好なトランジスタの
信頼性を保持することを可能とする半導体装置の製造方
法を提供することを目的とする。
題に鑑みてなされたものであって、容量絶縁膜全面にお
いて膜質を改善し、優れた耐熱性と良好な漏れ電流特性
とを有する容量素子を備え、かつ良好なトランジスタの
信頼性を保持することを可能とする半導体装置の製造方
法を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、半導体基板に容量下部電極を形成する
工程と、前記容量下部電極上にＴａ２Ｏ５（酸化タンタ
ル）膜を形成する工程と、前記半導体基板をＨ２Ｏ２
（過酸化水素水）を含む溶液中に浸漬する工程と、前記
半導体基板に熱処理を施す工程と、前記Ｔａ２Ｏ５膜上
に容量上部電極を形成する工程と、を具備したことを特
徴とする半導体装置の製造方法である。すなわち、本出
願第１の発明の半導体装置の製造方法によれば、Ｈ２Ｏ
２を含む溶液で処理することにより、Ｔａ２Ｏ５膜中の
酸素欠損密度を軽減することができる。さらに、Ｔａ２
Ｏ５膜に熱処理を施すことにより、Ｔａ２Ｏ５の膜質を
改善することができる。したがって、容量素子の漏れ電
流を減少させることが可能になる。また、紫外線を照射
する工程を含まないために良好なトランジスタの信頼性
を保持することが可能となる。さらにまた、溶液処理お
よび熱処理という等方的に反応する方法を用いることに
より、粗面電極のような構造においてもＴａ２Ｏ５膜の
全面において膜質を改善することが可能である。
願第１の発明は、半導体基板に容量下部電極を形成する
工程と、前記容量下部電極上にＴａ２Ｏ５（酸化タンタ
ル）膜を形成する工程と、前記半導体基板をＨ２Ｏ２
（過酸化水素水）を含む溶液中に浸漬する工程と、前記
半導体基板に熱処理を施す工程と、前記Ｔａ２Ｏ５膜上
に容量上部電極を形成する工程と、を具備したことを特
徴とする半導体装置の製造方法である。すなわち、本出
願第１の発明の半導体装置の製造方法によれば、Ｈ２Ｏ
２を含む溶液で処理することにより、Ｔａ２Ｏ５膜中の
酸素欠損密度を軽減することができる。さらに、Ｔａ２
Ｏ５膜に熱処理を施すことにより、Ｔａ２Ｏ５の膜質を
改善することができる。したがって、容量素子の漏れ電
流を減少させることが可能になる。また、紫外線を照射
する工程を含まないために良好なトランジスタの信頼性
を保持することが可能となる。さらにまた、溶液処理お
よび熱処理という等方的に反応する方法を用いることに
より、粗面電極のような構造においてもＴａ２Ｏ５膜の
全面において膜質を改善することが可能である。
【０００６】また本出願第２の発明は、本出願第１の発
明の半導体装置の製造方法において、前記熱処理は７０
０℃以上の温度で行われることを特徴とする。このよう
に、本出願第２の発明の半導体装置の製造方法によれ
ば、Ｔａ２Ｏ５の結晶化が起こる７００℃以上の温度で
前記熱処理が行われるので、Ｔａ２Ｏ５の膜質を改善す
る効果が大きい。したがって、容量素子の漏れ電流を減
少させる効果を大きくすることが可能になる。
明の半導体装置の製造方法において、前記熱処理は７０
０℃以上の温度で行われることを特徴とする。このよう
に、本出願第２の発明の半導体装置の製造方法によれ
ば、Ｔａ２Ｏ５の結晶化が起こる７００℃以上の温度で
前記熱処理が行われるので、Ｔａ２Ｏ５の膜質を改善す
る効果が大きい。したがって、容量素子の漏れ電流を減
少させる効果を大きくすることが可能になる。
【０００７】また本出願第３の発明は、本出願第１また
は第２の発明の半導体装置の製造方法において、前記熱
処理は酸化性雰囲気中で行われることを特徴とする。こ
のように、本出願第３の発明の半導体装置の製造方法に
よれば、前記熱処理は酸化性雰囲気中で行われるので、
Ｔａ２Ｏ５膜中に酸素を取り込む効果が高い。したがっ
て、容量素子の漏れ電流を減少させる効果を大きくする
ことが可能になる。
は第２の発明の半導体装置の製造方法において、前記熱
処理は酸化性雰囲気中で行われることを特徴とする。こ
のように、本出願第３の発明の半導体装置の製造方法に
よれば、前記熱処理は酸化性雰囲気中で行われるので、
Ｔａ２Ｏ５膜中に酸素を取り込む効果が高い。したがっ
て、容量素子の漏れ電流を減少させる効果を大きくする
ことが可能になる。
【０００８】また本出願第４の発明は、本出願第１乃至
第３の何れか一の発明の半導体装置の製造方法におい
て、前記熱処理は酸素ガスを含む雰囲気中で行われるこ
とを特徴とする。このように、本出願第４の発明の半導
体装置の製造方法によれば、前記熱処理は酸素ガスを含
む雰囲気中で行われるので、Ｔａ２Ｏ５膜中に酸素を取
り込む効果が高い。したがって、容量素子の漏れ電流を
減少させる効果を大きくすることが可能になる。
第３の何れか一の発明の半導体装置の製造方法におい
て、前記熱処理は酸素ガスを含む雰囲気中で行われるこ
とを特徴とする。このように、本出願第４の発明の半導
体装置の製造方法によれば、前記熱処理は酸素ガスを含
む雰囲気中で行われるので、Ｔａ２Ｏ５膜中に酸素を取
り込む効果が高い。したがって、容量素子の漏れ電流を
減少させる効果を大きくすることが可能になる。
【０００９】また本出願第５の発明は、本出願第１乃至
第４の何れか一の発明の半導体装置の製造方法におい
て、前記溶液中のＨ２Ｏ２の濃度は５％以上であること
を特徴とする。このように、本出願第５の発明の半導体
装置の製造方法によれば、前記溶液中のＨ２Ｏ２の濃度
が、Ｔａ２Ｏ５膜中の酸素欠損を補う反応性が高くなる
５％以上である。したがって、容量素子の漏れ電流を減
少させる効果を大きくすることが可能になる。
第４の何れか一の発明の半導体装置の製造方法におい
て、前記溶液中のＨ２Ｏ２の濃度は５％以上であること
を特徴とする。このように、本出願第５の発明の半導体
装置の製造方法によれば、前記溶液中のＨ２Ｏ２の濃度
が、Ｔａ２Ｏ５膜中の酸素欠損を補う反応性が高くなる
５％以上である。したがって、容量素子の漏れ電流を減
少させる効果を大きくすることが可能になる。
【００１０】また本出願第６の発明は、本出願第１乃至
第５の何れか一の発明の半導体装置の製造方法におい
て、前記溶液の温度は６０℃以上であることを特徴とす
る。このように、本出願第６の発明の半導体装置の製造
方法によれば、前記溶液の温度が、Ｔａ２Ｏ５膜中の酸
素欠損を補う反応性が高くなる６０℃以上である。した
がって、容量素子の漏れ電流を減少させる効果を大きく
することが可能になる。
第５の何れか一の発明の半導体装置の製造方法におい
て、前記溶液の温度は６０℃以上であることを特徴とす
る。このように、本出願第６の発明の半導体装置の製造
方法によれば、前記溶液の温度が、Ｔａ２Ｏ５膜中の酸
素欠損を補う反応性が高くなる６０℃以上である。した
がって、容量素子の漏れ電流を減少させる効果を大きく
することが可能になる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
におけるＤＲＡＭ(Dynamic Random Access Memory)の断
面模式図である。図１に示される様に、ＤＲＡＭのセル
部分は以下のように構成される。ｐ型シリコン基板１の
表面にはｎウエル２が形成され、ｎウエル２の表面には
第１のｐウエル４３aが形成され、第１のｐウエル４３a
の周辺にはｎ型分離領域４が形成される。ｎウエル２を
除いたｐ型シリコン基板１の表面には、第２のｐウエル
（図示せず）が形成される。第１のｐウエル３と第２の
ｐウエルとは、ｎ型分離領域４とその表面に設けられた
フィールド酸化膜５とにより素子分離される。第１のｐ
ウエル３の表面には、フィールド酸化膜５により素子分
離された活性領域にメモリセルを構成するトランジスタ
６が形成される。図１には、一対のメモリセルとそれを
構成する一対のトランジスタ６を図示している。それぞ
れのトランジスタ６は、第１のｐウエル３の表面に設け
られたゲート絶縁膜７と、ゲート絶縁膜７を介して第１
のｐウエル３の表面に設けられたゲート電極８と、から
形成される。ゲート電極８はさらに、多結晶シリコン膜
９上にシリサイド膜１０が積層されて形成される。これ
らのトランジスタ６は第１の層間絶縁膜１１により覆わ
れる。第１の層間絶縁膜１１には一対のトランジスタ６
が共有するソース、ドレイン領域１２に達するビット線
コンタクト孔１３が形成される。このビット線コンタク
ト孔１３を介して、ビット線１４が上記ソース、ドレイ
ン領域１２に接続される。このビット線１４は第２の層
間絶縁膜１５により覆われる。第２の層間絶縁膜１５の
上にはスタック型の容量素子１６が設けられる。第２の
層間絶縁膜１５の上で、かつ容量素子１６の周囲には、
第３の層間絶縁膜１７が設けられる。容量素子１６は、
容量下部電極１８と、容量絶縁膜としてのＴａ２Ｏ５膜
１９と、容量上部電極２０と、から構成される。一対の
トランジスタ６が共有していない方のそれぞれのソー
ス、ドレイン領域２１に達する一対の容量コンタクト孔
２２が、第１の層間絶縁膜１１及び第２の層間絶縁膜１
５を貫通して形成される。この容量コンタクト孔２２を
介して、容量下部電極１８がソース、ドレイン領域２１
に接続される。また、Ｔａ２Ｏ５膜１９と容量上部電極
２０とは、各メモリセルの容量素子に共通して連続的に
形成され、第３の層間絶縁膜１７の表面上に延在する。
容量上部電極２０には、上層配線と接続するための取り
出し部分となるコンタクト（図示せず）が設けられる。
容量素子１６と第３の層間絶縁膜１７とは、第４の層間
絶縁膜２３により覆われる。
て図面を参照して説明する。図１は本発明の実施の形態
におけるＤＲＡＭ(Dynamic Random Access Memory)の断
面模式図である。図１に示される様に、ＤＲＡＭのセル
部分は以下のように構成される。ｐ型シリコン基板１の
表面にはｎウエル２が形成され、ｎウエル２の表面には
第１のｐウエル４３aが形成され、第１のｐウエル４３a
の周辺にはｎ型分離領域４が形成される。ｎウエル２を
除いたｐ型シリコン基板１の表面には、第２のｐウエル
（図示せず）が形成される。第１のｐウエル３と第２の
ｐウエルとは、ｎ型分離領域４とその表面に設けられた
フィールド酸化膜５とにより素子分離される。第１のｐ
ウエル３の表面には、フィールド酸化膜５により素子分
離された活性領域にメモリセルを構成するトランジスタ
６が形成される。図１には、一対のメモリセルとそれを
構成する一対のトランジスタ６を図示している。それぞ
れのトランジスタ６は、第１のｐウエル３の表面に設け
られたゲート絶縁膜７と、ゲート絶縁膜７を介して第１
のｐウエル３の表面に設けられたゲート電極８と、から
形成される。ゲート電極８はさらに、多結晶シリコン膜
９上にシリサイド膜１０が積層されて形成される。これ
らのトランジスタ６は第１の層間絶縁膜１１により覆わ
れる。第１の層間絶縁膜１１には一対のトランジスタ６
が共有するソース、ドレイン領域１２に達するビット線
コンタクト孔１３が形成される。このビット線コンタク
ト孔１３を介して、ビット線１４が上記ソース、ドレイ
ン領域１２に接続される。このビット線１４は第２の層
間絶縁膜１５により覆われる。第２の層間絶縁膜１５の
上にはスタック型の容量素子１６が設けられる。第２の
層間絶縁膜１５の上で、かつ容量素子１６の周囲には、
第３の層間絶縁膜１７が設けられる。容量素子１６は、
容量下部電極１８と、容量絶縁膜としてのＴａ２Ｏ５膜
１９と、容量上部電極２０と、から構成される。一対の
トランジスタ６が共有していない方のそれぞれのソー
ス、ドレイン領域２１に達する一対の容量コンタクト孔
２２が、第１の層間絶縁膜１１及び第２の層間絶縁膜１
５を貫通して形成される。この容量コンタクト孔２２を
介して、容量下部電極１８がソース、ドレイン領域２１
に接続される。また、Ｔａ２Ｏ５膜１９と容量上部電極
２０とは、各メモリセルの容量素子に共通して連続的に
形成され、第３の層間絶縁膜１７の表面上に延在する。
容量上部電極２０には、上層配線と接続するための取り
出し部分となるコンタクト（図示せず）が設けられる。
容量素子１６と第３の層間絶縁膜１７とは、第４の層間
絶縁膜２３により覆われる。
【００１２】次に容量素子１６の形成方法を工程を追っ
て詳細に説明する。図２は図１の容量素子１６の部分拡
大断面図であり、容量素子１６を形成するための工程図
である。はじめに図２（ａ）に示される様に、第１の層
間絶縁膜１１及び第２の層間絶縁膜１５に貫通して容量
コンタクト孔２２を開口し、容量コンタクト孔２２をリ
ンドープポリシリコンまたはＷ（タングステン）等の金
属膜によって充填する。続いてエッチバックにより容量
コンタクト孔２２の内部にのみリンドープポリシリコン
またはＷ（タングステン）等の金属膜からなるプラグを
残す。その後図２（ｂ）に示される様に、第３の層間絶
縁膜１７を成長させ、この第３の層間絶縁膜１７に容量
下部電極１８を形成するための孔を開孔する。続いてこ
の孔の内部および第３の層間絶縁膜１７の上面に容量下
部電極１８用のリンドープアモルファスシリコン層を成
膜する。その後図２（ｃ）に示される様に、酸化膜など
によって孔の内部を充填した後エッチバックによって前
述の孔の内部にのみ容量下部電極１８を残す。この後、
第３の層間絶縁膜１７を例えばウエットエッチングによ
って除去し、シリンダー電極の外壁の一部または全てを
露出させる工程を加えても良い。その後図２（ｄ）に示
される様に、例えば原料にＴａ（ＯＣ２Ｈ５）５とＯ２
とを用いたＬＰＣＶＤ(Low Pressure Chemical Vapor D
eposition)法により容量絶縁膜となるＴａ２Ｏ５膜１９
を基板全面に成長させる。その後、Ｈ２Ｏ２を含む溶液
中に基板を浸漬する。Ｈ２Ｏ２を含む溶液で処理するこ
とにより、Ｔａ２Ｏ５膜１９の膜中の酸素欠損密度を軽
減することができる。Ｈ２Ｏ２を含む溶液で処理した
後、続けて熱処理を施し、Ｔａ２Ｏ５膜１９を酸化、結
晶化する。その後図２（ｅ）に示される様に、Ｔａ２Ｏ
５膜１９上に、容量上部電極２０となる例えばＴｉＮ
を、例えばＴｉＣｌ４とＮＨ３を原料とするＣＶＤ(Che
mical Vapor Deposition)法により形成する。
て詳細に説明する。図２は図１の容量素子１６の部分拡
大断面図であり、容量素子１６を形成するための工程図
である。はじめに図２（ａ）に示される様に、第１の層
間絶縁膜１１及び第２の層間絶縁膜１５に貫通して容量
コンタクト孔２２を開口し、容量コンタクト孔２２をリ
ンドープポリシリコンまたはＷ（タングステン）等の金
属膜によって充填する。続いてエッチバックにより容量
コンタクト孔２２の内部にのみリンドープポリシリコン
またはＷ（タングステン）等の金属膜からなるプラグを
残す。その後図２（ｂ）に示される様に、第３の層間絶
縁膜１７を成長させ、この第３の層間絶縁膜１７に容量
下部電極１８を形成するための孔を開孔する。続いてこ
の孔の内部および第３の層間絶縁膜１７の上面に容量下
部電極１８用のリンドープアモルファスシリコン層を成
膜する。その後図２（ｃ）に示される様に、酸化膜など
によって孔の内部を充填した後エッチバックによって前
述の孔の内部にのみ容量下部電極１８を残す。この後、
第３の層間絶縁膜１７を例えばウエットエッチングによ
って除去し、シリンダー電極の外壁の一部または全てを
露出させる工程を加えても良い。その後図２（ｄ）に示
される様に、例えば原料にＴａ（ＯＣ２Ｈ５）５とＯ２
とを用いたＬＰＣＶＤ(Low Pressure Chemical Vapor D
eposition)法により容量絶縁膜となるＴａ２Ｏ５膜１９
を基板全面に成長させる。その後、Ｈ２Ｏ２を含む溶液
中に基板を浸漬する。Ｈ２Ｏ２を含む溶液で処理するこ
とにより、Ｔａ２Ｏ５膜１９の膜中の酸素欠損密度を軽
減することができる。Ｈ２Ｏ２を含む溶液で処理した
後、続けて熱処理を施し、Ｔａ２Ｏ５膜１９を酸化、結
晶化する。その後図２（ｅ）に示される様に、Ｔａ２Ｏ
５膜１９上に、容量上部電極２０となる例えばＴｉＮ
を、例えばＴｉＣｌ４とＮＨ３を原料とするＣＶＤ(Che
mical Vapor Deposition)法により形成する。
【００１３】以上説明した本発明の実施の形態におい
て、Ｈ２Ｏ２を含む溶液中に基板を浸漬する工程には、
次の各条件を用いることが好ましい。まずＨ２Ｏ２を含
む溶液の温度は、Ｈ２Ｏ２から供給される酸素とＴａ２
Ｏ５膜中の酸素欠損箇所との反応性の理由から、６０℃
以上であることが望ましい。また、溶液中のＨ２Ｏ２の
濃度は、同じく上述の反応性の理由から、５％以上であ
ることが望ましい。またＨ２Ｏ２を含む溶液の種類は、
純水溶液に限らず、例えば塩酸：Ｈ２Ｏ２：Ｈ２Ｏ＝
１：５：２０の溶液などのように、混合溶液であっても
構わない。さらに、以上説明した本発明の実施の形態に
おいて、Ｈ２Ｏ２を含む溶液で処理した後の熱処理に
は、次の各条件を用いることが好ましい。まず熱処理の
温度は、Ｔａ２Ｏ５膜が結晶化して膜質が改善するとい
う見地から、７００℃以上であることが望ましい。ま
た、熱処理の雰囲気は、Ｔａ２Ｏ５膜中に酸素を取り込
む効果から、酸化性雰囲気であることが望ましく、中で
も酸素ガスを含む雰囲気であることが望ましい。
て、Ｈ２Ｏ２を含む溶液中に基板を浸漬する工程には、
次の各条件を用いることが好ましい。まずＨ２Ｏ２を含
む溶液の温度は、Ｈ２Ｏ２から供給される酸素とＴａ２
Ｏ５膜中の酸素欠損箇所との反応性の理由から、６０℃
以上であることが望ましい。また、溶液中のＨ２Ｏ２の
濃度は、同じく上述の反応性の理由から、５％以上であ
ることが望ましい。またＨ２Ｏ２を含む溶液の種類は、
純水溶液に限らず、例えば塩酸：Ｈ２Ｏ２：Ｈ２Ｏ＝
１：５：２０の溶液などのように、混合溶液であっても
構わない。さらに、以上説明した本発明の実施の形態に
おいて、Ｈ２Ｏ２を含む溶液で処理した後の熱処理に
は、次の各条件を用いることが好ましい。まず熱処理の
温度は、Ｔａ２Ｏ５膜が結晶化して膜質が改善するとい
う見地から、７００℃以上であることが望ましい。ま
た、熱処理の雰囲気は、Ｔａ２Ｏ５膜中に酸素を取り込
む効果から、酸化性雰囲気であることが望ましく、中で
も酸素ガスを含む雰囲気であることが望ましい。
【００１４】
【実施例】次に、本発明の実施例を図３を用いて説明す
る。図３は本発明及び従来の技術によって製造された容
量素子の電流電圧特性を示したものである。本発明の半
導体装置の製造方法の、半導体基板をＨ２Ｏ２を含む溶
液中に浸漬する工程としては、温度が６５℃、Ｈ２Ｏ２
の濃度が５％の純水溶液に１０分間浸漬する方法を用い
た。また、本発明の半導体装置の製造方法の、Ｈ２Ｏ２
を含む溶液で処理した後に熱処理を施す工程としては、
酸素ガスによる８００℃の熱処理を行う方法を用いた。
測定パターン上には、スタック型の容量素子を並列に１
００００個作成した。測定によって得られた電流値の１
００００分の１が容量素子１つ当たりの電流値となる。
従来の技術によって製造された容量素子では、電圧１ボ
ルトにおける漏れ電流値は、１セル当たり５Ｅ−１５ア
ンペアであった。これに対し本発明の実施の形態によっ
て製造された容量素子では、電圧１ボルトにおける漏れ
電流値は、１セル当たり１Ｅ−１５アンペアに減少し
た。
る。図３は本発明及び従来の技術によって製造された容
量素子の電流電圧特性を示したものである。本発明の半
導体装置の製造方法の、半導体基板をＨ２Ｏ２を含む溶
液中に浸漬する工程としては、温度が６５℃、Ｈ２Ｏ２
の濃度が５％の純水溶液に１０分間浸漬する方法を用い
た。また、本発明の半導体装置の製造方法の、Ｈ２Ｏ２
を含む溶液で処理した後に熱処理を施す工程としては、
酸素ガスによる８００℃の熱処理を行う方法を用いた。
測定パターン上には、スタック型の容量素子を並列に１
００００個作成した。測定によって得られた電流値の１
００００分の１が容量素子１つ当たりの電流値となる。
従来の技術によって製造された容量素子では、電圧１ボ
ルトにおける漏れ電流値は、１セル当たり５Ｅ−１５ア
ンペアであった。これに対し本発明の実施の形態によっ
て製造された容量素子では、電圧１ボルトにおける漏れ
電流値は、１セル当たり１Ｅ−１５アンペアに減少し
た。
【００１５】
【発明の効果】以上説明したように、本発明の実施の形
態における半導体装置の製造方法によると、次のような
利点が得られる。Ｈ２Ｏ２を含む溶液で処理することに
より、Ｔａ２Ｏ５膜中の酸素欠損密度を軽減し、その結
果容量素子の漏れ電流を減少させることが可能になる。
さらに、Ｔａ２Ｏ５膜に熱処理を施すことにより、Ｔａ
２Ｏ５の膜質が改善し、その結果容量素子の漏れ電流を
減少させることが可能になる。また、紫外線を照射する
工程を含まないために良好なトランジスタの信頼性を保
持することが可能となる。また、溶液処理および熱処理
という等方的に反応する方法を用いることにより、粗面
電極のような構造においてもＴａ２Ｏ５膜の全面におい
て膜質を改善することが可能である。
態における半導体装置の製造方法によると、次のような
利点が得られる。Ｈ２Ｏ２を含む溶液で処理することに
より、Ｔａ２Ｏ５膜中の酸素欠損密度を軽減し、その結
果容量素子の漏れ電流を減少させることが可能になる。
さらに、Ｔａ２Ｏ５膜に熱処理を施すことにより、Ｔａ
２Ｏ５の膜質が改善し、その結果容量素子の漏れ電流を
減少させることが可能になる。また、紫外線を照射する
工程を含まないために良好なトランジスタの信頼性を保
持することが可能となる。また、溶液処理および熱処理
という等方的に反応する方法を用いることにより、粗面
電極のような構造においてもＴａ２Ｏ５膜の全面におい
て膜質を改善することが可能である。
【図１】本発明の実施の形態におけるＤＲＡＭ(Dynamic
Random Access Memory)の断面模式図である。
Random Access Memory)の断面模式図である。
【図２】本発明の実施の形態におけるＤＲＡＭの容量素
子の部分拡大断面図であり、容量素子を形成するための
工程図である。
子の部分拡大断面図であり、容量素子を形成するための
工程図である。
【図３】本発明の実施の形態及び従来の技術によって製
造されたスタック型の容量素子の電流電圧特性を示す図
である。
造されたスタック型の容量素子の電流電圧特性を示す図
である。
１ ｐ型シリコン基板 ２ ｎウエル ３ 第１のｐウエル ４ ｎ型分離領域 ５ フィールド酸化膜 ６ トランジスタ ７ ゲート絶縁膜 ８ ゲート電極 ９ 多結晶シリコン膜 １０ シリサイド膜 １１ 第１の層間絶縁膜 １２ ソース、ドレイン領域 １３ ビット線コンタクト孔 １４ ビット線 １５ 第２の層間絶縁膜 １６ 容量素子 １７ 第３の層間絶縁膜 １８ 容量下部電極 １９ Ｔａ２Ｏ５膜 ２０ 容量上部電極 ２１ ソース、ドレイン領域 ２２ 容量コンタクト孔 ２３ 第４の層間絶縁膜
Claims (6)
- 【請求項１】 半導体基板に容量下部電極を形成する工
程と、 前記容量下部電極上にＴａ２Ｏ５（酸化タンタル）膜を
形成する工程と、 前記半導体基板をＨ２Ｏ２（過酸化水素水）を含む溶液
中に浸漬する工程と、 前記半導体基板に熱処理を施す工程と、 前記Ｔａ２Ｏ５膜上に容量上部電極を形成する工程と、 を具備したことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記熱処理は７００℃以上の温度で行わ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記熱処理は酸化性雰囲気中で行われる
ことを特徴とする請求項１または請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記熱処理は酸素ガスを含む雰囲気中で
行われることを特徴とする請求項１乃至請求項３の何れ
か一に記載の半導体装置の製造方法。 - 【請求項５】 前記溶液中のＨ２Ｏ２の濃度は５％以上
であることを特徴とする請求項１乃至請求項４の何れか
一に記載の半導体装置の製造方法。 - 【請求項６】 前記溶液の温度は６０℃以上であること
を特徴とする請求項１乃至請求項５の何れか一に記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32886199A JP2001148465A (ja) | 1999-11-18 | 1999-11-18 | 半導体装置の製造方法 |
| US09/715,142 US6436757B1 (en) | 1999-11-18 | 2000-11-20 | Method for fabricating a capacitor having a tantalum oxide dielectrics in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32886199A JP2001148465A (ja) | 1999-11-18 | 1999-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001148465A true JP2001148465A (ja) | 2001-05-29 |
Family
ID=18214924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32886199A Pending JP2001148465A (ja) | 1999-11-18 | 1999-11-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6436757B1 (ja) |
| JP (1) | JP2001148465A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803275B1 (en) * | 2002-12-03 | 2004-10-12 | Fasl, Llc | ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices |
| US7033957B1 (en) | 2003-02-05 | 2006-04-25 | Fasl, Llc | ONO fabrication process for increasing oxygen content at bottom oxide-substrate interface in flash memory devices |
| KR100773537B1 (ko) * | 2003-06-03 | 2007-11-07 | 삼성전자주식회사 | 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법 |
| CN100377353C (zh) * | 2004-01-26 | 2008-03-26 | 雅马哈株式会社 | 半导体衬底 |
| JP2005217189A (ja) * | 2004-01-29 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 容量素子及びその製造方法 |
| KR101051704B1 (ko) * | 2004-04-28 | 2011-07-25 | 삼성전자주식회사 | 저항 구배를 지닌 다층막을 이용한 메모리 소자 |
| US20050285281A1 (en) * | 2004-06-29 | 2005-12-29 | Simmons Asher L | Pad-limited integrated circuit |
| KR100682926B1 (ko) * | 2005-01-31 | 2007-02-15 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 소자 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1075243C (zh) * | 1994-12-28 | 2001-11-21 | 松下电器产业株式会社 | 集成电路用电容元件及其制造方法 |
| US6162738A (en) * | 1998-09-01 | 2000-12-19 | Micron Technology, Inc. | Cleaning compositions for high dielectric structures and methods of using same |
-
1999
- 1999-11-18 JP JP32886199A patent/JP2001148465A/ja active Pending
-
2000
- 2000-11-20 US US09/715,142 patent/US6436757B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6436757B1 (en) | 2002-08-20 |
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