JP2003092363A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
荷を低減させ、メモリセルおよびこれと同一基板上に形
成されるMISFETの特性を向上させる。 【解決手段】 メモリセル形成領域に、情報転送用MI
SFETQsとキャパシタCからなるメモリセルが形成
され、論理回路形成領域に、論理回路を構成するnチャ
ネル型MISFETQnとpチャネル型MISFETQ
pとが形成される半導体集積回路装置の、キャパシタC
が形成される酸化シリコン膜41を、450℃〜700
℃の温度で、プラズマCVD法を用いて形成する。その
結果、酸化シリコン膜41からの脱ガス量を低減でき、
脱ガスによってキャパシタCの下部電極43を構成する
シリコン膜表面のシリコン粒の成長が阻害されず、容量
を大きくすることができ、また、酸化シリコン膜41の
成膜後に、水分等を除去するための熱処理工程を省くこ
とができ、MISFETの特性の劣化を防止することが
できる。
Description
置およびその製造技術に関し、特に、DRAM(Dynami
c Random Access Memory)と論理回路等とを混載した半
導体集積回路装置およびその製造技術に適用して有効な
技術に関するものである。
(Metal Insulator Semiconductor Field Effect Trans
istor)とこのMISFETに直列に接続された情報蓄
積用容量素子を有している。この情報蓄積用容量素子
は、例えば、下部電極となるシリコン、容量絶縁膜とな
る酸化タンタルおよび上部電極となる高融点金属膜を順
次堆積して形成される。
中に深い孔を形成し、この孔の側壁や底部に沿って下部
電極や容量絶縁膜を形成することにより、素子の微細化
を図り、また、容量を大きくしている。
なるシリコンの表面に、シリコン粒からなる突起物を設
けることによりその表面に凹凸を形成し、表面積を大き
くする技術が採用されている。このシリコン粒からなる
突起物を、HSG(Hemispherical Grained)シリコン
もしくはラグ(Rugged)シリコンという。
には、HSGポリシリコン膜を形成するための高温の熱
処理の際に、層間絶縁膜中に含まれる水分が脱離し、そ
の下層のポリシリコン膜とこの水分が反応して、その表
面にSiO2膜が形成されることを防止するため、前記
高温の熱処理の直前に、前記水分が離脱する温度以上で
熱処理を行うことにより、HSGポリシリコンを効果的
に形成する技術が開示されている。
M等の研究・開発を行っており、前述のラグポリシリコ
ンを採用し、容量の増大を図っている。
れる絶縁膜中の水分等の影響で、ラグポリシリコンの成
長が阻害され、その表面積の確保が困難となっていた。
そこで、高温の熱処理を施し、絶縁膜中の水分等を除去
した後、ラグポリシリコンを成長させることを検討して
いるが、この場合、高温の熱処理により、下層のMIS
FETの特性が劣化するという問題が生じる。
Scale Integrated Circuit)とを同一半導体基板上に形
成する、いわゆるシステムLSIにおいては、論理回路
を、nチャネル型MISFETやpチャネル型MISF
ETを適宜組み合わせて形成しており、これらのMIS
FETの特性が劣化してしまう。
は、n型のMISFETのゲート電極をn型とし、p型
のMISFETのゲート電極をp型とする、いわゆるデ
ュアルゲート構造が採用されている。これは、p型のM
ISFETのゲート電極をn型とした場合、チャネルが
基板表面から深い位置に形成され(埋め込みチャネ
ル)、ゲート電極に印加される電位の制御が困難となる
ためである。
めに注入されるホウ素(B)は、熱処理によって拡散し
やすい(漏れやすい)。このホウ素が、ゲート絶縁膜を
介して半導体基板中に拡散した場合には、半導体基板の
濃度プロファイルが変化してしまい、その特性が劣化す
る(例えば、閾値電圧がばらついてしまう)。
熱処理は、MISFETのソース、ドレイン領域の濃度
プロファイル等、種々のMISFETの特性に影響す
る。
する半導体集積回路装置の熱処理による負荷を低減させ
ることにある。
リセルの特性を向上させることにある。
チャネル型MISFETやpチャネル型MISFETで
構成される論理回路とを有する半導体集積回路装置の特
性を向上させることにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
法は、半導体基板の主表面に形成されたMISFETと
容量素子から成るメモリセルの前記MISFETの上部
に、450℃〜700℃の温度で、プラズマCVD法を
用いて絶縁膜を形成し、この絶縁膜をエッチングするこ
とにより溝を形成した後、この溝の内部を含む絶縁膜上
にシリコン膜を堆積し、前記絶縁膜上のシリコン膜を除
去することにより溝の内壁に沿って前記容量素子の下部
電極を形成するものである。
法は、半導体基板の主表面に形成されたMISFETと
容量素子から成るメモリセルの前記MISFETの上部
に、所定の温度で、第1の絶縁膜を堆積し、この第1の
絶縁膜上に、所定の温度以上の温度で第2の絶縁膜を堆
積し、第1および第2の絶縁膜をエッチングすることに
より溝を形成した後、溝の内部を含む前記第2の絶縁膜
上にシリコン膜を堆積し、前記第2の絶縁膜上のシリコ
ン膜を除去することにより溝の内壁に沿って前記容量素
子の下部電極を形成するものである。
法は、半導体基板の主表面にMISFETを形成し、こ
のMISFETの上部に、450℃〜700℃の温度
で、プラズマCVD法を用いて不純物を含有する絶縁膜
を形成するものである。
法は、半導体基板の主表面にMISFETを形成し、こ
のMISFETの上部に、所定の温度で、第1の絶縁膜
を堆積し、この第1の絶縁膜の表面を平坦化した後、第
1の絶縁膜上に、所定の温度以上の温度で、不純物を含
有する第2の絶縁膜を形成するものである。
体基板の主表面に形成されたMISFETと、このMI
SFETと直列に接続された容量素子であって、MIS
FETの上部に形成された第1の絶縁膜と、この第1の
絶縁膜上に形成され、第1の絶縁膜より不純物の含有量
が少ない第2の絶縁膜との積層膜中の凹部に形成された
シリコン膜よりなる下部電極と、この下部電極上に形成
された容量絶縁膜と、この容量絶縁膜上に形成された導
電性膜よりなる上部電極と、を有する容量素子と、を有
するものである。
体基板の主表面に形成されたMISFETと、このMI
SFETと直列に接続された容量素子であって、MIS
FETの上部に形成された第1の絶縁膜と、この第1の
絶縁膜上に形成され、第1の絶縁膜より薄い第2の絶縁
膜との積層膜中の凹部に形成されたシリコン膜よりなる
下部電極と、この下部電極上に形成された容量絶縁膜
と、この容量絶縁膜上に形成された導電性膜よりなる上
部電極と、を有する容量素子と、を有するものである。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
製造方法を図1〜図12を用いて工程順に説明する。な
お、半導体基板の断面を示す各図の左側部分はDRAM
のメモリセルが形成される領域(メモリセル形成領域
(MCFA))を示し、右側部分は論理回路等が形成さ
れる論理回路形成領域(LCFA)を示している。
MISFETQsと情報蓄積用容量素子(キャパシタ)
Cから成るメモリセルが形成され、論理回路形成領域に
は、論理回路を構成するnチャネル型MISFETQn
およびpチャネル型MISFETQpが形成される。
下、単に基板という)1をエッチングして溝を形成した
後、この溝の内部に酸化シリコン膜7を埋め込むことに
より素子分離2を形成する。次に、基板1にp型不純物
(例えば、ホウ素(B))およびn型不純物(例えば、
リン(P))をイオン打ち込みした後、熱処理でこれら
の不純物を拡散させることによって、メモリセル形成領
域の基板1にp型ウエル3を形成し、論理回路形成領域
の基板1にp型ウエル3およびn型ウエル4を形成す
る。
nチャネル型MISFETQnの閾値電圧を調整するた
めに、これらのMISFETが形成されるp型ウエル3
に、不純物をイオン打ち込みする。また、pチャネル型
MISFETQpの閾値電圧を調整するために、これら
のMISFETが形成されるn型ウエル4に、不純物を
イオン打ち込みする。
(p型ウエル3およびn型ウエル4)の表面をウェット
洗浄した後、熱酸化によりp型ウエル3およびn型ウエ
ル4のそれぞれの表面に清浄なゲート酸化膜8を形成す
る。
nm程度の低抵抗多結晶シリコン膜(9a)をCVD(Ch
emical Vapor Deposition)法で堆積する。続いて、論
理回路形成領域およびメモリセル形成領域のp型ウエル
3上の低抵抗多結晶シリコン膜中に、リン(P)イオン
を注入し、低抵抗多結晶シリコン膜をn型にする。次い
で、論理回路形成領域のn型ウエル4上の低抵抗多結晶
シリコン膜中に、ホウ素イオンを注入し、低抵抗多結晶
シリコン膜をp型にする。n型の低抵抗多結晶シリコン
膜を9anと、p型の低抵抗多結晶シリコン膜を9ap
とする。
n、9ap)の上部にスパッタリング法で膜厚5nm程度
のWN膜9bと膜厚80nm程度のW膜9cとを堆積し、
さらにその上部にCVD法で膜厚220nm程度の窒化シ
リコン膜10を堆積する。
単に「レジスト膜」という)をマスクにして窒化シリコ
ン膜10、W膜9c、WN膜9bおよび多結晶シリコン
膜(9an、9ap)をドライエッチングすることによ
り、n型もしくはp型のゲート電極9n、9pを形成す
る。即ち、論理回路形成領域のn型ウエル4上には、p
型のゲート電極9pを形成する。また、メモリセル形成
領域のp型ウエル3上および論理回路形成領域のp型ウ
エル3上には、n型のゲート電極9nを形成する。この
n型のゲート電極9nは、n型の多結晶シリコン膜9a
n、WN膜9bおよびW膜9cからなり、p型のゲート
電極9pは、p型の多結晶シリコン膜9ap、WN膜9
bおよびW膜9cからなる。また、これらのゲート電極
9n、9pの上部には、窒化シリコン膜10からなるキ
ャップ絶縁膜が形成される。なお、メモリセル形成領域
に形成されたゲート電極9nは、ワード線WLとして機
能する。
形成領域のゲート電極9nの両側にリン(P)イオンを
イオン打ち込みすることによってn-型半導体領域11
を形成する。次いで、論理回路形成領域のn型ウエル4
上のゲート電極9pの両側にフッ化ホウ素(BF)イオ
ンをイオン打ち込みすることによってp-型半導体領域
12を形成する。
D法で膜厚50nm程度の窒化シリコン膜13を堆積した
後、メモリセル形成領域の基板1の上部をレジスト膜
(図示せず)で覆い、論理回路形成領域の窒化シリコン
膜13を異方的にエッチングすることによって、論理回
路形成領域のゲート電極9n、9pの側壁にサイドウォ
ールスペーサを形成する。
のゲート電極9nの両側にヒ素(As)イオンをイオン
打ち込みすることによってn+型半導体領域14(ソー
ス、ドレイン)を形成する。次いで、論理回路形成領域
のn型ウエル4上のゲート電極9pの両側にフッ化ホウ
素(BF)イオンをイオン打ち込みすることによってp
+型半導体領域15(ソース、ドレイン)を形成する。
DD(Lightly Doped Drain)構造のソース、ドレイン
(n-型半導体領域11およびn+型半導体領域14、p
-型半導体領域12およびp+型半導体領域15)を備え
たnチャネル型MISFETQnおよびpチャネル型M
ISFETQpが形成され、メモリセル形成領域にnチ
ャネル型MISFETで構成される情報転送用MISF
ETQsが形成される。
ル型MISFETQnのゲート電極9nをn型に、pチ
ャネル型MISFETQpのゲート電極9pをp型(い
わゆるデュアルゲート構造)にすれば、基板の表面にチ
ャネルが形成され、サブスレッショルド特性、短チャネ
ル効果が改善される。
シリコン膜16を形成し、レジスト膜(図示せず)をマ
スクにしてメモリセル形成領域のn-型半導体領域11
上の酸化シリコン膜16をドライエッチングし、窒化シ
リコン膜13表面を露出させる。その後、露出した窒化
シリコン膜13をドライエッチングすることによって、
n-型半導体領域11の上部にコンタクトホール18、
19を形成する。
てヒ素(As)イオンをイオン打ち込みすることによっ
てn+型半導体領域17を形成する。次いで、コンタク
トホール18、19の内部にプラグ20を形成する。プ
ラグ20を形成するには、コンタクトホール18、19
の内部を含む酸化シリコン膜16の上部にリン(P)な
どのn型不純物をドープした低抵抗多結晶シリコン膜を
CVD法で堆積し、続いてこの多結晶シリコン膜をCM
P(Chemical Mechanical Polishing)法で研磨してコ
ンタクトホール18、19の内部のみに残すことによっ
て形成する。
16の上部にCVD法で膜厚20nm程度の酸化シリコン
膜21を堆積した後、レジスト膜(図示せず)をマスク
にしたドライエッチングで論理回路形成領域の酸化シリ
コン膜21およびその下層の酸化シリコン膜16をドラ
イエッチングすることによって、nチャネル型MISF
ETQnのn+型半導体領域14の上部にコンタクトホ
ール22を形成し、pチャネル型MISFETQpのp
+型半導体領域15の上部にコンタクトホール23を形
成する。また、このとき同時に、メモリセル形成領域の
コンタクトホール18中のプラグ20の上部にスルーホ
ール25を形成する。
ール22、23内を含む酸化シリコン膜16の上部に、
コバルト(Co)膜を、スパッタ法により堆積し、Co
膜と論理回路形成領域のn+型半導体領域14およびp+
型半導体領域15との接触部において、シリサイド化反
応を生じさせることにより、コバルトシリサイド(Co
Si)層Sを形成する。次いで、未反応のCo膜を除去
する。
ETのソース、ドレイン領域(n+型半導体領域14、
p+型半導体領域15)上にシリサイド層Sを形成する
ことにより、後述するプラグ27とソース、ドレイン領
域との接触抵抗を低減することができ、これらのMIS
FETで構成される論理回路の高速化を図ることができ
る。
およびスルーホール25の内部にプラグ27を形成す
る。このプラグ27は、例えばコンタクトホール22、
23の内部およびスルーホール25の内部を含む酸化シ
リコン膜21の上部にCVD法で薄いTiN膜を堆積
し、さらに、W膜を堆積した後、酸化シリコン膜21の
上部のW膜およびTiN膜をCMP法で研磨し、これら
の膜をコンタクトホール22、23の内部およびスルー
ホール25の内部のみに残すことによって形成する。
膜21の上部にビット線BLを形成し、論理回路形成領
域の酸化シリコン膜21の上部に第1層目の配線30〜
32を形成する。ビット線BLおよび第1層目の配線3
0〜32は、例えば酸化シリコン膜21の上部にスパッ
タリング法でW膜を堆積した後、レジスト膜をマスクに
してこのW膜をドライエッチングすることによって形成
する。
よび第1層目の配線30〜32の上部に酸化シリコン膜
34を形成する。
膜34およびその下層の酸化シリコン膜21をドライエ
ッチングすることによって、コンタクトホール19内の
プラグ20の上部にスルーホール38を形成する。
9を形成する。プラグ39は、スルーホール38の内部
を含む酸化シリコン膜34の上部にn型不純物(例え
ば、リン)をドープした低抵抗多結晶シリコン膜をCV
D法で堆積した後、この多結晶シリコン膜をCMP法で
研磨してスルーホール38の内部のみに残すことによっ
て形成する。
34およびプラグ39の上部にCVD法で膜厚100nm
程度の窒化シリコン膜40を堆積し、続いて窒化シリコ
ン膜40の上部にCVD法で1.4μm程度の酸化シリ
コン膜41を堆積する。
(SiH4)と酸素とを原料とした高密度プラズマCV
D法で形成する。この際の成膜温度(基板温度)は、4
50℃〜700℃とする。
表面にキャパシタCが形成される酸化シリコン膜41を
450℃〜700℃の高温下のプラズマCVD法で成膜
したので、水分や不純物の含有量が少ない酸化シリコン
膜41を形成することができる。この不純物とは、成膜
時(気相反応時)に生じる副生成物等を示す。
シラン(TEOS)を原料として用いてもよい。この場
合、副生成物として、炭素や炭素化合物が生じる。な
お、ここでは高密度プラズマCVD法を用いたが、処理
温度が450℃〜700℃であれば、通常のプラズマC
VD法を用いてもよい。
つ高電子密度雰囲気で行われるCVDであって、通常の
プラズマCVDでは、圧力1〜10Torrで、電子密度が
1×109〜1×1010で処理が行われるのに対し、高
密度プラズマCVD法では、圧力0.001〜0.01
Torr(1Torr=1.33322×102Pa)で、電子密度が1×
1012以上で処理が行われるものである。また、高密度
プラズマCVD法においては、基板印加電流を制御する
ことにより基板に衝突するイオン量を変更することがで
き、容易に基板温度をコントロールすることができる。
(図示せず)をマスクにしてメモリセル形成領域の酸化シ
リコン膜41をドライエッチングし、続いてこの酸化シ
リコン膜41の下層の窒化シリコン膜40をドライエッ
チングすることにより、プラグ39の上部に溝42を形
成する。
41の上部に、n型不純物(リン)をドープした膜厚5
0nm程度のアモルファスシリコン膜43aをCVD法で
堆積した後、溝42の内部にレジスト膜Rを埋め込み、
酸化シリコン膜41の上部のアモルファスシリコン膜4
3aをエッチバックすることにより、溝42の内壁に沿
ってアモルファスシリコン膜43aを残す。
部に残ったアモルファスシリコン膜43aの表面をフッ
酸系の洗浄液でウェット洗浄した後、図7に示すよう
に、減圧雰囲気中でアモルファスシリコン膜43aの表
面にモノシラン(SiH4)を供給し、続いて基板1に
600℃程度の熱処理を施し、アモルファスシリコン膜
43aを多結晶化すると共に、その表面にシリコン粒4
3bを成長させる。これにより、その表面に凹凸を有す
る多結晶シリコン膜43(43a、43b)が溝42の
内壁に沿って形成される。この多結晶シリコン膜43
は、キャパシタCの下部電極として使用される。
シリコン膜41を450℃〜700℃の高温下のプラズ
マCVD法で成膜し、水分や不純物の含有量が少ない酸
化シリコン膜41を形成しているので、シリコン粒を成
長させる際に、酸化シリコン膜41からの脱ガス量を低
減できる。その結果、かかるガスによってシリコン粒の
成長が阻害されず、また、シリコン粒の原料となるモノ
シランの供給が阻害されることがなく、多結晶シリコン
膜43の表面積を大きく確保することができる。
て、400℃以下で酸化シリコン膜41を成膜した場合
には、シリコン粒を成長させる際に、酸化シリコン膜4
1からの脱ガスにより、シリコン粒の成長が阻害され、
また、シリコン粒の原料となるモノシランの供給が阻害
され、多結晶シリコン膜43の表面積を確保することが
できない。
低減するため、酸化シリコン膜41の形成後、アモルフ
ァスシリコン膜43aの成膜前に熱処理を施すことによ
り酸化シリコン膜41中に含まれる水分や不純物を除去
することも可能であるが、酸化シリコン膜41を厚く堆
積した後においては、かなり高温で長時間の熱処理(例
えば、750℃、2分間の熱処理)を行う必要がある。
と、MISFETQs、Qn、Qpの特性が劣化してし
まう。具体的には、これらのMISFETのソース、ド
レインを構成する半導体領域の濃度プロファイルが変化
し、所望の特性を維持することができなくなる。
のMISFETが形成されている場合には、ゲート電極
中の不純物が、ゲート絶縁膜を介し基板中まで拡散し得
る。特に、p型のゲート電極中に注入されているホウ素
(B)は、拡散しやすく(漏れやすく)、その特性が損
なわれやすい。
シリコン膜により構成される抵抗素子であって、その抵
抗値を膜中の不純物濃度によって制御されている抵抗素
子等が、形成されている場合には、膜中の不純物が拡散
することによって、その抵抗値が変化してしまう。
において一様でなく、あらかじめその漏れ量を考慮し、
不純物を注入することは非常に困難である。
シリコン膜41を450℃〜700℃の高温下のプラズ
マCVD法で成膜したので、その成膜中に水分や不純物
を除去することができ、酸化シリコン膜41の成膜後
に、水分等を除去するための熱処理工程を省く、もしく
は、熱処理時間の短縮化や熱処理温度の低温化を図るこ
とができる。
で、MISFETの特性の劣化を防止、特に、ホウ素の
漏れ量を低減することができる。
線、例えば、ビット線BLや第1層目の配線30〜32
等の剥離や断線を防止することができる。
通り、シリコン粒43bを600℃で成長させたので、
酸化シリコン膜41を600℃以上で成膜すれば、シリ
コン粒の成長時の脱ガス量をさらに低減することができ
る。
[(a):テトラエトキシシランを原料とし、プラズマ
CVD法を用い、400℃で成膜した場合、(b):テ
トラエトキシシランを原料とし、高周波と低周波の2種
のプラズマを用いたプラズマCVD法で、400℃で成
膜した場合、(c):テトラエトキシシランとリンを含
むガスを原料とし、プラズマCVD法を用い、400℃
で成膜した場合、(d):モノシランを原料とし、高密
度プラズマCVD法を用い、600℃で成膜した場合]
の酸化シリコン膜のTDS(Thermal desorption spect
roscopy)分析による水分離脱特性を示す。図8に示す
グラフの縦軸は、1cm2あたりの相対イオン(H2O)
強度を示し、脱離した水分量が大きいと、その数値が大
きくなる。また、横軸は、温度を示す。グラフ(a)で
は、600℃を越えたあたりから水分の脱離量が多くな
り、およそ700℃でピークとなる。これに対し、グラ
フ(d)では、700℃あたりから水分の脱離量が大き
くなり、800℃付近でピークとなるが、その量は、グ
ラフ(a)の場合と比較し、かなり小さくなっている。
なお、グラフ(b)に示すように、高周波と低周波の2
種のプラズマを用いて成膜した場合は、グラフ(a)に
比べ水分の脱離は改善されている。また、グラフ(c)
に示すように、不純物(リン)を含有させた場合は、よ
り低い温度から水分の脱離が見られた。
た後の水分脱離特性を示す。(a1)は、(a)の膜
に、750℃で2分の熱処理を施した場合、(a2)
は、(a)の膜に、700℃で1分の熱処理を施した場
合、(b’)は、(b)の膜に、700℃で1分の熱処
理を施した場合、(c’)は、(c)の膜に、700℃
で1分の熱処理を施した場合、(d’)は、(d)の膜
に、700℃で1分の熱処理を施した場合の水分脱離特
性を示す。グラフ(a1)、(a2)に示すように、
(a)の膜に熱処理を施した後は、その後の水分の脱離
量は減少し(図8のグラフ(a)参照)、また、これら
のグラフを比較して明らかなように、高温で長時間の熱
処理を施した膜の方が、水分の脱離量は少ない。また、
グラフ(b’)および(c’)においても、熱処理を施
した後は、その後の水分の脱離量は減少している。これ
に対し、グラフ(d’)と、図8のグラフ(d)を対比
して明らかなように、本実施の形態で示した条件で成膜
した場合は、その後に熱処理を行っても水分の脱離量
は、減少していないことがわかる。これは、成膜時に膜
中の水分が充分に除去されているからと考えられる。
し、高周波と低周波の2種のプラズマを用いたプラズマ
CVD法で成膜した膜(グラフ(b))およびモノシラ
ンを原料とし、高密度プラズマCVD法を用いて、60
0℃で成膜した膜(グラフ(d))のそれぞれに、異な
った条件で熱処理を施した場合のシリコン粒の成長の程
度を示す。縦軸の占有率(%)とは、シリコン膜(アモ
ルファスシリコン膜43a)上のシリコン粒(43b)
の占有率を示している。この占有率は、シリコン粒の状
態を画像認識し、画像処理により求めることができる。
シシランを原料とし、高周波と低周波の2種のプラズマ
を用いたプラズマCVD法で成膜した場合は、その後の
熱処理温度が高いほど占有率が高くなっている。また、
同じ温度で処理を行った場合は、処理時間が長いほど占
有率が高くなっている。
密度プラズマCVD法を用いて600℃で成膜した膜の
場合は、その後の熱処理温度や処理時間に関係なく、ほ
ぼ63%前後の占有率が得られ、熱処理を行わない場合
も同様の占有率を得られた。従って、モノシランを原料
とし、高密度プラズマCVD法を用いて、600℃で成
膜した膜の場合は、その後の熱処理を行わなくても、6
0%以上の占有率を得ることができる。
膜上に、後述する容量絶縁膜および上部電極を形成した
場合の容量を示す。図11に示すように、モノシランを
原料とし、高密度プラズマCVD法を用いて、600℃
で成膜した膜の場合は、その後の熱処理を行わなくても
30fF以上の容量を確保することができ、その後、7
00℃、1分の熱処理を施した膜と同様の容量を得るこ
とができた。従って、モノシランを原料とし、高密度プ
ラズマCVD法を用いて、600℃で成膜した膜の場合
は、その後の熱処理を行わなくても、30fF以上の容
量を得ることができる。
程について説明する。図12に示すように、溝42の内
部を含む酸化シリコン膜41の上部にCVD法で膜厚1
0nm程度の酸化タンタル(Ta2O5)膜44を堆積した
後、酸化雰囲気中、約650〜750℃の熱処理を施す
ことによって、酸化タンタル膜44を結晶化する。この
酸化タンタル膜44は、キャパシタCの容量絶縁膜とし
て使用される。
44の上部にCVD法とスパッタリング法とを併用して
膜厚100nm程度のTiN膜45を堆積した後、レジス
ト膜(図示せず)をマスクにしてTiN膜45と酸化タ
ンタル膜44とをドライエッチングすることにより、T
iN膜45からなる上部電極、酸化タンタル膜44から
なる容量絶縁膜および多結晶シリコン膜43からなる下
部電極で構成されるキャパシタCを形成する。ここまで
の工程により、情報転送用MISFETQsとこれに直
列に接続されたキャパシタCとからなるDRAMのメモ
リセルが完成する。
酸化シリコン膜50を堆積する。次に、レジスト膜(図
示せず)をマスクにして論理回路形成領域の第1層配線
30の上部の酸化シリコン膜50、41、窒化シリコン
膜40および酸化シリコン膜34をドライエッチングす
ることによってスルーホール51を形成した後、スルー
ホール51の内部に、プラグ27と同様にプラグ53を
形成する。
3の上部に第2層目の配線54〜56を形成する。次い
で、第2層目の配線54〜56の上部に酸化シリコン膜
を介して第3層目の配線が形成され、第3層目の配線の
上部に酸化シリコン膜と窒化シリコン膜とで構成された
保護膜を堆積するが、その図示は省略する。以上の工程
により、本実施の形態のDRAMが略完成する。
コン膜41の形成後、アモルファスシリコン膜43aの
成膜前に熱処理を行わなかったが、例えば、700℃で
10秒程度の熱処理を施してもよい。
は、酸化シリコン膜41をモノシラン(SiH4)と酸
素とを原料とした高密度プラズマCVD法で形成した
が、以下に説明するように、この酸化シリコン膜を2層
構造としてもよい。
路装置の製造方法を図13および図14を用いて説明す
る。なお、酸化シリコン膜34中のプラグ39の形成ま
での工程は、図1〜図4を参照しながら説明した実施の
形態1の場合と同様であるためその説明を省略する。
の上部に、図13に示すように、CVD法で膜厚100
nm程度の窒化シリコン膜40を堆積し、続いて窒化シリ
コン膜40の上部にCVD法で0.5〜2.0μm程度
の酸化シリコン膜41aを堆積する。次いで、この酸化
シリコン膜41aの上部に、100nm以上の酸化シリコ
ン膜41bを堆積する。
(SiH4)と酸素とを原料とした高密度プラズマCV
D法で形成する。この際の成膜温度は、450℃〜70
0℃とする。
ン膜41a、41bおよびその下層の窒化シリコン膜4
0をドライエッチングすることにより、プラグ39の上
部に溝42を形成する。
結晶シリコン膜43からなる下部電極、酸化タンタル膜
44からなる容量絶縁膜およびTiN膜45からなる上
部電極を形成する。
および第2層目の配線54〜56を実施の形態1と同様
に形成する。
表面にキャパシタCが形成される酸化シリコン膜41b
を450℃〜700℃の高温下のプラズマCVD法で成
膜したので、水分や不純物の含有量が少ない酸化シリコ
ン膜41bを形成することができる。その結果、実施の
形態1で説明したように、酸化シリコン膜41a、41
bからの脱ガス、特に、その上面から出るガスの量を低
減でき、脱ガスによってシリコン粒の成長が阻害され
ず、多結晶シリコン膜43の表面積を大きく確保するこ
とができる。
ン膜41a、41bの成膜後に、水分等を除去するため
の熱処理工程を省く、もしくは、熱処理時間の短縮化や
熱処理温度の低温化を図ることができる。その結果、M
ISFETの特性の劣化を防止、特に、ホウ素の漏れ量
を低減することができる等の実施の形態1で説明した効
果を得ることができる。
コン膜41bのみを450℃〜700℃の高温下のプラ
ズマCVD法で成膜したので、膜応力による配線(例え
ば、ビット線BLや第1層配線30〜32)の剥離や断
線等の発生を低減することができる。即ち、水分等の少
ない緻密な膜を厚く堆積した場合は、膜応力が大きくな
ることから、配線の剥離や断線等が発生しやすくなる
が、この問題を回避することができる。
場合は、装置自身が高価であるため、当該装置による処
理時間が長いと製品コストが高くなってしまうが、本実
施の形態によれば、酸化シリコン膜41bのみを当該装
置で成膜すればよく、製品コストを低減することができ
る。
おいては、キャパシタCが形成される酸化シリコン膜に
本発明を適用したが、以下に示すように、リン等の不純
物を含有した層間絶縁膜に、本発明を適用することも可
能である。
回路装置の製造方法を示すための基板の要部断面図であ
る。
TQnおよびpチャネル型MISFETQpは、実施の
形態1で説明したMISFETQn、Qpと同様に形成
することができるのでその詳細な説明は省略する。
FETQnおよびpチャネル型MISFETQp上に、
窒化シリコン膜60を堆積する。この窒化シリコン膜6
0は、ソース、ドレイン領域(n+型半導体領域14、
p+型半導体領域15)上にコンタクトホールを形成す
る際のエッチングストッパーとしての役割を果たす。こ
のコンタクトホール内には、プラグが形成される。
ン(P)等の不純物を添加した酸化シリコン膜61を堆
積する。このように酸化シリコン膜61中に不純物を含
有させるのは、この不純物によって製造工程中における
重金属等の汚染物を捕獲し、MISFET等の素子を保
護する(いわゆる、ゲッタリングの)ためである。
は、モノシラン(SiH4)、酸素およびリンを含むガ
スを原料とした高密度プラズマCVD法で形成する。こ
の際の成膜温度は、450℃〜700℃とする。
(P)等の不純物を添加した酸化シリコン膜61を45
0℃〜700℃の高温下のプラズマCVD法で成膜した
ので、水分や成膜時に生じる副生成物等の含有量が少な
い酸化シリコン膜61を形成することができる。
水分や副生成物等を除去するためのこの後の熱処理工程
を省く、もしくは、熱処理時間の短縮化や熱処理温度の
低温化を図ることができ、MISFETの特性の劣化を
防止することができる。
純物を含有させた場合には、吸湿性が高くなるため、成
膜後の熱処理が重要となる。この熱処理を、成膜後に行
う場合には、高温で長時間の熱処理(例えば、700〜
900℃、10秒〜30分間の熱処理)が必要となる。
このように高温で長時間の熱処理を施した場合には、実
施の形態1で詳細に説明したように、MISFETを構
成する半導体領域の濃度プロファイルが変化し、所望の
特性を維持することができなくなる。特に、p型のゲー
ト電極9p中に注入されているホウ素(B)は、拡散し
やすく、その特性が損なわれやすい。
の成膜中に水分や副生成物等を除去することができ、酸
化シリコン膜61の成膜後に、水分等を除去するための
熱処理工程を省く、もしくは、熱処理時間の短縮化や熱
処理温度の低温化を図ることができる。
で、MISFET(Qn、Qp)の特性の劣化を防止、
特に、p型のゲート電極9p中のホウ素の漏れ量を低減
することができる。
が形成され、さらに、この上部に第1層配線が形成され
るが、それらの図示および詳細な説明は省略する。
は、酸化シリコン膜61を単層で構成したが、以下に説
明するように、この酸化シリコン膜を2層構造としても
よい。
回路装置の製造方法を示すための基板の要部断面図であ
る。
nおよびpチャネル型MISFETQpは、実施の形態
1で説明したMISFETQn、Qpと同様に形成する
ことができるのでその詳細な説明は省略する。
FETQnおよびpチャネル型MISFETQp上に、
CVD法で酸化シリコン膜61aを堆積する。なお、こ
の際、高密度プラズマCVD法を用いれば、成膜成分
(この場合酸化シリコン)が堆積すると同時に、高密度
プラズマによるエッチングが同時に起こり、幅の狭い微
細な溝であっても、溝の内部まで酸化シリコンを埋め込
むことができる。
CMP法で研磨し、平坦化する。
(P)等の不純物を添加した酸化シリコン膜61bを堆
積する。このように、酸化シリコン膜61b中に不純物
を含有させるのは、実施の形態3で説明したように、ゲ
ッタリングのためである。
bは、モノシラン(SiH4)、酸素およびリンを含む
ガスを原料とした高密度プラズマCVD法で形成する。
この際の成膜温度は、450℃〜700℃とする。
有する酸化シリコン膜61bを450℃〜700℃の高
温下のプラズマCVD法で成膜したので、水分や副生成
物等の含有量が少ない酸化シリコン膜61bを形成する
ことができる。
化シリコン膜61b中に含まれる水分や副生成物等を除
去するための熱処理工程を省く、もしくは、熱処理時間
の短縮化や熱処理温度の低温化を図ることができ、MI
SFETの特性の劣化を防止することができる。
を行う場合は、不純物を含有させた酸化シリコン膜を直
接研磨すると、かかる膜の吸湿性が高いことから、水分
を除去するための熱処理をより高温、長時間行わなけれ
ばならず、熱負荷がさらに大きくなる。
酸化シリコン膜61aを堆積することによりMISFE
T(Qn、Qp)による段差を埋め込んだ後、平坦化
し、不純物を含有する酸化シリコン膜61bを形成した
ので、かかる問題を回避することができる。
間絶縁膜を構成することで、実施の形態2で説明したよ
うに、膜応力を小さくでき、配線(ゲート電極も含む)
の剥離や断線等の発生を低減することができる。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
ズマCVDを用いたが、この他、プラズマCVDと熱C
VDを組み合わせた方法で処理を行ってもよい。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
ETと容量素子から成るメモリセルの前記MISFET
の上部に、450℃〜700℃の温度で、プラズマCV
D法を用いて絶縁膜を形成し、この絶縁膜上に、前記容
量素子の下部電極を構成するシリコン膜を形成したの
で、シリコン膜の表面積を大きくすることができ、容量
を確保することができる。また、前記絶縁膜中の水分や
不純物を除去するための熱処理による負荷を低減するこ
とができ、MISFETの特性の劣化を防止することが
できる。特に、メモリセルの周辺にデュアルゲート構造
を有するMISFETが形成されている場合、これらの
MISFETの特性を向上させることができる。
を形成し、このMISFETの上部に、450℃〜70
0℃の温度で、プラズマCVD法を用いて不純物を含有
する絶縁膜を形成したので、かかる絶縁膜中の水分や副
生成物等を除去するための熱処理による負荷を低減する
ことができ、MISFETの特性の劣化を防止すること
ができる。
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
である。
である。
図である。
図である。
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示すための基板の要部断面図である。
装置の製造方法を示すための基板の要部断面図である。
Claims (19)
- 【請求項1】 半導体基板の主表面に形成されたMIS
FETと容量素子から成るメモリセルを有する半導体集
積回路装置の製造方法であって、 (a)前記半導体基板の主表面に前記MISFETを形
成する工程と、 (b)前記MISFETの上部に、450℃〜700℃
の温度で、プラズマCVD法を用いて絶縁膜を形成する
工程と、 (c)前記絶縁膜をエッチングすることにより溝を形成
する工程と、 (d)前記溝の内部を含む前記絶縁膜上にシリコン膜を
堆積し、前記絶縁膜上のシリコン膜を除去することによ
り溝の内壁に沿って前記容量素子の下部電極を形成する
工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項2】 請求項1記載の半導体集積回路装置の製
造方法であって、 前記(d)工程のシリコン膜は、その表面にシリコンの
結晶核より成長した結晶粒が形成されることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項3】 請求項1記載の半導体集積回路装置の製
造方法であって、 前記(d)工程の後、さらに、 (e)前記下部電極の上部に前記容量素子の容量絶縁膜
を形成する工程と、 (f)前記容量絶縁膜上に、前記容量素子の上部電極を
構成する導電性膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項4】 請求項1記載の半導体集積回路装置の製
造方法であって、 前記半導体集積回路装置は、前記メモリセルが形成され
る領域と、論理回路が形成される領域とを有し、前記半
導体集積回路装置の製造方法は、 前記(b)工程の前に、 (e)前記論理回路が形成される領域に、前記論理回路
を構成するnチャネル型MISFETおよびpチャネル
型MISFETであって、それぞれ、n型不純物を含有
するゲート電極およびp型不純物を含有するゲート電極
を有するnチャネル型MISFETおよびpチャネル型
MISFETを、形成する工程を有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項5】 請求項1記載の半導体集積回路装置の製
造方法であって、 前記プラズマCVD法は、高密度プラズマを用いたCV
D法であることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項6】 半導体基板の主表面に形成されたMIS
FETと容量素子から成るメモリセルを有する半導体集
積回路装置の製造方法であって、 (a)前記半導体基板の主表面に前記MISFETを形
成する工程と、 (b)前記MISFETの上部に、所定の温度で、第1
の絶縁膜を堆積する工程と、 (c)前記第1の絶縁膜上に、前記所定の温度以上の温
度で第2の絶縁膜を形成する工程と、 (d)前記第1および第2の絶縁膜をエッチングするこ
とにより溝を形成する工程と、 (e)前記溝の内部を含む前記絶縁膜上にシリコン膜を
堆積し、前記第2の絶縁膜上のシリコン膜を除去するこ
とにより溝の内壁に沿って前記容量素子の下部電極を形
成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項7】 請求項6記載の半導体集積回路装置の製
造方法であって、 前記所定の温度以上の温度は、450℃〜700℃であ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項8】 請求項6記載の半導体集積回路装置の製
造方法であって、 前記(e)工程のシリコン膜は、その表面にシリコンの
結晶核より成長した結晶粒が形成されることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項9】 請求項6記載の半導体集積回路装置の製
造方法であって、 前記(e)工程の後、さらに、 (f)前記下部電極の上部に前記容量素子の容量絶縁膜
を形成する工程と、 (g)前記容量絶縁膜上に、前記容量素子の上部電極を
構成する導電性膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項10】 請求項6記載の半導体集積回路装置の
製造方法であって、 前記半導体集積回路装置は、前記メモリセルが形成され
る領域と、論理回路が形成される領域とを有し、前記半
導体集積回路装置の製造方法は、 前記(b)工程の前に、 (f)前記論理回路が形成される領域に、前記論理回路
を構成するnチャネル型MISFETおよびpチャネル
型MISFETであって、それぞれ、n型不純物を含有
するゲート電極およびp型不純物を含有するゲート電極
を有するnチャネル型MISFETおよびpチャネル型
MISFETを、形成する工程を有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項11】 (a)半導体基板の主表面にMISF
ETを形成する工程と、 (b)前記MISFETの上部に、450℃〜700℃
の温度で、プラズマCVD法を用いて不純物を含有する
絶縁膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項12】 請求項11記載の半導体集積回路装置
の製造方法であって、 前記不純物は、リンであることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項13】 請求項11記載の半導体集積回路装置
の製造方法であって、 前記プラズマCVD法は、高密度プラズマを用いたCV
D法であることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項14】 (a)半導体基板の主表面にMISF
ETを形成する工程と、 (b)前記MISFETの上部に、所定の温度で、第1
の絶縁膜を堆積する工程と、 (c)前記第1の絶縁膜の表面を平坦化する工程と、 (d)前記第1の絶縁膜上に、前記所定の温度以上の温
度で、不純物を含有する第2の絶縁膜を形成する工程
と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項15】 請求項14記載の半導体集積回路装置
の製造方法であって、 前記不純物は、リンであることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項16】 請求項14記載の半導体集積回路装置
の製造方法であって、 前記第1の絶縁膜および第2の絶縁膜は、高密度プラズ
マを用いたCVD法で形成されることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項17】 (a)半導体基板の主表面に形成され
たMISFETと、 (b)前記MISFETと直列に接続された容量素子で
あって、 (b1)前記MISFETの上部に形成された第1の絶
縁膜と、前記第1の絶縁膜上に形成され、前記第1の絶
縁膜より不純物の含有量が少ない第2の絶縁膜との積層
膜中の凹部に形成されたシリコン膜よりなる下部電極
と、 (b2)前記下部電極上に形成された容量絶縁膜と、 (b3)前記容量絶縁膜上に形成された導電性膜よりな
る上部電極と、を有する容量素子と、 を有することを特徴とする半導体集積回路装置。 - 【請求項18】 (a)半導体基板の主表面に形成され
たMISFETと、 (b)前記MISFETと直列に接続された容量素子で
あって、 (b1)前記MISFETの上部に形成された第1の絶
縁膜と、前記第1の絶縁膜上に形成され、前記第1の絶
縁膜より薄い第2の絶縁膜との積層膜中の凹部に形成さ
れたシリコン膜よりなる下部電極と、 (b2)前記下部電極上に形成された容量絶縁膜と、 (b3)前記容量絶縁膜上に形成された導電性膜よりな
る上部電極と、を有する容量素子と、 を有することを特徴とする半導体集積回路装置。 - 【請求項19】 請求項18記載の半導体集積回路装置
であって、 前記第2の絶縁膜は、前記第1の絶縁膜より不純物の含
有量が少ないことを特徴とする半導体集積回路装置。
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