JP2000174232A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2000174232A JP2000174232A JP10349053A JP34905398A JP2000174232A JP 2000174232 A JP2000174232 A JP 2000174232A JP 10349053 A JP10349053 A JP 10349053A JP 34905398 A JP34905398 A JP 34905398A JP 2000174232 A JP2000174232 A JP 2000174232A
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Abstract
(57)【要約】
【課題】 信頼度を低下することなく、メモリセルの情
報の読み書き速度を向上することによって、ＤＲＡＭを
有する半導体集積回路装置の高速化を図ることのできる
技術を提供する。 【解決手段】 ビット線ＢＬが形成されるメモリセル選
択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上にシリ
コン膜２１を介してチタンシリサイド膜２２を形成し、
接続孔１９の内部に形成されるプラグ２０を金属膜で構
成することによって、半導体基板１をチタンシリサイド
膜２２で侵食することなく、プラグ２０のバルク抵抗お
よびコンタクト抵抗を低減する。
報の読み書き速度を向上することによって、ＤＲＡＭを
有する半導体集積回路装置の高速化を図ることのできる
技術を提供する。 【解決手段】 ビット線ＢＬが形成されるメモリセル選
択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上にシリ
コン膜２１を介してチタンシリサイド膜２２を形成し、
接続孔１９の内部に形成されるプラグ２０を金属膜で構
成することによって、半導体基板１をチタンシリサイド
膜２２で侵食することなく、プラグ２０のバルク抵抗お
よびコンタクト抵抗を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の一つに、メモリセ
ルがメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor ）および蓄積
電極と容量絶縁膜を挟んで設けられるプレート電極とか
らなる情報蓄積用容量素子で構成されたＤＲＡＭがあ
る。しかし、ＤＲＡＭは、その大容量化に伴いメモリセ
ルの微細化が進み、情報蓄積用容量素子の蓄積電荷量が
減少して、情報保持特性が低下するという問題がある。
ルがメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor ）および蓄積
電極と容量絶縁膜を挟んで設けられるプレート電極とか
らなる情報蓄積用容量素子で構成されたＤＲＡＭがあ
る。しかし、ＤＲＡＭは、その大容量化に伴いメモリセ
ルの微細化が進み、情報蓄積用容量素子の蓄積電荷量が
減少して、情報保持特性が低下するという問題がある。
【０００３】そこで、６４Ｍｂｉｔ以上のＤＲＡＭで
は、情報蓄積用容量素子をビット線の上方に配置するキ
ャパシタ・オーバー・ビットライン（Capacitor Over B
it line ；ＣＯＢ）構造とし、さらに、蓄積電極を円筒
型またはフィン型なとの立体形状とすることにより、そ
の表面積を大きくして蓄積電荷量の増大を図っている。
は、情報蓄積用容量素子をビット線の上方に配置するキ
ャパシタ・オーバー・ビットライン（Capacitor Over B
it line ；ＣＯＢ）構造とし、さらに、蓄積電極を円筒
型またはフィン型なとの立体形状とすることにより、そ
の表面積を大きくして蓄積電荷量の増大を図っている。
【０００４】なお、円筒型の蓄積電極を備えた情報蓄積
用容量素子からなるメモリセルについては、例えば培風
館発行「超ＬＳＩメモリ」平成６年１１月５日発行、伊
藤清男著、Ｐ１９に記載がある。
用容量素子からなるメモリセルについては、例えば培風
館発行「超ＬＳＩメモリ」平成６年１１月５日発行、伊
藤清男著、Ｐ１９に記載がある。
【０００５】上記メモリセルとしては、例えば、半導体
基板の主面上に堆積した第１導電膜でメモリセル選択用
ＭＩＳＦＥＴのゲート電極を形成し、この第１導電膜の
上層に堆積した第２導電膜でメモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインを構成する一対の不純物半導体
領域に達して設けられる接続孔の内部にプラグを形成
し、この第２導電膜の上層に堆積した第３導電膜でメモ
リセル選択用ＭＩＳＦＥＴの一方の不純物半導体領域の
上方にビット線を形成し、この第３導電膜の上層に堆積
した第４導電膜でメモリセル選択用ＭＩＳＦＥＴの他方
の不純物半導体領域の上方に情報蓄積用容量素子の下部
電極である蓄積電極を形成し、この第４導電膜の上層に
堆積した第５導電膜で情報蓄積用容量素子の上部電極で
あるプレート電極を形成する構造が考えられる。
基板の主面上に堆積した第１導電膜でメモリセル選択用
ＭＩＳＦＥＴのゲート電極を形成し、この第１導電膜の
上層に堆積した第２導電膜でメモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインを構成する一対の不純物半導体
領域に達して設けられる接続孔の内部にプラグを形成
し、この第２導電膜の上層に堆積した第３導電膜でメモ
リセル選択用ＭＩＳＦＥＴの一方の不純物半導体領域の
上方にビット線を形成し、この第３導電膜の上層に堆積
した第４導電膜でメモリセル選択用ＭＩＳＦＥＴの他方
の不純物半導体領域の上方に情報蓄積用容量素子の下部
電極である蓄積電極を形成し、この第４導電膜の上層に
堆積した第５導電膜で情報蓄積用容量素子の上部電極で
あるプレート電極を形成する構造が考えられる。
【０００６】この場合、上記第３導電膜のビット線は、
接続孔の内部に形成された第２導電膜のプラグを介して
メモリセル選択用ＭＩＳＦＥＴの一方の不純物半導体領
域に接続され、同様に、上記第４導電膜の蓄積電極は、
接続孔の内部に形成された第２導電膜のプラグを介して
メモリセル選択用ＭＩＳＦＥＴの他方の不純物半導体領
域に接続され、第２導電膜のプラグおよび第４導電膜の
蓄積電極は、リンが添加された多結晶シリコン膜によっ
て構成されている。
接続孔の内部に形成された第２導電膜のプラグを介して
メモリセル選択用ＭＩＳＦＥＴの一方の不純物半導体領
域に接続され、同様に、上記第４導電膜の蓄積電極は、
接続孔の内部に形成された第２導電膜のプラグを介して
メモリセル選択用ＭＩＳＦＥＴの他方の不純物半導体領
域に接続され、第２導電膜のプラグおよび第４導電膜の
蓄積電極は、リンが添加された多結晶シリコン膜によっ
て構成されている。
【０００７】
【発明が解決しようとする課題】ところで、半導体集積
回路装置の高集積化が進むに伴って、前記接続孔の径が
縮小されることにより、多結晶シリコン膜によって構成
されるプラグの抵抗（バルク抵抗）、およびプラグとメ
モリセル選択用ＭＩＳＦＥＴの不純物半導体領域とのコ
ンタクト抵抗が増加し、メモリセルの情報を読み出す速
度が遅くなるという問題がある。
回路装置の高集積化が進むに伴って、前記接続孔の径が
縮小されることにより、多結晶シリコン膜によって構成
されるプラグの抵抗（バルク抵抗）、およびプラグとメ
モリセル選択用ＭＩＳＦＥＴの不純物半導体領域とのコ
ンタクト抵抗が増加し、メモリセルの情報を読み出す速
度が遅くなるという問題がある。
【０００８】そこで、上記バルク抵抗およびコンタクト
抵抗を低減するために、抵抗の低い金属膜によってプラ
グを構成する方法が本発明者によって検討された。しか
しながら、プラグを構成する金属膜と半導体基板を構成
する単結晶シリコンとが反応して接合部にシリサイド膜
が形成されて半導体基板の表面が侵食されることが明ら
かとなった。
抵抗を低減するために、抵抗の低い金属膜によってプラ
グを構成する方法が本発明者によって検討された。しか
しながら、プラグを構成する金属膜と半導体基板を構成
する単結晶シリコンとが反応して接合部にシリサイド膜
が形成されて半導体基板の表面が侵食されることが明ら
かとなった。
【０００９】メモリセル選択用ＭＩＳＦＥＴのソース、
ドレインを構成する不純物半導体領域の不純物濃度は、
短チャネル効果の抑制とリフレッシュ特性の改善のため
に低く設定されるので、上記不純物半導体領域の接合深
さは浅い。このため、シリサイド膜が不純物半導体領域
と半導体基板との接合界面に達しやすく、シリサイド膜
と半導体基板との間にリーク電流が流れてリフレッシュ
特性が著しく低下するなど問題が生じることが考えられ
た。
ドレインを構成する不純物半導体領域の不純物濃度は、
短チャネル効果の抑制とリフレッシュ特性の改善のため
に低く設定されるので、上記不純物半導体領域の接合深
さは浅い。このため、シリサイド膜が不純物半導体領域
と半導体基板との接合界面に達しやすく、シリサイド膜
と半導体基板との間にリーク電流が流れてリフレッシュ
特性が著しく低下するなど問題が生じることが考えられ
た。
【００１０】本発明の目的は、信頼度を低下することな
く、メモリセルの情報の読み書き速度を向上することに
よって、ＤＲＡＭを有する半導体集積回路装置の高速化
を図ることのできる技術を提供することにある。
く、メモリセルの情報の読み書き速度を向上することに
よって、ＤＲＡＭを有する半導体集積回路装置の高速化
を図ることのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ＭＩＳＦＥＴの
ソース、ドレインを構成する一対の不純物半導体領域上
に設けられた絶縁層に、金属膜によって構成されるプラ
グが埋め込まれた接続孔が少なくとも上記不純物半導体
領域の一方に達して形成され、接続孔の底部にシリコン
膜が形成され、プラグとシリコン膜との接続部にシリサ
イド膜が形成されているものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ＭＩＳＦＥＴの
ソース、ドレインを構成する一対の不純物半導体領域上
に設けられた絶縁層に、金属膜によって構成されるプラ
グが埋め込まれた接続孔が少なくとも上記不純物半導体
領域の一方に達して形成され、接続孔の底部にシリコン
膜が形成され、プラグとシリコン膜との接続部にシリサ
イド膜が形成されているものである。
【００１３】（２）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の主面上にゲート絶縁
膜、ゲート電極および一対の不純物半導体領域によって
構成されるソース、ドレインからなるＭＩＳＦＥＴを形
成した後、このＭＩＳＦＥＴの上層に絶縁層を堆積し、
次いでフォトレジストをマスクにして絶縁層をエッチン
グし、少なくとも不純物半導体領域に達する接続孔を形
成する。次に、接続孔の底部に選択的にシリコン膜を形
成した後、シリコン膜の表面に自己整合でシリサイド膜
を形成し、次いで接続孔に金属膜を埋め込み、金属膜に
よって構成されるプラグを形成するものである。
の製造方法は、まず、半導体基板の主面上にゲート絶縁
膜、ゲート電極および一対の不純物半導体領域によって
構成されるソース、ドレインからなるＭＩＳＦＥＴを形
成した後、このＭＩＳＦＥＴの上層に絶縁層を堆積し、
次いでフォトレジストをマスクにして絶縁層をエッチン
グし、少なくとも不純物半導体領域に達する接続孔を形
成する。次に、接続孔の底部に選択的にシリコン膜を形
成した後、シリコン膜の表面に自己整合でシリサイド膜
を形成し、次いで接続孔に金属膜を埋め込み、金属膜に
よって構成されるプラグを形成するものである。
【００１４】上記した手段によれば、ＭＩＳＦＥＴのソ
ース、ドレインを構成する不純物半導体領域に達する接
続孔の内部に形成されるプラグを金属膜によって構成す
ることにより、プラグのバルク抵抗を低減することがで
き、さらに、不純物半導体領域とプラグとの接続部にシ
リコン膜およびシリサイド膜を順次積層して設けること
により、上記シリコン膜によってシリサイド膜が半導体
基板の表面を侵食するのを防ぐことができ、また、上記
シリサイド膜によって不純物半導体領域とプラグとの間
のコンタクト抵抗を低減することができる。上記構造の
接続孔をＤＲＡＭのメモリセルのメモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインを構成する不純物半導体領
域上、または周辺回路のｎチャネルＭＩＳＦＥＴおよび
ｐチャネルＭＩＳＦＥＴのソース、ドレインを構成する
不純物半導体領域上に適用することにより、信頼度を低
下させることなく、メモリセルの情報の読み書き速度ま
たは周辺回路の動作速度を向上することができる。
ース、ドレインを構成する不純物半導体領域に達する接
続孔の内部に形成されるプラグを金属膜によって構成す
ることにより、プラグのバルク抵抗を低減することがで
き、さらに、不純物半導体領域とプラグとの接続部にシ
リコン膜およびシリサイド膜を順次積層して設けること
により、上記シリコン膜によってシリサイド膜が半導体
基板の表面を侵食するのを防ぐことができ、また、上記
シリサイド膜によって不純物半導体領域とプラグとの間
のコンタクト抵抗を低減することができる。上記構造の
接続孔をＤＲＡＭのメモリセルのメモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインを構成する不純物半導体領
域上、または周辺回路のｎチャネルＭＩＳＦＥＴおよび
ｐチャネルＭＩＳＦＥＴのソース、ドレインを構成する
不純物半導体領域上に適用することにより、信頼度を低
下させることなく、メモリセルの情報の読み書き速度ま
たは周辺回路の動作速度を向上することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭを示す半導体基板の要部断面図で
ある。
の形態であるＤＲＡＭを示す半導体基板の要部断面図で
ある。
【００１８】ｐ形の単結晶シリコンからなる半導体基板
１の主面には、メモリアレイのｐ型ウエル２、周辺回路
のｐ型ウエル３および周辺回路のｎ型ウエル４が形成さ
れている。また、ｐ型ウエル２を囲むようにｎ型のディ
ープウエル５が形成されている。なお、各ウェルには、
しきい値電圧調整層が形成されていてもよい。
１の主面には、メモリアレイのｐ型ウエル２、周辺回路
のｐ型ウエル３および周辺回路のｎ型ウエル４が形成さ
れている。また、ｐ型ウエル２を囲むようにｎ型のディ
ープウエル５が形成されている。なお、各ウェルには、
しきい値電圧調整層が形成されていてもよい。
【００１９】各ウェルの主面には、分離領域６が形成さ
れている。分離領域６は酸化シリコン膜からなり、半導
体基板１の主面に形成された浅溝７に熱酸化された酸化
シリコン膜８を介して形成されている。
れている。分離領域６は酸化シリコン膜からなり、半導
体基板１の主面に形成された浅溝７に熱酸化された酸化
シリコン膜８を介して形成されている。
【００２０】ｐ型ウエル２の主面にはメモリアレイのメ
モリセル選択用ＭＩＳＦＥＴＱｓが形成されている。ま
た、ｐ型ウエル３およびｎ型ウエル４の主面には各々ｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐが形成されている。
モリセル選択用ＭＩＳＦＥＴＱｓが形成されている。ま
た、ｐ型ウエル３およびｎ型ウエル４の主面には各々ｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐが形成されている。
【００２１】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
型ウエル２の主面上にゲート絶縁膜９を介して形成され
たゲート電極１０と、ゲート電極１０の両側のｐ型ウエ
ル２の主面に形成された不純物半導体領域１１とからな
る。ゲート絶縁膜９は、例えば７〜８ｎｍの膜厚を有す
る熱酸化により形成された酸化シリコン膜からなる。ゲ
ート電極１０は、例えば膜厚７０ｎｍの多結晶シリコン
膜、膜厚５ｎｍの窒化タングステン膜および膜厚１００
ｎｍのタングステン膜の積層膜とすることができる。ま
た、不純物半導体領域１１にはｎ型の不純物、例えば砒
素またはリンが導入されている。
型ウエル２の主面上にゲート絶縁膜９を介して形成され
たゲート電極１０と、ゲート電極１０の両側のｐ型ウエ
ル２の主面に形成された不純物半導体領域１１とからな
る。ゲート絶縁膜９は、例えば７〜８ｎｍの膜厚を有す
る熱酸化により形成された酸化シリコン膜からなる。ゲ
ート電極１０は、例えば膜厚７０ｎｍの多結晶シリコン
膜、膜厚５ｎｍの窒化タングステン膜および膜厚１００
ｎｍのタングステン膜の積層膜とすることができる。ま
た、不純物半導体領域１１にはｎ型の不純物、例えば砒
素またはリンが導入されている。
【００２２】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１０の上層には窒化シリコン膜からなるキャップ
絶縁膜１２が形成され、されにその上層を窒化シリコン
膜１３で覆われる。窒化シリコン膜１３は、ゲート電極
１０の側壁にも形成されて接続孔を形成する際の自己整
合加工に利用される。なお、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのゲート電極１０は、ＤＲＡＭのワード線とし
て機能するものであり、分離領域６の上面にはワード線
ＷＬが形成されている。
ト電極１０の上層には窒化シリコン膜からなるキャップ
絶縁膜１２が形成され、されにその上層を窒化シリコン
膜１３で覆われる。窒化シリコン膜１３は、ゲート電極
１０の側壁にも形成されて接続孔を形成する際の自己整
合加工に利用される。なお、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのゲート電極１０は、ＤＲＡＭのワード線とし
て機能するものであり、分離領域６の上面にはワード線
ＷＬが形成されている。
【００２３】一方、ｎチャネルＭＩＳＦＥＴＱｎは、ｐ
型ウエル３の主面上に形成され、ゲート絶縁膜９を介し
て形成されたゲート電極１０と、ゲート電極１０の両側
のウェルの主面に形成された不純物半導体領域１４とか
ら構成される。ゲート絶縁膜９およびゲート電極１０は
前記と同様である。不純物半導体領域１４は、ｎ型の不
純物が導入された低濃度不純物領域１４ａと高濃度不純
物領域１４ｂとからなり、いわゆるＬＤＤ（Lightly Do
ped Drain ）構造を形成している。
型ウエル３の主面上に形成され、ゲート絶縁膜９を介し
て形成されたゲート電極１０と、ゲート電極１０の両側
のウェルの主面に形成された不純物半導体領域１４とか
ら構成される。ゲート絶縁膜９およびゲート電極１０は
前記と同様である。不純物半導体領域１４は、ｎ型の不
純物が導入された低濃度不純物領域１４ａと高濃度不純
物領域１４ｂとからなり、いわゆるＬＤＤ（Lightly Do
ped Drain ）構造を形成している。
【００２４】同様に、ｐチャネルＭＩＳＦＥＴＱｐは、
ｎ型ウエル４の主面上に形成され、ゲート絶縁膜９を介
して形成されたゲート電極１０と、ゲート電極１０の両
側のウェルの主面に形成された不純物半導体領域１５と
から構成される。ゲート絶縁膜９およびゲート電極１０
は前記と同様である。不純物半導体領域１５は、ｐ型の
不純物が導入された低濃度不純物領域１５ａと高濃度不
純物領域１５ｂとからなり、いわゆるＬＤＤ構造を形成
している。
ｎ型ウエル４の主面上に形成され、ゲート絶縁膜９を介
して形成されたゲート電極１０と、ゲート電極１０の両
側のウェルの主面に形成された不純物半導体領域１５と
から構成される。ゲート絶縁膜９およびゲート電極１０
は前記と同様である。不純物半導体領域１５は、ｐ型の
不純物が導入された低濃度不純物領域１５ａと高濃度不
純物領域１５ｂとからなり、いわゆるＬＤＤ構造を形成
している。
【００２５】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１０の上層には窒化
シリコン膜からなるキャップ絶縁膜１２が形成され、側
壁には、例えば窒化シリコン膜１３が形成されている。
ネルＭＩＳＦＥＴＱｐのゲート電極１０の上層には窒化
シリコン膜からなるキャップ絶縁膜１２が形成され、側
壁には、例えば窒化シリコン膜１３が形成されている。
【００２６】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１６で覆われている。層間絶縁膜１
６は、例えばＳＯＧ（Spin On Glass ）膜１６ａ、ＴＥ
ＯＳ（テトラエトキシシラン）を原料ガスとしプラズマ
ＣＶＤ（Chemical Vapor Depositio）法により形成され
た酸化シリコン膜（以下ＴＥＯＳ膜という）がＣＭＰ
（Chemical MechanicalPolishing ）法により平坦化さ
れたＴＥＯＳ膜１６ｂおよびＴＥＯＳ膜１６ｃの積層膜
とすることができる。
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１６で覆われている。層間絶縁膜１
６は、例えばＳＯＧ（Spin On Glass ）膜１６ａ、ＴＥ
ＯＳ（テトラエトキシシラン）を原料ガスとしプラズマ
ＣＶＤ（Chemical Vapor Depositio）法により形成され
た酸化シリコン膜（以下ＴＥＯＳ膜という）がＣＭＰ
（Chemical MechanicalPolishing ）法により平坦化さ
れたＴＥＯＳ膜１６ｂおよびＴＥＯＳ膜１６ｃの積層膜
とすることができる。
【００２７】層間絶縁膜１６の上層には酸化シリコン膜
１７が堆積されており、この酸化シリコン膜１７上には
ビット線ＢＬおよび第１層配線１８が形成されている。
ビット線ＢＬおよび第１層配線１８は、例えばチタン
膜、窒化チタン膜およびタングステン膜の積層膜とする
ことができる。
１７が堆積されており、この酸化シリコン膜１７上には
ビット線ＢＬおよび第１層配線１８が形成されている。
ビット線ＢＬおよび第１層配線１８は、例えばチタン
膜、窒化チタン膜およびタングステン膜の積層膜とする
ことができる。
【００２８】ビット線ＢＬは、接続孔１９の内部に形成
されたプラグ２０を介して一対のメモリセル選択用ＭＩ
ＳＦＥＴＱｓに共有される不純物半導体領域１１に接続
される。プラグ２０は金属膜によって構成されており、
例えば窒化チタン膜およびタングステン膜の積層膜とす
ることができる。また、プラグ２０と不純物半導体領域
１１との接続部には、シリコン膜２１、およびこのシリ
コン膜２１とチタン膜とのシリサイド化反応によって得
られるチタンシリサイド膜２２が形成されている。上記
シリコン膜２１は、不純物がドープされた多結晶シリコ
ン膜または単結晶シリコン膜、不純物がドープされてい
ない多結晶シリコン膜または単結晶シリコン膜によって
構成される。
されたプラグ２０を介して一対のメモリセル選択用ＭＩ
ＳＦＥＴＱｓに共有される不純物半導体領域１１に接続
される。プラグ２０は金属膜によって構成されており、
例えば窒化チタン膜およびタングステン膜の積層膜とす
ることができる。また、プラグ２０と不純物半導体領域
１１との接続部には、シリコン膜２１、およびこのシリ
コン膜２１とチタン膜とのシリサイド化反応によって得
られるチタンシリサイド膜２２が形成されている。上記
シリコン膜２１は、不純物がドープされた多結晶シリコ
ン膜または単結晶シリコン膜、不純物がドープされてい
ない多結晶シリコン膜または単結晶シリコン膜によって
構成される。
【００２９】チタンシリサイド膜２２によりプラグ２０
と不純物半導体領域１１との間のコンタクト抵抗を低減
し、接続信頼性を向上することができる。また、シリコ
ン膜２１を設けることによってチタン膜と半導体基板１
を構成する単結晶シリコンとの反応を防止することがで
きるので、チタンシリサイド膜２２が半導体基板１の表
面を侵食することがない。
と不純物半導体領域１１との間のコンタクト抵抗を低減
し、接続信頼性を向上することができる。また、シリコ
ン膜２１を設けることによってチタン膜と半導体基板１
を構成する単結晶シリコンとの反応を防止することがで
きるので、チタンシリサイド膜２２が半導体基板１の表
面を侵食することがない。
【００３０】第１層配線１８は、接続孔２３に埋め込ま
れたプラグ２０を介してｎチャネルＭＩＳＦＥＴＱｎの
不純物半導体領域１４およびｐチャネルＭＩＳＦＥＴＱ
ｐの不純物半導体領域１５、ならびに接続孔２４に埋め
込まれたプラグ２０を介してｎチャネルＭＩＳＦＥＴＱ
ｎおよびｐチャネルＭＩＳＦＥＴＱｐの各々のゲート電
極１０に接続される。また、プラグ２０と不純物半導体
領域１４，１５との接続部にはチタンシリサイド膜２２
が形成されている。これによりプラグ２０と不純物半導
体領域１４，１５との間のコンタクト抵抗を低減し、接
続信頼性を向上することができる。
れたプラグ２０を介してｎチャネルＭＩＳＦＥＴＱｎの
不純物半導体領域１４およびｐチャネルＭＩＳＦＥＴＱ
ｐの不純物半導体領域１５、ならびに接続孔２４に埋め
込まれたプラグ２０を介してｎチャネルＭＩＳＦＥＴＱ
ｎおよびｐチャネルＭＩＳＦＥＴＱｐの各々のゲート電
極１０に接続される。また、プラグ２０と不純物半導体
領域１４，１５との接続部にはチタンシリサイド膜２２
が形成されている。これによりプラグ２０と不純物半導
体領域１４，１５との間のコンタクト抵抗を低減し、接
続信頼性を向上することができる。
【００３１】ビット線ＢＬおよび第１層配線１８は層間
絶縁膜２５で覆われている。層間絶縁膜２５は、例えば
ＳＯＧ膜、ＣＭＰ法により平坦化されたＴＥＯＳ膜、Ｔ
ＥＯＳ膜の積層膜とすることができる。
絶縁膜２５で覆われている。層間絶縁膜２５は、例えば
ＳＯＧ膜、ＣＭＰ法により平坦化されたＴＥＯＳ膜、Ｔ
ＥＯＳ膜の積層膜とすることができる。
【００３２】メモリアレイの層間絶縁膜２５の上層には
情報蓄積用容量素子が形成されている。情報蓄積用容量
素子は、ｎ型の不純物がドープされた多結晶シリコン膜
からなる蓄積電極２６と、例えば窒化シリコン膜および
酸化タンタルからなる容量絶縁膜（図示せず）と、例え
ば窒化チタンからなるプレート電極２７とから構成され
る。蓄積電極２６は、窒化シリコン膜１３および層間絶
縁膜１６に形成された接続孔２８に埋め込まれたプラグ
２９、ならびに酸化シリコン膜１７および層間絶縁膜２
５に形成された接続孔３０を介して、ビット線ＢＬに接
続される不純物半導体領域１１とは逆の不純物半導体領
域１１に接続される。プラグ２９は多結晶シリコン膜に
よって構成される。
情報蓄積用容量素子が形成されている。情報蓄積用容量
素子は、ｎ型の不純物がドープされた多結晶シリコン膜
からなる蓄積電極２６と、例えば窒化シリコン膜および
酸化タンタルからなる容量絶縁膜（図示せず）と、例え
ば窒化チタンからなるプレート電極２７とから構成され
る。蓄積電極２６は、窒化シリコン膜１３および層間絶
縁膜１６に形成された接続孔２８に埋め込まれたプラグ
２９、ならびに酸化シリコン膜１７および層間絶縁膜２
５に形成された接続孔３０を介して、ビット線ＢＬに接
続される不純物半導体領域１１とは逆の不純物半導体領
域１１に接続される。プラグ２９は多結晶シリコン膜に
よって構成される。
【００３３】情報蓄積用容量素子の上層には、例えばＴ
ＥＯＳ膜からなる絶縁膜３１を介して第２層配線３２が
形成されている。第２層配線３２は、例えばチタン膜、
アルミニウム合金膜および窒化チタン膜の積層膜とする
ことができる。
ＥＯＳ膜からなる絶縁膜３１を介して第２層配線３２が
形成されている。第２層配線３２は、例えばチタン膜、
アルミニウム合金膜および窒化チタン膜の積層膜とする
ことができる。
【００３４】第２層配線３２は、接続孔３３に埋め込ま
れたプラグ３４を介して第１層配線１８に接続される。
プラグ３４は、金属膜によって構成され、例えば窒化チ
タンとタングステン膜との積層膜とすることができる。
れたプラグ３４を介して第１層配線１８に接続される。
プラグ３４は、金属膜によって構成され、例えば窒化チ
タンとタングステン膜との積層膜とすることができる。
【００３５】次に、本発明の一実施の形態であるＤＲＡ
Ｍの製造方法を図２〜図１４を用いて工程順に説明す
る。図２〜図１４は本発明の一実施の形態のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。
Ｍの製造方法を図２〜図１４を用いて工程順に説明す
る。図２〜図１４は本発明の一実施の形態のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。
【００３６】まず、図２に示すように、ｐ型の単結晶シ
リコンによって構成される半導体基板１を用意し、この
半導体基板１の主面に浅溝７を形成する。その後半導体
基板１に熱酸化を施し、酸化シリコン膜８を形成する。
さらに酸化シリコン膜を堆積してこれをＣＭＰ法により
研磨して浅溝７内にのみ酸化シリコン膜を残し、分離領
域６を形成する。
リコンによって構成される半導体基板１を用意し、この
半導体基板１の主面に浅溝７を形成する。その後半導体
基板１に熱酸化を施し、酸化シリコン膜８を形成する。
さらに酸化シリコン膜を堆積してこれをＣＭＰ法により
研磨して浅溝７内にのみ酸化シリコン膜を残し、分離領
域６を形成する。
【００３７】次に、フォトレジストをマスクにして不純
物をイオン注入し、ｐ型ウエル２，３、ｎ型ウエル４お
よびディープウェル５を形成する。
物をイオン注入し、ｐ型ウエル２，３、ｎ型ウエル４お
よびディープウェル５を形成する。
【００３８】次に、図３に示すように、ｐ型ウエル２，
３、ｎ型ウエル４が形成された活性領域に熱酸化法によ
りゲート絶縁膜９を形成し、さらに半導体基板１の全面
に不純物がドープされた多結晶シリコン膜、窒化タング
ステン膜、タングステン膜および窒化シリコン膜を順次
堆積する。その後、窒化シリコン膜、タングステン膜、
窒化タングステン膜および多結晶シリコン膜をフォトレ
ジストをマスクにしてパターニングし、タングステン
膜、窒化タングステン膜および多結晶シリコン膜によっ
て構成されるゲート電極１０（ワード線ＷＬ）および窒
化シリコン膜によって構成されるキャップ絶縁膜１２を
形成する。さらにフォトレジストをマスクにして自己整
合的に不純物をイオン注入し、メモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１、ｎチャネルＭＩＳ
ＦＥＴＱｎの低濃度不純物領域１４ａおよびｐチャネル
ＭＩＳＦＥＴＱｐの低濃度不純物領域１５ａを各々形成
する。
３、ｎ型ウエル４が形成された活性領域に熱酸化法によ
りゲート絶縁膜９を形成し、さらに半導体基板１の全面
に不純物がドープされた多結晶シリコン膜、窒化タング
ステン膜、タングステン膜および窒化シリコン膜を順次
堆積する。その後、窒化シリコン膜、タングステン膜、
窒化タングステン膜および多結晶シリコン膜をフォトレ
ジストをマスクにしてパターニングし、タングステン
膜、窒化タングステン膜および多結晶シリコン膜によっ
て構成されるゲート電極１０（ワード線ＷＬ）および窒
化シリコン膜によって構成されるキャップ絶縁膜１２を
形成する。さらにフォトレジストをマスクにして自己整
合的に不純物をイオン注入し、メモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１、ｎチャネルＭＩＳ
ＦＥＴＱｎの低濃度不純物領域１４ａおよびｐチャネル
ＭＩＳＦＥＴＱｐの低濃度不純物領域１５ａを各々形成
する。
【００３９】次に、図４に示すように、半導体基板１の
全面に窒化シリコン膜１３を堆積した後、図５に示すよ
うに、フォトレジストをマスクとして自己整合的に不純
物をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの高濃
度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥＴＱｐ
の高濃度不純物領域１５ｂを各々形成する。
全面に窒化シリコン膜１３を堆積した後、図５に示すよ
うに、フォトレジストをマスクとして自己整合的に不純
物をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの高濃
度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥＴＱｐ
の高濃度不純物領域１５ｂを各々形成する。
【００４０】次に、図６に示すように、半導体基板１の
全面にＳＯＧ膜１６ａを塗布し、これをキュアした後、
プラズマＣＶＤ法によりＴＥＯＳ膜１６ｂを堆積する。
このＴＥＯＳ膜１６ｂをＣＭＰ法を用いて研磨し、その
表面を平坦化する。表面を洗浄後、さらにＴＥＯＳ膜１
６ｃを堆積し、層間絶縁膜１６を形成する。このＴＥＯ
Ｓ膜１６ｃは、ＣＭＰにより生じたＴＥＯＳ膜１６ｂ上
のスクラッチによる損傷を補修するためのものである。
この後、情報蓄積用容量素子が上方に形成されるメモリ
セル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上
のＴＥＯＳ膜１６ｃ，１６ｂ、ＳＯＧ膜１６ａ、窒化シ
リコン膜１３およびゲート絶縁膜９と同一層の絶縁膜に
接続孔２８を開口する。
全面にＳＯＧ膜１６ａを塗布し、これをキュアした後、
プラズマＣＶＤ法によりＴＥＯＳ膜１６ｂを堆積する。
このＴＥＯＳ膜１６ｂをＣＭＰ法を用いて研磨し、その
表面を平坦化する。表面を洗浄後、さらにＴＥＯＳ膜１
６ｃを堆積し、層間絶縁膜１６を形成する。このＴＥＯ
Ｓ膜１６ｃは、ＣＭＰにより生じたＴＥＯＳ膜１６ｂ上
のスクラッチによる損傷を補修するためのものである。
この後、情報蓄積用容量素子が上方に形成されるメモリ
セル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上
のＴＥＯＳ膜１６ｃ，１６ｂ、ＳＯＧ膜１６ａ、窒化シ
リコン膜１３およびゲート絶縁膜９と同一層の絶縁膜に
接続孔２８を開口する。
【００４１】次に、図７に示すように、不純物がドープ
された多結晶シリコン膜を堆積し、この多結晶シリコン
膜の表面をＣＭＰ法により研磨して接続孔２８の内部に
プラグ２９を形成する。次いで半導体基板１の全面に酸
化シリコン膜１７を堆積する。
された多結晶シリコン膜を堆積し、この多結晶シリコン
膜の表面をＣＭＰ法により研磨して接続孔２８の内部に
プラグ２９を形成する。次いで半導体基板１の全面に酸
化シリコン膜１７を堆積する。
【００４２】次に、図８に示すように、ビット線が上方
に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純
物半導体領域１１上のＴＥＯＳ膜１６ｃ，１６ｂ、ＳＯ
Ｇ膜１６ａ、窒化シリコン膜１３およびゲート絶縁膜９
と同一層の絶縁膜に接続孔１９を開口する。
に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純
物半導体領域１１上のＴＥＯＳ膜１６ｃ，１６ｂ、ＳＯ
Ｇ膜１６ａ、窒化シリコン膜１３およびゲート絶縁膜９
と同一層の絶縁膜に接続孔１９を開口する。
【００４３】次に、図９に示すように、接続孔１９の底
部に選択的に、低濃度の不純物がドープされた多結晶シ
リコン膜２１を堆積する。
部に選択的に、低濃度の不純物がドープされた多結晶シ
リコン膜２１を堆積する。
【００４４】次に、図１０に示すように、ｎチャネルＭ
ＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチャ
ネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の酸化
シリコン膜１７、ＴＥＯＳ膜１６ｃ，１６ｂ、ＳＯＧ膜
１６ａ、窒化シリコン膜１３およびゲート絶縁膜９と同
一層の絶縁膜に接続孔２３を開口する。
ＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチャ
ネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の酸化
シリコン膜１７、ＴＥＯＳ膜１６ｃ，１６ｂ、ＳＯＧ膜
１６ａ、窒化シリコン膜１３およびゲート絶縁膜９と同
一層の絶縁膜に接続孔２３を開口する。
【００４５】次に、図１１に示すように、ｎチャネルＭ
ＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲ
ート電極１０上の酸化シリコン膜１７、ＴＥＯＳ膜１６
ｃ，１６ｂ、ＳＯＧ膜１６ａ、窒化シリコン膜１３およ
びキャップ絶縁膜１２に接続孔２４を開口する。
ＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲ
ート電極１０上の酸化シリコン膜１７、ＴＥＯＳ膜１６
ｃ，１６ｂ、ＳＯＧ膜１６ａ、窒化シリコン膜１３およ
びキャップ絶縁膜１２に接続孔２４を開口する。
【００４６】次に、図１２に示すように、半導体基板１
の全面にチタン膜（図示せず）を堆積した後、半導体基
板１を減圧雰囲気に保持し、６５０℃、１分間程度の熱
処理を施すことによって、チタン膜とメモリアレイの接
続孔１９の底部のシリコン膜２１、およびチタン膜と周
辺回路の半導体基板１を構成する単結晶シリコンとをシ
リサイド化反応させ、ビット線が上方に形成されるメモ
リセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１
上に設けられたシリコン膜２１の表面、ｎチャネルＭＩ
ＳＦＥＴＱｎの不純物半導体領域１４の表面およびｐチ
ャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５の表面
にチタンシリサイド膜２２を形成する。
の全面にチタン膜（図示せず）を堆積した後、半導体基
板１を減圧雰囲気に保持し、６５０℃、１分間程度の熱
処理を施すことによって、チタン膜とメモリアレイの接
続孔１９の底部のシリコン膜２１、およびチタン膜と周
辺回路の半導体基板１を構成する単結晶シリコンとをシ
リサイド化反応させ、ビット線が上方に形成されるメモ
リセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１
上に設けられたシリコン膜２１の表面、ｎチャネルＭＩ
ＳＦＥＴＱｎの不純物半導体領域１４の表面およびｐチ
ャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５の表面
にチタンシリサイド膜２２を形成する。
【００４７】次に、窒化チタン膜およびタングステン膜
を順次堆積する。窒化チタン膜はスパッタ法により形成
され、タングステン膜はブランケットＣＶＤ法により堆
積される。次いで、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成する。
を順次堆積する。窒化チタン膜はスパッタ法により形成
され、タングステン膜はブランケットＣＶＤ法により堆
積される。次いで、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成する。
【００４８】次に、図１３に示すように、メモリアレイ
にビット線ＢＬ、周辺回路に第１層配線１８を形成す
る。ビット線ＢＬおよび第１層配線１８は、例えば窒化
チタン膜とタングステン膜との積層膜からなる。
にビット線ＢＬ、周辺回路に第１層配線１８を形成す
る。ビット線ＢＬおよび第１層配線１８は、例えば窒化
チタン膜とタングステン膜との積層膜からなる。
【００４９】次に、図１４に示すように、半導体基板１
の全面に絶縁膜２５を堆積する。絶縁膜２５の表面を平
坦化した後、絶縁膜２５および酸化シリコン膜１７に接
続孔３０を開口して、情報蓄積用容量素子が上方に形成
されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導
体領域１１に接して設けられたプラグ２９を露出させ
る。次いで半導体基板１の全面にｎ型の不純物がドープ
された多結晶シリコン膜を堆積した後、この多結晶シリ
コン膜をフォトレジストをマスクにして加工することに
より、情報蓄積用容量素子の蓄積電極２６を形成する。
の全面に絶縁膜２５を堆積する。絶縁膜２５の表面を平
坦化した後、絶縁膜２５および酸化シリコン膜１７に接
続孔３０を開口して、情報蓄積用容量素子が上方に形成
されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導
体領域１１に接して設けられたプラグ２９を露出させ
る。次いで半導体基板１の全面にｎ型の不純物がドープ
された多結晶シリコン膜を堆積した後、この多結晶シリ
コン膜をフォトレジストをマスクにして加工することに
より、情報蓄積用容量素子の蓄積電極２６を形成する。
【００５０】その後、蓄積電極２６表面を窒化または酸
窒化処理した後、酸化タンタル膜を堆積する。ここで酸
化タンタル膜に熱処理を施して酸化タンタル膜を結晶化
して容量絶縁膜を形成する。さらに、窒化チタン膜を堆
積してこれをパターニングし、プレート電極２７を形成
する。
窒化処理した後、酸化タンタル膜を堆積する。ここで酸
化タンタル膜に熱処理を施して酸化タンタル膜を結晶化
して容量絶縁膜を形成する。さらに、窒化チタン膜を堆
積してこれをパターニングし、プレート電極２７を形成
する。
【００５１】次に、ＴＥＯＳ膜を半導体基板１の全面に
堆積して絶縁膜３１とし、周辺回路に第１層配線１８に
接続される接続孔３３を開口した後、接続孔３３の内部
にプラグ３４を形成する。プラグ３４は、チタン膜およ
び窒化チタン膜の積層膜を半導体基板１の全面に堆積
し、さらにブランケットＣＶＤ法によりタングステン膜
を堆積して、その後タングステン膜、窒化チタン膜およ
びチタン膜をエッチバックすることにより形成すること
ができる。さらに、半導体基板１の全面にチタン膜、ア
ルミニウム合金膜および窒化チタン膜をスパッタ法によ
り堆積し、これをパターニングして第２層配線３２を形
成して、前記図１に示すＤＲＡＭがほぼ完成する。
堆積して絶縁膜３１とし、周辺回路に第１層配線１８に
接続される接続孔３３を開口した後、接続孔３３の内部
にプラグ３４を形成する。プラグ３４は、チタン膜およ
び窒化チタン膜の積層膜を半導体基板１の全面に堆積
し、さらにブランケットＣＶＤ法によりタングステン膜
を堆積して、その後タングステン膜、窒化チタン膜およ
びチタン膜をエッチバックすることにより形成すること
ができる。さらに、半導体基板１の全面にチタン膜、ア
ルミニウム合金膜および窒化チタン膜をスパッタ法によ
り堆積し、これをパターニングして第２層配線３２を形
成して、前記図１に示すＤＲＡＭがほぼ完成する。
【００５２】このように、本実施の形態１によれば、上
方にビット線ＢＬが形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に、シリコン膜２１およびチタンシリサイド膜２２
が順次積層されて設けられているので、シリコン膜２１
によってチタン膜と半導体基板１を構成する単結晶シリ
コンとの反応が抑えられてチタンシリサイド膜２２が半
導体基板１の表面を侵食するのを防ぐことができ、ま
た、チタンシリサイド膜２２によって上方にビット線Ｂ
Ｌが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不
純物半導体領域１１とプラグ２０との間のコンタクト抵
抗を低減することができる。さらに、プラグ２０を金属
膜によって構成することによって、プラグ２０のバルク
抵抗を低減することができる。
方にビット線ＢＬが形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に、シリコン膜２１およびチタンシリサイド膜２２
が順次積層されて設けられているので、シリコン膜２１
によってチタン膜と半導体基板１を構成する単結晶シリ
コンとの反応が抑えられてチタンシリサイド膜２２が半
導体基板１の表面を侵食するのを防ぐことができ、ま
た、チタンシリサイド膜２２によって上方にビット線Ｂ
Ｌが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不
純物半導体領域１１とプラグ２０との間のコンタクト抵
抗を低減することができる。さらに、プラグ２０を金属
膜によって構成することによって、プラグ２０のバルク
抵抗を低減することができる。
【００５３】（実施の形態２）図１５は、本発明の他の
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
【００５４】前記実施の形態１と同様に、上方にビット
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
【００５５】さらに、前記実施の形態１と同様に、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
【００５６】上記シリコン膜２１は不純物がドープされ
た多結晶シリコン膜または単結晶シリコン膜、不純物が
ドープされていない多結晶シリコン膜または単結晶シリ
コン膜によって構成される。
た多結晶シリコン膜または単結晶シリコン膜、不純物が
ドープされていない多結晶シリコン膜または単結晶シリ
コン膜によって構成される。
【００５７】本実施の形態２では、周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
【００５８】次に、本実施の形態２であるＤＲＡＭの製
造方法を図１６を用いて説明する。
造方法を図１６を用いて説明する。
【００５９】まず、前記実施の形態１において前記図２
〜図４を用いて説明した製造方法と同様に、メモリセル
選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０を
形成する。この後、半導体基板１の全面に窒化シリコン
膜１３を堆積し、次いでメモリアレイにのみフォトレジ
スト（図示せず）を形成する。
〜図４を用いて説明した製造方法と同様に、メモリセル
選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０を
形成する。この後、半導体基板１の全面に窒化シリコン
膜１３を堆積し、次いでメモリアレイにのみフォトレジ
スト（図示せず）を形成する。
【００６０】次に、図１６に示すように、上記フォトレ
ジストをマスクにして、前記窒化シリコン膜１３を異方
性エッチングし、メモリアレイの半導体基板１上にのみ
窒化シリコン膜１３を残存させると同時に、周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦ
ＥＴＱｐのゲート電極１０の側壁にサイドウォールスペ
ーサ１３ａを形成する。さらに、フォトレジストをマス
クにして自己整合的に不純物をｐ型ウエル３およびｎ型
ウエルに各々イオン注入し、ｎチャネルＭＩＳＦＥＴＱ
ｎの高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦ
ＥＴＱｐの高濃度不純物領域１５ｂを形成する。
ジストをマスクにして、前記窒化シリコン膜１３を異方
性エッチングし、メモリアレイの半導体基板１上にのみ
窒化シリコン膜１３を残存させると同時に、周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦ
ＥＴＱｐのゲート電極１０の側壁にサイドウォールスペ
ーサ１３ａを形成する。さらに、フォトレジストをマス
クにして自己整合的に不純物をｐ型ウエル３およびｎ型
ウエルに各々イオン注入し、ｎチャネルＭＩＳＦＥＴＱ
ｎの高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦ
ＥＴＱｐの高濃度不純物領域１５ｂを形成する。
【００６１】なお、メモリアレイおよび周辺回路のｐチ
ャネルＭＩＳＦＥＴＱｐをフォトレジストで覆い、窒化
シリコン膜１３を異方性エッチングしてｎチャネルＭＩ
ＳＦＥＴＱｎのゲート電極１０の側壁にサイドウォール
スペーサ１３ａを形成し、続いてｎチャネルＭＩＳＦＥ
ＴＱｎの高濃度不純物領域１４ｂを形成した後、メモリ
アレイおよび周辺回路のｎチャネルＭＩＳＦＥＴＱｎを
フォトレジストで覆い、窒化シリコン膜１３を異方性エ
ッチングしてｐチャネルＭＩＳＦＥＴＱｐのゲート電極
１０の側壁にサイドウォールスペーサ１３ａを形成し、
続いてｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域
１４ｂを形成してもよい。
ャネルＭＩＳＦＥＴＱｐをフォトレジストで覆い、窒化
シリコン膜１３を異方性エッチングしてｎチャネルＭＩ
ＳＦＥＴＱｎのゲート電極１０の側壁にサイドウォール
スペーサ１３ａを形成し、続いてｎチャネルＭＩＳＦＥ
ＴＱｎの高濃度不純物領域１４ｂを形成した後、メモリ
アレイおよび周辺回路のｎチャネルＭＩＳＦＥＴＱｎを
フォトレジストで覆い、窒化シリコン膜１３を異方性エ
ッチングしてｐチャネルＭＩＳＦＥＴＱｐのゲート電極
１０の側壁にサイドウォールスペーサ１３ａを形成し、
続いてｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域
１４ｂを形成してもよい。
【００６２】この後の工程は前記実施の形態１とほぼ同
様であるが、周辺回路のｎチャネルＭＩＳＦＥＴＱｎお
よびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０上に
設けられる接続孔２４は、ｎチャネルＭＩＳＦＥＴＱｎ
の不純物半導体領域１４上およびｐチャネルＭＩＳＦＥ
ＴＱｐの不純物半導体領域１５上に設けられる接続孔２
３と同一工程で形成してもよい。
様であるが、周辺回路のｎチャネルＭＩＳＦＥＴＱｎお
よびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０上に
設けられる接続孔２４は、ｎチャネルＭＩＳＦＥＴＱｎ
の不純物半導体領域１４上およびｐチャネルＭＩＳＦＥ
ＴＱｐの不純物半導体領域１５上に設けられる接続孔２
３と同一工程で形成してもよい。
【００６３】（実施の形態３）図１７は、本発明の他の
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
【００６４】前記実施の形態１と同様に、上方にビット
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
【００６５】本実施の形態３では、周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐ
チャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上に
シリコン膜２１を介してチタンシリサイド膜２２が形成
され、第１層配線１８は接続孔２３に埋め込まれた金属
膜で構成されるプラグ２０によって上記チタンシリサイ
ド膜２２に接続されている。
ルＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐ
チャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上に
シリコン膜２１を介してチタンシリサイド膜２２が形成
され、第１層配線１８は接続孔２３に埋め込まれた金属
膜で構成されるプラグ２０によって上記チタンシリサイ
ド膜２２に接続されている。
【００６６】上記シリコン膜２１は不純物がドープされ
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
【００６７】次に、本実施の形態３であるＤＲＡＭの製
造方法を図１８を用いて説明する。
造方法を図１８を用いて説明する。
【００６８】まず、前記実施の形態１において前記図２
〜図７を用いて説明した製造方法と同様に、接続孔２８
の内部にプラグ２９を形成した後、半導体基板１の全面
に酸化シリコン膜１７を堆積する。
〜図７を用いて説明した製造方法と同様に、接続孔２８
の内部にプラグ２９を形成した後、半導体基板１の全面
に酸化シリコン膜１７を堆積する。
【００６９】次に、図１８に示すように、ビット線が上
方に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不
純物半導体領域１１上の酸化シリコン膜１７、層間絶縁
膜１６、窒化シリコン膜１３およびゲート絶縁膜９と同
一層の絶縁膜に接続孔１９を開口し、同時にｎチャネル
ＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチ
ャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の酸
化シリコン膜１７、層間絶縁膜１６、窒化シリコン膜１
３およびゲート絶縁膜９と同一層の絶縁膜に接続孔２３
を開口する。この後、接続孔１９および接続孔２３の底
部に選択的に、不純物がドープされていない多結晶シリ
コン膜または単結晶シリコン膜によって構成されるシリ
コン膜２１を堆積する。
方に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不
純物半導体領域１１上の酸化シリコン膜１７、層間絶縁
膜１６、窒化シリコン膜１３およびゲート絶縁膜９と同
一層の絶縁膜に接続孔１９を開口し、同時にｎチャネル
ＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチ
ャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の酸
化シリコン膜１７、層間絶縁膜１６、窒化シリコン膜１
３およびゲート絶縁膜９と同一層の絶縁膜に接続孔２３
を開口する。この後、接続孔１９および接続孔２３の底
部に選択的に、不純物がドープされていない多結晶シリ
コン膜または単結晶シリコン膜によって構成されるシリ
コン膜２１を堆積する。
【００７０】次に、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０上の酸化
シリコン膜１７、層間絶縁膜１６、窒化シリコン膜１３
およびキャップ絶縁膜１２に接続孔２４を開口する。
ｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０上の酸化
シリコン膜１７、層間絶縁膜１６、窒化シリコン膜１３
およびキャップ絶縁膜１２に接続孔２４を開口する。
【００７１】次いで、半導体基板１の全面にチタン膜を
堆積した後、半導体基板１を減圧雰囲気に保持し、６５
０℃、１分間程度の熱処理を施すことによって、チタン
膜とメモリアレイの接続孔１９の底部のシリコン膜２
１、およびチタン膜と接続孔２３の底部のシリコン膜２
１とをシリサイド化反応させ、上方にビット線ＢＬが形
成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半
導体領域１１上、ｎチャネルＭＩＳＦＥＴＱｎの不純物
半導体領域１４上およびｐチャネルＭＩＳＦＥＴＱｐの
不純物半導体領域１５上に設けられたシリコン膜２１の
表面にチタンシリサイド膜２２を形成する。
堆積した後、半導体基板１を減圧雰囲気に保持し、６５
０℃、１分間程度の熱処理を施すことによって、チタン
膜とメモリアレイの接続孔１９の底部のシリコン膜２
１、およびチタン膜と接続孔２３の底部のシリコン膜２
１とをシリサイド化反応させ、上方にビット線ＢＬが形
成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半
導体領域１１上、ｎチャネルＭＩＳＦＥＴＱｎの不純物
半導体領域１４上およびｐチャネルＭＩＳＦＥＴＱｐの
不純物半導体領域１５上に設けられたシリコン膜２１の
表面にチタンシリサイド膜２２を形成する。
【００７２】次に、窒化チタン膜およびタングステン膜
を順次堆積した後、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成する。
を順次堆積した後、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成する。
【００７３】この後の工程は前記実施の形態１と同様で
ある。
ある。
【００７４】このように、本実施の形態３によれば、上
方にビット線ＢＬが形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に加えて、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
の不純物半導体領域１４およびｐチャネルＭＩＳＦＥＴ
Ｑｐの不純物半導体領域１５とプラグ２０との接続部
に、シリコン膜２１およびチタンシリサイド膜２２が順
次積層されて設けられているので、周辺回路においても
チタンシリサイド膜２２が半導体基板１の表面を侵食す
るのを防ぐことができる。
方にビット線ＢＬが形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に加えて、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
の不純物半導体領域１４およびｐチャネルＭＩＳＦＥＴ
Ｑｐの不純物半導体領域１５とプラグ２０との接続部
に、シリコン膜２１およびチタンシリサイド膜２２が順
次積層されて設けられているので、周辺回路においても
チタンシリサイド膜２２が半導体基板１の表面を侵食す
るのを防ぐことができる。
【００７５】（実施の形態４）図１９は、本発明の他の
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
【００７６】前記実施の形態３と同様に、上方にビット
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
【００７７】さらに、前記実施の形態３と同様に、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にシリコン膜２１を介してチタンシリサイ
ド膜２２が形成され、第１層配線１８は接続孔２３に埋
め込まれた金属膜で構成されるプラグ２０によって上記
チタンシリサイド膜２２に接続されている。
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にシリコン膜２１を介してチタンシリサイ
ド膜２２が形成され、第１層配線１８は接続孔２３に埋
め込まれた金属膜で構成されるプラグ２０によって上記
チタンシリサイド膜２２に接続されている。
【００７８】上記シリコン膜２１は不純物がドープされ
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
【００７９】本実施の形態４では、周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
【００８０】次に、本実施の形態４であるＤＲＡＭの製
造方法を図２０を用いて説明する。
造方法を図２０を用いて説明する。
【００８１】まず、前記実施の形態２の前記図１６に示
すように、メモリアレイの半導体基板１上にのみ窒化シ
リコン膜１３を残存させると同時に、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０の側壁にサイドウォールスペーサ１
３ａを形成する。さらに、ｎチャネルＭＩＳＦＥＴＱｎ
の高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥ
ＴＱｐの高濃度不純物領域１５ｂを形成する。
すように、メモリアレイの半導体基板１上にのみ窒化シ
リコン膜１３を残存させると同時に、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０の側壁にサイドウォールスペーサ１
３ａを形成する。さらに、ｎチャネルＭＩＳＦＥＴＱｎ
の高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥ
ＴＱｐの高濃度不純物領域１５ｂを形成する。
【００８２】次に、図２０に示すように、半導体基板１
の全面に層間絶縁膜１６を形成した後、情報蓄積用容量
素子が上方に形成されるメモリセル選択用ＭＩＳＦＥＴ
Ｑｓの不純物半導体領域１１上の層間絶縁膜１６に接続
孔２８を開口し、次いで接続孔２８の内部にプラグ２９
を形成する。
の全面に層間絶縁膜１６を形成した後、情報蓄積用容量
素子が上方に形成されるメモリセル選択用ＭＩＳＦＥＴ
Ｑｓの不純物半導体領域１１上の層間絶縁膜１６に接続
孔２８を開口し、次いで接続孔２８の内部にプラグ２９
を形成する。
【００８３】次に、半導体基板１の全面に酸化シリコン
膜１７を堆積した後、ビット線が上方に形成されるメモ
リセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１
上の酸化シリコン膜１７、層間絶縁膜１６、窒化シリコ
ン膜１３およびゲート絶縁膜９と同一層の絶縁膜に接続
孔１９を開口し、次いでｎチャネルＭＩＳＦＥＴＱｎの
不純物半導体領域１４上およびｐチャネルＭＩＳＦＥＴ
Ｑｐの不純物半導体領域１５上の酸化シリコン膜１７、
層間絶縁膜１６およびゲート絶縁膜９と同一層の絶縁膜
に接続孔２３を開口する。
膜１７を堆積した後、ビット線が上方に形成されるメモ
リセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１
上の酸化シリコン膜１７、層間絶縁膜１６、窒化シリコ
ン膜１３およびゲート絶縁膜９と同一層の絶縁膜に接続
孔１９を開口し、次いでｎチャネルＭＩＳＦＥＴＱｎの
不純物半導体領域１４上およびｐチャネルＭＩＳＦＥＴ
Ｑｐの不純物半導体領域１５上の酸化シリコン膜１７、
層間絶縁膜１６およびゲート絶縁膜９と同一層の絶縁膜
に接続孔２３を開口する。
【００８４】この後の工程は前記実施の形態３とほぼ同
様である。
様である。
【００８５】（実施の形態５）図２１は、本発明の他の
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
【００８６】前記実施の形態１と同様に、上方にビット
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
【００８７】さらに、前記実施の形態１と同様に、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
【００８８】本実施の形態５では、情報蓄積用容量素子
が上方に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、情報蓄積用容量素子
の蓄積電極２６は接続孔１９に埋め込まれた金属膜で構
成されるプラグ２０によって上記チタンシリサイド膜２
２に接続されている。
が上方に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、情報蓄積用容量素子
の蓄積電極２６は接続孔１９に埋め込まれた金属膜で構
成されるプラグ２０によって上記チタンシリサイド膜２
２に接続されている。
【００８９】上記シリコン膜２１は不純物がドープされ
た多結晶シリコン膜または単結晶シリコン膜、不純物が
ドープされていない多結晶シリコン膜または単結晶シリ
コン膜によって構成される。
た多結晶シリコン膜または単結晶シリコン膜、不純物が
ドープされていない多結晶シリコン膜または単結晶シリ
コン膜によって構成される。
【００９０】次に、本実施の形態５であるＤＲＡＭの製
造方法を図２２および図２３を用いて説明する。
造方法を図２２および図２３を用いて説明する。
【００９１】まず、前記実施の形態１において前記図２
〜図５を用いて説明した製造方法と同様に、メモリセル
選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０を
形成した後、半導体基板１の全面に窒化シリコン膜１３
を堆積し、次いでｎチャネルＭＩＳＦＥＴＱｎの高濃度
不純物領域１４ｂおよびｐチャネルＭＩＳＦＥＴＱｐの
高濃度不純物領域１５ｂを形成する。
〜図５を用いて説明した製造方法と同様に、メモリセル
選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０を
形成した後、半導体基板１の全面に窒化シリコン膜１３
を堆積し、次いでｎチャネルＭＩＳＦＥＴＱｎの高濃度
不純物領域１４ｂおよびｐチャネルＭＩＳＦＥＴＱｐの
高濃度不純物領域１５ｂを形成する。
【００９２】次に、図２２に示すように、半導体基板１
の全面に層間絶縁膜１６を形成した後、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上の層間絶
縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９と
同一層の絶縁膜に接続孔１９を開口する。次いで、接続
孔１９の底部に選択的に、不純物がドープされた多結晶
シリコン膜または単結晶シリコン膜、不純物がドープさ
れていない多結晶シリコン膜または単結晶シリコン膜に
よって構成されるシリコン膜２１を堆積する。
の全面に層間絶縁膜１６を形成した後、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上の層間絶
縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９と
同一層の絶縁膜に接続孔１９を開口する。次いで、接続
孔１９の底部に選択的に、不純物がドープされた多結晶
シリコン膜または単結晶シリコン膜、不純物がドープさ
れていない多結晶シリコン膜または単結晶シリコン膜に
よって構成されるシリコン膜２１を堆積する。
【００９３】次に、図２３に示すように、ｎチャネルＭ
ＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチャ
ネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の層間
絶縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９
と同一層の絶縁膜に接続孔２３を開口し、次いでｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０上の層間絶縁膜１６、窒化シリコン
膜１３およびキャップ絶縁膜１２に接続孔２４を開口す
る。
ＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチャ
ネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の層間
絶縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９
と同一層の絶縁膜に接続孔２３を開口し、次いでｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０上の層間絶縁膜１６、窒化シリコン
膜１３およびキャップ絶縁膜１２に接続孔２４を開口す
る。
【００９４】次に、半導体基板１の全面にチタン膜を堆
積した後、半導体基板１を減圧雰囲気に保持し、６５０
℃、１分間程度の熱処理を施すことによって、チタン膜
とメモリアレイの接続孔１９の底部のシリコン膜２１、
およびチタン膜と周辺回路の半導体基板１を構成する単
結晶シリコンとをシリサイド化反応させ、メモリセル選
択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上に設け
られたシリコン膜２１の表面、ｎチャネルＭＩＳＦＥＴ
Ｑｎの不純物半導体領域１４の表面およびｐチャネルＭ
ＩＳＦＥＴＱｐの不純物領域１４の表面にチタンシリサ
イド膜２２を形成する。
積した後、半導体基板１を減圧雰囲気に保持し、６５０
℃、１分間程度の熱処理を施すことによって、チタン膜
とメモリアレイの接続孔１９の底部のシリコン膜２１、
およびチタン膜と周辺回路の半導体基板１を構成する単
結晶シリコンとをシリサイド化反応させ、メモリセル選
択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上に設け
られたシリコン膜２１の表面、ｎチャネルＭＩＳＦＥＴ
Ｑｎの不純物半導体領域１４の表面およびｐチャネルＭ
ＩＳＦＥＴＱｐの不純物領域１４の表面にチタンシリサ
イド膜２２を形成する。
【００９５】次に、窒化チタン膜およびタングステン膜
を順次堆積した後、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成し、次い
でメモリアレイにビット線ＢＬ、周辺回路に第１層配線
１８を形成する。
を順次堆積した後、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成し、次い
でメモリアレイにビット線ＢＬ、周辺回路に第１層配線
１８を形成する。
【００９６】この後の工程は前記実施の形態１と同様で
あるが、情報蓄積用容量素子の蓄積電極２６は金属膜、
例えばタングステン膜、白金膜またはロジウム膜などに
よって構成される。
あるが、情報蓄積用容量素子の蓄積電極２６は金属膜、
例えばタングステン膜、白金膜またはロジウム膜などに
よって構成される。
【００９７】このように、本実施の形態５によれば、ビ
ット線ＢＬが上方に形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に加えて、情報蓄積用容量素子が上方に形成される
メモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域
１１とプラグ２０との接続部に、シリコン膜２１および
チタンシリサイド膜２２が順次積層されて設けられてい
るので、シリコン膜２１によってチタン膜と半導体基板
１を構成する単結晶シリコンとの反応が抑えられてチタ
ンシリサイド膜２２が半導体基板１の表面を侵食するの
を防ぐことができ、また、チタンシリサイド膜２２によ
ってビット線ＢＬが上方に形成されるメモリセル選択用
ＭＩＳＦＥＴＱｓの不純物半導体領域１１および情報蓄
積用容量素子が上方に形成されるメモリセル選択用ＭＩ
ＳＦＥＴＱｓの不純物半導体領域１１とプラグ２０との
間のコンタクト抵抗を低減することができる。さらに、
プラグ２０を金属膜によって構成することによって、プ
ラグ２０のバルク抵抗を低減することができる。
ット線ＢＬが上方に形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に加えて、情報蓄積用容量素子が上方に形成される
メモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域
１１とプラグ２０との接続部に、シリコン膜２１および
チタンシリサイド膜２２が順次積層されて設けられてい
るので、シリコン膜２１によってチタン膜と半導体基板
１を構成する単結晶シリコンとの反応が抑えられてチタ
ンシリサイド膜２２が半導体基板１の表面を侵食するの
を防ぐことができ、また、チタンシリサイド膜２２によ
ってビット線ＢＬが上方に形成されるメモリセル選択用
ＭＩＳＦＥＴＱｓの不純物半導体領域１１および情報蓄
積用容量素子が上方に形成されるメモリセル選択用ＭＩ
ＳＦＥＴＱｓの不純物半導体領域１１とプラグ２０との
間のコンタクト抵抗を低減することができる。さらに、
プラグ２０を金属膜によって構成することによって、プ
ラグ２０のバルク抵抗を低減することができる。
【００９８】（実施の形態６）図２４は、本発明の他の
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
【００９９】前記実施の形態５と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上にシリ
コン膜２１を介してチタンシリサイド膜２２が形成さ
れ、ビット線ＢＬおよび情報蓄積用容量素子の蓄積電極
２６は接続孔１９に埋め込まれた金属膜で構成されるプ
ラグ２０によって上記チタンシリサイド膜２２に接続さ
れている。
択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上にシリ
コン膜２１を介してチタンシリサイド膜２２が形成さ
れ、ビット線ＢＬおよび情報蓄積用容量素子の蓄積電極
２６は接続孔１９に埋め込まれた金属膜で構成されるプ
ラグ２０によって上記チタンシリサイド膜２２に接続さ
れている。
【０１００】さらに、前記実施の形態５と同様に、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
【０１０１】上記シリコン膜２１は不純物がドープされ
た多結晶シリコン膜または単結晶シリコン膜、不純物が
ドープされていない多結晶シリコン膜または単結晶シリ
コン膜によって構成される。
た多結晶シリコン膜または単結晶シリコン膜、不純物が
ドープされていない多結晶シリコン膜または単結晶シリ
コン膜によって構成される。
【０１０２】本実施の形態６では、周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
【０１０３】次に、本実施の形態６であるＤＲＡＭの製
造方法を図２５および図２６を用いて説明する。
造方法を図２５および図２６を用いて説明する。
【０１０４】まず、前記実施の形態２の前記図１６に示
すように、メモリアレイの半導体基板１上にのみ窒化シ
リコン膜１３を残存させると同時に、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０の側壁にサイドウォールスペーサ１
３ａを形成する。さらに、ｎチャネルＭＩＳＦＥＴＱｎ
の高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥ
ＴＱｐの高濃度不純物領域１５ｂを形成する。
すように、メモリアレイの半導体基板１上にのみ窒化シ
リコン膜１３を残存させると同時に、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０の側壁にサイドウォールスペーサ１
３ａを形成する。さらに、ｎチャネルＭＩＳＦＥＴＱｎ
の高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥ
ＴＱｐの高濃度不純物領域１５ｂを形成する。
【０１０５】次に、図２５に示すように、半導体基板１
の全面に層間絶縁膜１６を形成した後、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上の層間絶
縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９と
同一層の絶縁膜に接続孔１９を開口する。次いで、接続
孔１９の底部に選択的に、不純物がドープされた多結晶
シリコン膜または単結晶シリコン膜、不純物がドープさ
れていない多結晶シリコン膜または単結晶シリコンによ
って構成されるシリコン膜２１を堆積する。
の全面に層間絶縁膜１６を形成した後、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上の層間絶
縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９と
同一層の絶縁膜に接続孔１９を開口する。次いで、接続
孔１９の底部に選択的に、不純物がドープされた多結晶
シリコン膜または単結晶シリコン膜、不純物がドープさ
れていない多結晶シリコン膜または単結晶シリコンによ
って構成されるシリコン膜２１を堆積する。
【０１０６】次に、図２６に示すように、ｎチャネルＭ
ＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチャ
ネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の層間
絶縁膜１６およびゲート絶縁膜９と同一層の絶縁膜に接
続孔２３を開口し、次いでｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０上
の層間絶縁膜１６およびキャップ絶縁膜１２に接続孔２
４を開口する。接続孔２３および接続孔２４は同一工程
で形成してもよい。
ＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐチャ
ネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の層間
絶縁膜１６およびゲート絶縁膜９と同一層の絶縁膜に接
続孔２３を開口し、次いでｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０上
の層間絶縁膜１６およびキャップ絶縁膜１２に接続孔２
４を開口する。接続孔２３および接続孔２４は同一工程
で形成してもよい。
【０１０７】この後の工程は前記実施の形態５とほぼ同
様である。
様である。
【０１０８】（実施の形態７）図２７は、本発明の他の
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
【０１０９】前記実施の形態１と同様に、ビット線が上
方に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不
純物半導体領域１１上にシリコン膜２１を介してチタン
シリサイド膜２２が形成され、ビット線ＢＬは接続孔１
９に埋め込まれた金属膜で構成されるプラグ２０によっ
て上記チタンシリサイド膜２２に接続されている。
方に形成されるメモリセル選択用ＭＩＳＦＥＴＱｓの不
純物半導体領域１１上にシリコン膜２１を介してチタン
シリサイド膜２２が形成され、ビット線ＢＬは接続孔１
９に埋め込まれた金属膜で構成されるプラグ２０によっ
て上記チタンシリサイド膜２２に接続されている。
【０１１０】本実施の形態７では、周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐ
チャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上に
シリコン膜２１を介してチタンシリサイド膜２２が形成
され、第１層配線１８は接続孔２３に埋め込まれた金属
膜で構成されるプラグ２０によって上記チタンシリサイ
ド膜２２に接続されている。
ルＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐ
チャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上に
シリコン膜２１を介してチタンシリサイド膜２２が形成
され、第１層配線１８は接続孔２３に埋め込まれた金属
膜で構成されるプラグ２０によって上記チタンシリサイ
ド膜２２に接続されている。
【０１１１】さらに、情報蓄積用容量素子が上方に形成
されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導
体領域１１上にシリコン膜２１を介してチタンシリサイ
ド膜２２が形成され、情報蓄積用容量素子の蓄積電極２
６は接続孔１９に埋め込まれた金属膜で構成されるプラ
グ２０によって上記チタンシリサイド膜２２に接続され
ている。
されるメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導
体領域１１上にシリコン膜２１を介してチタンシリサイ
ド膜２２が形成され、情報蓄積用容量素子の蓄積電極２
６は接続孔１９に埋め込まれた金属膜で構成されるプラ
グ２０によって上記チタンシリサイド膜２２に接続され
ている。
【０１１２】上記シリコン膜２１は不純物がドープされ
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
【０１１３】次に、本実施の形態７であるＤＲＡＭの製
造方法を図２８および図２９を用いて説明する。
造方法を図２８および図２９を用いて説明する。
【０１１４】まず、前記実施の形態１において前記図２
〜図５を用いて説明した製造方法と同様に、メモリセル
選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０を
形成した後、半導体基板１の全面に窒化シリコン膜１３
を堆積し、次いでｎチャネルＭＩＳＦＥＴＱｎの高濃度
不純物領域１４ｂおよびｐチャネルＭＩＳＦＥＴＱｐの
高濃度不純物領域１５ｂを形成する。
〜図５を用いて説明した製造方法と同様に、メモリセル
選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ
およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０を
形成した後、半導体基板１の全面に窒化シリコン膜１３
を堆積し、次いでｎチャネルＭＩＳＦＥＴＱｎの高濃度
不純物領域１４ｂおよびｐチャネルＭＩＳＦＥＴＱｐの
高濃度不純物領域１５ｂを形成する。
【０１１５】次に、図２８に示すように、半導体基板１
の全面に層間絶縁膜１６を堆積した後、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上の層間絶
縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９と
同一層の絶縁膜に接続孔１９を開口し、同時にｎチャネ
ルＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐ
チャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の
層間絶縁膜１６に接続孔２３を開口する。
の全面に層間絶縁膜１６を堆積した後、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上の層間絶
縁膜１６、窒化シリコン膜１３およびゲート絶縁膜９と
同一層の絶縁膜に接続孔１９を開口し、同時にｎチャネ
ルＭＩＳＦＥＴＱｎの不純物半導体領域１４上およびｐ
チャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上の
層間絶縁膜１６に接続孔２３を開口する。
【０１１６】次に、接続孔１９，２３の底部に選択的
に、不純物がドープされていない多結晶シリコン膜また
は単結晶シリコン膜によって構成されるシリコン膜２１
を堆積した後、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチ
ャネルＭＩＳＦＥＴＱｐのゲート電極１０上の層間絶縁
膜１６およびキャップ絶縁膜１２に接続孔２４を開口す
る。
に、不純物がドープされていない多結晶シリコン膜また
は単結晶シリコン膜によって構成されるシリコン膜２１
を堆積した後、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチ
ャネルＭＩＳＦＥＴＱｐのゲート電極１０上の層間絶縁
膜１６およびキャップ絶縁膜１２に接続孔２４を開口す
る。
【０１１７】次に、図２９に示すように、半導体基板１
の全面にチタン膜を堆積した後、半導体基板１を減圧雰
囲気に保持し、６５０℃、１分間程度の熱処理を施すこ
とによって、チタン膜と接続孔１９，２３の底部のシリ
コン膜２１とをシリサイド化反応させ、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上、ｎチャ
ネルＭＩＳＦＥＴＱｎの不純物半導体領域１４上および
ｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上
に設けられたシリコン膜２１の表面にチタンシリサイド
膜２２を形成する。
の全面にチタン膜を堆積した後、半導体基板１を減圧雰
囲気に保持し、６５０℃、１分間程度の熱処理を施すこ
とによって、チタン膜と接続孔１９，２３の底部のシリ
コン膜２１とをシリサイド化反応させ、メモリセル選択
用ＭＩＳＦＥＴＱｓの不純物半導体領域１１上、ｎチャ
ネルＭＩＳＦＥＴＱｎの不純物半導体領域１４上および
ｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５上
に設けられたシリコン膜２１の表面にチタンシリサイド
膜２２を形成する。
【０１１８】次に、窒化チタン膜およびタングステン膜
を順次堆積した後、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成する。
を順次堆積した後、タングステン膜、窒化チタン膜およ
びチタン膜の表面を順次ＣＭＰ法により研磨して、接続
孔１９，２３，２４の内部にプラグ２０を形成する。
【０１１９】この後の工程は前記実施の形態５と同様で
ある。
ある。
【０１２０】このように、本実施の形態７によれば、上
方にビット線ＢＬが形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に加えて、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
の不純物半導体領域１４およびｐチャネルＭＩＳＦＥＴ
Ｑｐの不純物半導体領域１５とプラグ２０との接続部、
ならびに情報蓄積用容量素子が上方に形成されるメモリ
セル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１
に、シリコン膜２１およびチタンシリサイド膜２２が順
次積層されて設けられているので、メモリアレイおよび
周辺回路においてチタンシリサイド膜２２が半導体基板
１の表面を侵食するのを防ぐことができる。
方にビット線ＢＬが形成されるメモリセル選択用ＭＩＳ
ＦＥＴＱｓの不純物半導体領域１１とプラグ２０との接
続部に加えて、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
の不純物半導体領域１４およびｐチャネルＭＩＳＦＥＴ
Ｑｐの不純物半導体領域１５とプラグ２０との接続部、
ならびに情報蓄積用容量素子が上方に形成されるメモリ
セル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１１
に、シリコン膜２１およびチタンシリサイド膜２２が順
次積層されて設けられているので、メモリアレイおよび
周辺回路においてチタンシリサイド膜２２が半導体基板
１の表面を侵食するのを防ぐことができる。
【０１２１】（実施の形態８）図３０は、本発明の他の
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
実施の形態であるＤＲＡＭを示す半導体基板の要部断面
図である。
【０１２２】前記実施の形態７と同様に、上方にビット
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
線ＢＬが形成されるメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１１上にシリコン膜２１を介してチ
タンシリサイド膜２２が形成され、ビット線ＢＬは接続
孔１９に埋め込まれた金属膜で構成されるプラグ２０に
よって上記チタンシリサイド膜２２に接続されている。
【０１２３】さらに、前記実施の形態７と同様に、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
回路のｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域
１４上およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導
体領域１５上にチタンシリサイド膜２２が形成され、第
１層配線１８は接続孔２３に埋め込まれた金属膜で構成
されるプラグ２０によって上記チタンシリサイド膜２２
に接続されている。
【０１２４】さらに、前記実施の形態７と同様に、情報
蓄積用容量素子が上方に形成されるメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの不純物半導体領域１１上にシリコン膜
２１を介してチタンシリサイド膜２２が形成され、情報
蓄積用容量素子の蓄積電極２６は接続孔１９に埋め込ま
れた金属膜で構成されるプラグ２０によって上記チタン
シリサイド膜２２に接続されている。
蓄積用容量素子が上方に形成されるメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの不純物半導体領域１１上にシリコン膜
２１を介してチタンシリサイド膜２２が形成され、情報
蓄積用容量素子の蓄積電極２６は接続孔１９に埋め込ま
れた金属膜で構成されるプラグ２０によって上記チタン
シリサイド膜２２に接続されている。
【０１２５】上記シリコン膜２１は不純物がドープされ
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
ていない多結晶シリコン膜または単結晶シリコン膜によ
って構成される。
【０１２６】本実施の形態８では、周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０の側壁に、メモリアレイのメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１０およびキャッ
プ絶縁膜１２の周囲に設けられた窒化シリコン膜１３と
同一膜によって、サイドウォールスペーサ１３ａが形成
されている。
【０１２７】次に、本実施の形態８であるＤＲＡＭの製
造方法を図３１および図３２を用いて説明する。
造方法を図３１および図３２を用いて説明する。
【０１２８】まず、前記実施の形態２の前記図１６に示
すように、メモリアレイの半導体基板１上にのみ窒化シ
リコン膜１３を残存させると同時に、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０の側壁にサイドウォールスペーサ１
３ａを形成する。さらに、ｎチャネルＭＩＳＦＥＴＱｎ
の高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥ
ＴＱｐの高濃度不純物領域１５ｂを形成する。
すように、メモリアレイの半導体基板１上にのみ窒化シ
リコン膜１３を残存させると同時に、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐのゲート電極１０の側壁にサイドウォールスペーサ１
３ａを形成する。さらに、ｎチャネルＭＩＳＦＥＴＱｎ
の高濃度不純物領域１４ｂおよびｐチャネルＭＩＳＦＥ
ＴＱｐの高濃度不純物領域１５ｂを形成する。
【０１２９】次に、図３１に示すように、半導体基板１
の全面に層間絶縁膜１６を形成した後、メモリセル選択
用ＭＩＳＦＥＴの不純物半導体領域１１上の層間絶縁膜
１６およびゲート絶縁膜９と同一層の絶縁膜に接続孔１
９を開口し、次いでｎチャネルＭＩＳＦＥＴＱｎの不純
物半導体領域１４上およびｐチャネルＭＩＳＦＥＴＱｐ
の不純物半導体領域１５上の層間絶縁膜１６に接続孔２
３を開口する。
の全面に層間絶縁膜１６を形成した後、メモリセル選択
用ＭＩＳＦＥＴの不純物半導体領域１１上の層間絶縁膜
１６およびゲート絶縁膜９と同一層の絶縁膜に接続孔１
９を開口し、次いでｎチャネルＭＩＳＦＥＴＱｎの不純
物半導体領域１４上およびｐチャネルＭＩＳＦＥＴＱｐ
の不純物半導体領域１５上の層間絶縁膜１６に接続孔２
３を開口する。
【０１３０】次に、接続孔１９および接続孔２３の底部
に選択的に、不純物がドープされていない多結晶シリコ
ン膜または単結晶シリコン膜によって構成されるシリコ
ン膜２１を堆積した後、図３２に示すように、ｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０上の層間絶縁膜１６およびキャップ絶
縁膜１２に接続孔２４を開口する。
に選択的に、不純物がドープされていない多結晶シリコ
ン膜または単結晶シリコン膜によって構成されるシリコ
ン膜２１を堆積した後、図３２に示すように、ｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
のゲート電極１０上の層間絶縁膜１６およびキャップ絶
縁膜１２に接続孔２４を開口する。
【０１３１】この後の工程は前記実施の形態７とほぼ同
様である。
様である。
【０１３２】なお、本実施の形態８では、メモリセル選
択用ＭＩＳＦＥＴの不純物半導体領域１１上の層間絶縁
膜１６、窒化シリコン膜１３およびゲート絶縁膜９と同
一層の絶縁膜に接続孔１９を開口し、次いで周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域１４上
およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域
１５上の層間絶縁膜１６およびゲート絶縁膜９と同一層
の絶縁膜に接続孔２３を開口したが、上記接続孔１９と
上記接続孔２３を同一工程で開口してもよく、工程数を
削減することができる。
択用ＭＩＳＦＥＴの不純物半導体領域１１上の層間絶縁
膜１６、窒化シリコン膜１３およびゲート絶縁膜９と同
一層の絶縁膜に接続孔１９を開口し、次いで周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎの不純物半導体領域１４上
およびｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域
１５上の層間絶縁膜１６およびゲート絶縁膜９と同一層
の絶縁膜に接続孔２３を開口したが、上記接続孔１９と
上記接続孔２３を同一工程で開口してもよく、工程数を
削減することができる。
【０１３３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１３４】例えば、底部にシリコン膜が形成され、プ
ラグとシリコン膜との接続部にシリサイド膜が形成され
た構造の接続孔をＤＲＡＭの周辺回路のｎチャネルＭＩ
ＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのみに適用して
もよい。
ラグとシリコン膜との接続部にシリサイド膜が形成され
た構造の接続孔をＤＲＡＭの周辺回路のｎチャネルＭＩ
ＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのみに適用して
もよい。
【０１３５】また、本実施の形態では、ＤＲＡＭに適用
した場合について説明したが、ロジック回路とＤＲＡＭ
とが混載されたロジック混載形ＤＲＡＭに適用可能であ
る。
した場合について説明したが、ロジック回路とＤＲＡＭ
とが混載されたロジック混載形ＤＲＡＭに適用可能であ
る。
【０１３６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３７】本発明によれば、プラグのバルク抵抗を低
減でき、さらに、半導体基板を侵食することなくシリコ
ン膜とプラグとの接合部にシリサイド膜が形成されてコ
ンタクト抵抗を低減することができる。上記構造の接続
孔をＤＲＡのメモリセルのメモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレインを構成する不純物半導体領域上、
または周辺回路のｎチャネルＭＩＳＦＥＴおよびｐチャ
ネルＭＩＳＦＥＴのソーシ、ドレインを構成する不純物
半導体領域上に適用することにより、信頼度を低下させ
ることなく、メモリセルの情報の読み書き速度および周
辺回路の動作速度が向上して、ＤＲＡＭを有する半導体
集積回路装置の高速化を図ることができる。
減でき、さらに、半導体基板を侵食することなくシリコ
ン膜とプラグとの接合部にシリサイド膜が形成されてコ
ンタクト抵抗を低減することができる。上記構造の接続
孔をＤＲＡのメモリセルのメモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレインを構成する不純物半導体領域上、
または周辺回路のｎチャネルＭＩＳＦＥＴおよびｐチャ
ネルＭＩＳＦＥＴのソーシ、ドレインを構成する不純物
半導体領域上に適用することにより、信頼度を低下させ
ることなく、メモリセルの情報の読み書き速度および周
辺回路の動作速度が向上して、ＤＲＡＭを有する半導体
集積回路装置の高速化を図ることができる。
【図１】本発明の一実施の形態であるＤＲＡＭを示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図１６】図１５のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図１８】図１７のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図１９】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図２０】図１８のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図２２】図２１のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図２３】図２１のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図２４】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図２５】図２４のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図２６】図２４のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図２７】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図２８】図２７のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図２９】図２７のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図３０】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図３１】図３０のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図３２】図３０のＤＲＡＭの製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｐ型ウエル ４ ｎ型ウエル ５ ディープウエル ６ 分離領域 ７ 浅溝 ８ 酸化シリコン膜 ９ ゲート絶縁膜 １０ ゲート電極 １１ 不純物半導体領域 １２ キャップ絶縁膜 １３ 窒化シリコン膜 １４ 不純物半導体領域 １４ａ 低濃度不純物領域 １４ｂ 高濃度不純物領域 １５ 不純物半導体領域 １５ａ 低濃度不純物領域 １５ｂ 高濃度不純物領域 １６ 層間絶縁膜 １６ａ ＳＯＧ膜 １６ｂ ＴＥＯＳ膜 １６ｃ ＴＥＯＳ膜 １７ 窒化シリコン膜 １８ 第１層配線 １９ 接続孔 ２０ プラグ（金属膜） ２１ シリコン膜 ２２ チタンシリサイド膜 ２３ 接続孔 ２４ 接続孔 ２５ 層間絶縁膜 ２６ 蓄積電極 ２７ プレート電極 ２８ 接続孔 ２９ プラグ（多結晶シリコン膜） ３０ 接続孔 ３１ 絶縁膜 ３２ 第２層配線 ３３ 接続孔 ３４ プラグ（金属膜） ＢＬ ビット線 ＷＬ ワード線 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB06 BB18 BB30 BB40 CC01 CC05 DD04 DD16 DD17 DD19 DD84 EE09 EE17 FF13 GG10 GG16 GG19 HH16 5F083 AD22 AD48 AD49 GA01 JA06 JA19 JA32 JA39 JA40 MA03 MA04 MA06 MA20 NA01 NA08 PR09 PR40 ZA06
Claims (10)
- 【請求項１】 ＭＩＳＦＥＴのソース、ドレインを構成
する一対の不純物半導体領域上に設けられた絶縁層に、
金属膜によって構成されるプラグが埋め込まれた接続孔
が少なくとも前記不純物半導体領域の一方に達して形成
され、前記接続孔の底部にシリコン膜が形成され、前記
プラグと前記シリコン膜との接続部にシリサイド膜が形
成されていることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴはＤＲＡＭのメモリセルを構成
するメモリセルが有するメモリセル選択用ＭＩＳＦＥＴ
であり、前記接続孔は、前記メモリセル選択用ＭＩＳＦ
ＥＴの一方のビット線が上方に設けられた不純物半導体
領域に達する接続孔であることを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴはＤＲＡＭのメモリアレイを構
成するメモリセルが有するメモリセル選択用ＭＩＳＦＥ
Ｔおよび周辺回路を構成する周辺回路用ＭＩＳＦＥＴで
あり、前記接続孔は、前記メモリセル選択用ＭＩＳＦＥ
Ｔの一方のビット線が上方に設けられた不純物半導体領
域、および前記周辺回路用ＭＩＳＦＥＴのソース、ドレ
インを構成する一対の不純物半導体領域に達する接続孔
であることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴはＤＲＡＭのメモリアレイを構
成するメモリセルが有するメモリセル選択用ＭＩＳＦＥ
Ｔであり、前記接続孔は、前記メモリセル選択用ＭＩＳ
ＦＥＴの一方のビット線が上方に設けられた不純物半導
体領域、および前記メモリセル選択用ＭＩＳＦＥＴの他
方の情報蓄積用容量素子が上方に設けられた不純物半導
体領域に達する接続孔であることを特徴とする半導体集
積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴはＤＲＡＭのメモリアレイを構
成するメモリセルが有するメモリセル選択用ＭＩＳＦＥ
Ｔおよび周辺回路を構成する周辺回路用ＭＩＳＦＥＴで
あり、前記接続孔は、前記メモリセル選択用ＭＩＳＦＥ
Ｔの一方のビット線が上方に設けられた不純物半導体領
域、前記メモリセル選択用ＭＩＳＦＥＴの他方の情報蓄
積用容量素子が上方に設けられた不純物半導体領域、お
よび前記周辺回路用ＭＩＳＦＥＴのソース、ドレインを
構成する一対の不純物半導体領域に達する接続孔である
ことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、前記ＭＩＳＦＥＴはＤＲＡＭの周辺回路を構成す
る周辺回路用ＭＩＳＦＥＴであり、前記接続孔は、前記
周辺回路用ＭＩＳＦＥＴのソース、ドレインを構成する
一対の不純物半導体領域に達する接続孔であることを特
徴とする半導体集積回路装置。 - 【請求項７】 請求項４または５記載の半導体集積回路
装置において、前記情報蓄積用容量素子は、蓄積電極と
容量絶縁膜を挟んで設けられるプレート電極とからな
り、前記蓄積電極が金属膜によって構成されていること
を特徴とする半導体集積回路装置。 - 【請求項８】 請求項２または４記載の半導体集積回路
装置において、前記シリコン膜は、不純物がドープされ
た多結晶シリコン膜または単結晶シリコン膜、不純物が
ドープされていない多結晶シリコン膜または単結晶シリ
コン膜であることを特徴とする半導体集積回路装置。 - 【請求項９】 請求項３または５記載の半導体集積回路
装置において、前記シリコン膜は、不純物がドープされ
ていない多結晶シリコン膜または単結晶シリコン膜であ
ることを特徴とする半導体集積回路装置。 - 【請求項１０】 (a).半導体基板の主面上にゲート絶縁
膜、ゲート電極および一対の不純物半導体領域によって
構成されるソース、ドレインからなるＭＩＳＦＥＴを形
成した後、前記ＭＩＳＦＥＴの上層に絶縁層を堆積する
工程と、(b).フォトレジストをマスクにして前記絶縁層
をエッチングし、少なくとも前記不純物半導体領域の一
方に達する接続孔を形成する工程と、(c).前記接続孔の
底部に選択的にシリコン膜を形成した後、前記シリコン
膜の表面に自己整合によりシリサイド膜を形成する工程
と、(d).前記接続孔に金属膜を埋め込み、前記金属膜に
よって構成されるプラグを形成する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349053A JP2000174232A (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349053A JP2000174232A (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174232A true JP2000174232A (ja) | 2000-06-23 |
Family
ID=18401181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349053A Pending JP2000174232A (ja) | 1998-12-08 | 1998-12-08 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174232A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376975B1 (ko) * | 2000-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100393971B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 임베디드 디램 로직의 비트라인 및 그 형성방법 |
| JP2008277826A (ja) * | 2007-04-27 | 2008-11-13 | Samsung Electronics Co Ltd | 半導体集積回路装置およびその製造方法 |
-
1998
- 1998-12-08 JP JP10349053A patent/JP2000174232A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376975B1 (ko) * | 2000-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100393971B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 임베디드 디램 로직의 비트라인 및 그 형성방법 |
| JP2008277826A (ja) * | 2007-04-27 | 2008-11-13 | Samsung Electronics Co Ltd | 半導体集積回路装置およびその製造方法 |
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| A02 | Decision of refusal |
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