JP2008277826A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

Info

Publication number
JP2008277826A
JP2008277826A JP2008116011A JP2008116011A JP2008277826A JP 2008277826 A JP2008277826 A JP 2008277826A JP 2008116011 A JP2008116011 A JP 2008116011A JP 2008116011 A JP2008116011 A JP 2008116011A JP 2008277826 A JP2008277826 A JP 2008277826A
Authority
JP
Japan
Prior art keywords
contact
bit line
integrated circuit
semiconductor integrated
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008116011A
Other languages
English (en)
Inventor
Ju-Yong Lee
朱 ▲よん▼ 李
Sung-Ho Jang
成 豪 張
Tae-Young Chung
泰 榮 鄭
Joon Han
俊 韓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008277826A publication Critical patent/JP2008277826A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】６Ｆ２レイアウトの半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板１１０と、基板１１０内に第１方向に延長され形成された単位アクティブ領域１１４と、基板１１０上に第１方向と鋭角を成す第２方向に延長され単位アクティブ領域１１４を横切るように形成された第１および第２ゲートライン１３０と、第１および第２ゲートライン１３０の間の基板１１０内に形成された第１ジャンクション領域１１６と、第１および第２ゲートライン１３０の反対側に形成された第２ジャンクション領域１１７を含む第１および第２アクセストランジスタＴＲ１，ＴＲ２と、基板１１０上に第１方向と鋭角を成す第３方向に延長され形成されたビットライン１７０と、第１ジャンクション領域１１６とビットライン１７０とを直接連結するビットラインコンタクト１６０と、ストレージ電極と連結されたストレージロードコンタクト１８０とを含む。
【選択図】図１Ｃ

Description

本発明は６Ｆ２レイアウトの半導体集積回路装置に関するものである。
歩留まりを向上させるため、特許文献１に記載されているように、半導体集積回路装置の集積度を高めるための様々な方法が提案されてきた。例えば、デザインルール（ｄｅｓｉｇｎ ｒｕｌｅ）を減少させたり、メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）の構造を変更させるなどの方法が提案されている。特に、最近では伝統的な８Ｆ２レイアウトから６Ｆ２レイアウトに変更させて生産性を向上させようとする。６Ｆ２レイアウトは、理論的には、８Ｆ２レイアウトに比べて単位メモリセルが占める面積を１／４程度に減らせるため、高集積半導体集積回路装置を製造するのに非常に有利である。しかし、６Ｆ２レイアウトの構造的な弱点によって生産性向上が困難な状態にある。
大韓民国特許公開第２００２−０６６５８６号公報（要約、請求項１、図面８）
本発明が解決しようとする課題は、歩留まりが向上された６Ｆ２レイアウトの半導体集積回路装置を提供することにある。
本発明が解決しようとする他の技術的課題は、歩留まりが向上された６Ｆ２レイアウトの半導体集積回路装置の製造方法を提供することにある。
本発明の技術的課題は上述の技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者に明確に理解され得るものであろう。
前記技術的課題を達成するための本発明の一形態による半導体集積回路装置は、基板と、基板内に第１方向に延長され形成された単位アクティブ領域と、基板上に第１方向と鋭角を成す第２方向に延長され単位アクティブ領域を横切るように形成された第１および第２ゲートラインと、第１および第２ゲートラインの間の基板内に形成された第１ジャンクション領域と、第１および第２ゲートラインの各々に対して第１ジャンクション領域の反対側に形成された第２ジャンクション領域を含む第１および第２アクセストランジスタと、基板上に第１方向と鋭角を成す第３方向に延長され形成されたビットラインと、第１ジャンクション領域とビットラインとを直接連結するビットラインコンタクトとを含む。
前記技術的課題を達成するための本発明の他の形態による半導体集積回路装置は、基板と、基板内に形成された単位アクティブ領域と、基板上に単位アクティブ領域を横切るように形成されたゲートラインであって、各ゲートラインの両側の単位アクティブ領域を各々第１および第２領域として定義するゲートラインと、第１領域上には形成されず第２領域上には形成されるコンタクトパッドとを含み、コンタクトパッドは六角形蜂の巣の構造（ｈｅｘａｇｏｎａｌ ｈｏｎｅｙｃｏｍｂ ｓｔｒｕｃｔｕｒｅ）の頂点に該当する位置に形成される。
前記技術的課題を達成するための本発明のまた他の形態による半導体集積回路装置は、基板と、基板内に形成された単位アクティブ領域と、基板上に単位アクティブ領域を横切るように形成されたゲートラインであって、各ゲートラインの両側の単位アクティブ領域を各々第１および第２領域として定義するゲートラインと、第１領域上に形成された第１エピタキシャル層と、基板上に形成されたビットラインと、第１エピタキシャル層とビットラインとを直接連結するビットラインコンタクトとを含む。
前記技術的課題を達成するための本発明のまた他の形態による半導体集積回路装置は、セルアレイ領域と周辺回路領域とに区分される基板と、セルアレイ領域内に第１方向に延長され形成された単位アクティブ領域と、セルアレイ領域上に第１方向と鋭角を成す第２方向に延長され単位アクティブ領域を横切るように形成されたゲートラインと、セルアレイ領域上に形成された第１導電ラインと、ゲートラインの間に位置する単位アクティブ領域と第１導電ラインとを直接連結し、第１導電ラインを成す物質とは異なる物質から成る第１コンタクトと、周辺回路領域上に形成された第２導電ラインと、周辺回路領域内の所定領域と第２導電ラインとを直接連結し、第２導電ラインを成す物質と同一の物質から成る第２コンタクトとを含む。
前記技術的課題を達成するための本発明の一形態による半導体集積回路装置の製造方法は、基板内に第１方向に延長された単位アクティブ領域を形成し、基板上に第１方向と鋭角を成す第２方向に延長されたゲートラインを形成し、各ゲートライン両側の単位アクティブ領域を各々第１および第２領域として定義し、第２領域上にコンタクトパッドを形成し、第１領域上にビットラインコンタクトを形成し、ビットラインコンタクト上に第１方向と鋭角を成す第３方向に延長されたビットラインを形成し、コンタクトパッド上にストレージロードコンタクトを形成することを含む。
その他実施形態の具体的な事項は詳細な説明および図に含まれている。
前記したような半導体集積回路装置によれば次のような効果がある。
ビットラインコンタクトを利用して、ビットラインと基板（またはエピタキシャル層）とを直接連結するので、ストレージロードコンタクト形成時に使用するエッチャント（例えば、ＨＦ）による２ビット形態のフェイルが発生しない。ビットラインコンタクトを第１エピタキシャル層の上に形成することによって、漏洩電流の量を減らし、短チャネル効果を減らすことができる。非対称チャネルを形成するための第３ジャンクション領域と、ビットラインコンタクトを同一のマスクを使用し形成することによって工程を単純化させることができる。結局、安定した６Ｆ２レイアウトの半導体集積回路装置を製造することができ、歩留まりを向上させることができる。
本発明の利点および特徴、そしてそれらを達成する方法は添付される図と共に詳細に後述されている実施形態を参照すれば明確になるであろう。しかし本発明は以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本実施形態は本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求の範囲によってのみ定義される。明細書全体にかけて同一参照符号は同一構成要素を指称する。
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と“連結された（ｃｏｎｎｅｃｔｅｄ ｔｏ）”または“カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）”と指称されるものは、他の素子と直接連結またはカップリングされた場合、または中間に他の素子を介在した場合をすべて含む。反面、一つの素子が他の素子と“直接連結された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）”または“直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）”と指称されるものは中間に他の素子を介在しないことを表す。明細書全体にかけて同一参照符号は同一構成要素を指称する。“および／または”は言及されたアイテムの各々および一つ以上のすべての組合せを含む。
たとえ第１、第２等が多様な素子、構成要素および／またはセクションを叙述するために使用されても、これらの素子、構成要素および／またはセクションはこれらの用語によって制限されないことはもちろんである。これらの用語は単に一つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素または第１セクションは本発明の技術的思想内で第２素子、第２構成要素または第２セクションであり得ることはもちろんである。
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文句に特別言及しない限り複数型も含む。明細書で使用される“含む（ｃｏｍｐｒｉｓｅｓ）”および／または“含む（ｃｏｍｐｒｉｓｉｎｇ）”は言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
他の定義がないならば、本明細書で使用されるすべての用語（技術および科学的用語を含む）は本発明が属する技術分野で通常の知識を有する者に共通に理解できる意味で使用され得るものである。また一般的に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過度に解釈されない。
空間的に相対的な用語である“下（ｂｅｌｏｗ）”、“下（ｂｅｎｅａｔｈ）”、“下部（ｌｏｗｅｒ）”、“上（ａｂｏｖｅ）”、“上部（ｕｐｐｅｒ）”などは図に図示されているように一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は図面に図示されている方向に加えて、使用時または動作時素子の互いに異なる方向を含む用語として理解されなければならない。例えば、図面に図示されている素子をひっくり返す場合、他の素子の“下（ｂｅｌｏｗ）”または“下（ｂｅｎｅａｔｈ）”と記述された素子は他の素子の“上（ａｂｏｖｅ）”に置くことができる。したがって、例示的な用語である“下”は下と上の方向をすべて含み得る。素子は他の方向にでも配向され得、これに伴い空間的に相対的な用語は配向によって解釈され得る。
図１Ａは本発明の第１実施形態による半導体集積回路装置を説明するためのレイアウト図である。図１Ｂは図１ＡのＢ−Ｂ’に沿って切断した断面図であり、図１Cは図１ＡのＣ−Ｃ’に沿って切断した断面図である。図２は図１Ａに図示されたもののうち単位アクティブ領域、ゲートライン、ビットラインの間の関係を説明するための図である。図３は図１Ａに図示されたもののうちコンタクトパッドの配置を説明するための図である。図４は図１Ａに図示されたもののうちビットラインコンタクトの配置を説明するための図である。図５は図１Ａに図示されたもののうちビットラインコンタクトとビットラインとの間の配置を説明するための図である。
まず図１Ａないし図１Cを参照すれば、本発明の第１実施形態による半導体集積回路装置１は基板１１０内に単位アクティブ領域１１４が形成されており、ゲートライン１３０が単位アクティブ領域１１４を横切るように形成されている。また、基板１１０上にはビットライン１７０が形成されており、図面に図示しなかったが基板１１０上にはストレージ電極が形成されている。ゲートライン１３０の両側の単位アクティブ領域１１４には第１および第２エピタキシャル層１２０、１２２が形成されている。第１エピタキシャル層１２０はビットラインコンタクト１６０を通じてビットライン１７０と直接連結されており、第２エピタキシャル層１２２は連結構造１５０、１８０を通じてストレージ電極と連結されている。ここで、各連結構造１５０、１８０は、ゲートライン１３０の他側に形成された第２エピタキシャル層１２２上に形成されたコンタクトパッド１５０と、コンタクトパッド１５０上に形成されてストレージ電極と連結されたストレージロードコンタクト１８０とを含む。
ここで図２を参照すれば、単位アクティブ領域１１４は基板１１０内にフィールド領域１１２を形成することによって定義されるが、特に、６Ｆ２レイアウトでは、単位アクティブ領域１１４は垂直または水平方向ではない所定の角度に傾くように形成する。具体的に説明すれば、単位アクティブ領域１１４は第１方向（ＤＲ１）に延長され形成され、ゲートライン（またはワードライン）１３０は第１方向（ＤＲ１）と鋭角を成す第２方向（ＤＲ２）に延長され形成され、ビットライン１７０は第１方向（ＤＲ１）と鋭角を成す第３方向（ＤＲ３）に延長され形成される。
ここで、“特定の方向と異なる特定の方向が所定の角度を成す”とする場合の角度は、２個の方向が交差することによって生じる２個の角度のうち小さい角度を意味する。例えば、２個の方向が交差することによって生じ得る角が１２０°と、６０°である場合、６０°を意味する。したがって、図２に図示するように、第１方向（ＤＲ１）と第２方向（ＤＲ２）とが、２が成す角はθ１であり、第１方向（ＤＲ１）と第３方向（ＤＲ３）が成す角はθ２となる。
このように、θ１および／またはθ２が鋭角を成すようにする理由は、単位アクティブ領域１１４とビットライン１７０とを連結するビットラインコンタクト１６０と、単位アクティブ領域１１４とストレージロードコンタクト１８０とを連結するコンタクトパッド１５０の間の間隔を最大限に遠く確保するためである。θ１、θ２は例えば、各々４５°、４５°であったり、３０°、６０°であったり、６０°、３０°であり得る。
また図１Ａないし図１Cを参照すれば、２個のゲートライン１３０が１個の単位アクティブ領域１１４を横切るように形成することが出来る。このようにすることによって、１個の単位アクティブ領域１１４上に２個のアクセストランジスタ（ＴＲ１、ＴＲ２）を形成することが出来る。具体的に説明すれば、２個のアクセストランジスタ（ＴＲ１、ＴＲ２）は１個の単位アクティブ領域１１４を横切るように形成された２個のゲートライン１３０と、２個のゲートライン１３０の間の単位アクティブ領域１１４内に形成された第１ジャンクション領域１１６と、２個のゲートライン１３０の各々に対して第１ジャンクション領域１１６の反対側に形成された第２ジャンクション領域１１７とを含む。すなわち、２個のアクセストランジスタ（ＴＲ１、ＴＲ２）は第１ジャンクション領域１１６を共有し、第２ジャンクション領域１１７は共有しない。
特に、本発明では第１ジャンクション領域１１６上に形成されている第１エピタキシャル層１２０はビットラインコンタクト１６０を通じてビットライン１７０と直接に接続されている反面、第２ジャンクション領域１１７上に形成されている第２エピタキシャル層１２２はコンタクトパッド１５０と、ストレージロードコンタクト１８０を通じてストレージ電極と連結される。コンタクトパッド１５０はドープされたポリシリコンを使用し、ビットラインコンタクト１６０とストレージロードコンタクト１８０とは金属（例えば、Ｔｉ、Ｗ）を使用することができるが、これに限定されるものではない。例えば、ビットラインコンタクト１６０でドープされたポリシリコンを使用しても構わない。また、第１および第２エピタキシャル層１２０、１２２は各々第１および第２ジャンクション領域１１６、１１７と同一な導電型（例えば、Ｎ型）であり得るが、その方法はイオン注入を使用することもでき、第１および第２エピタキシャル層１２０、１２２を成長させる時、基板１１０が入っているチェンバ内にシリコンソースガスとドーパントソースガスとを一緒に入れて形成することもできる。
ところで、第１エピタキシャル層１２０とビットライン１７０とを、ビットラインコンタクト１６０を通じて直接連結することは、第１エピタキシャル層１２０とビットライン１７０とをコンタクトパッドとコンタクトパッド上に形成されたコンタクトを利用して連結する（すなわち、第２エピタキシャル層１２２とストレージ電極とを連結する方式と同一な方式）よりも様々な面で長所がある。具体的に説明すれば、６Ｆ２レイアウトの単位メモリセルは８Ｆ２レイアウトの単位メモリセルより約１／４程度小さいので、コンタクトパッド１５０とストレージロードコンタクト１８０とが簡単に接触することができるようにストレージロードコンタクト１８０の広さマージン（ｍａｒｇｉｎ）を十分に確保する必要がある。そのために、異方性エッチング（例えば、乾式エッチング）を通じてストレージロードコンタクト１８０を形成するためのコンタクトホールを形成し、等方性エッチング（例えば、エッチング工程）を通じてストレージロードコンタクトを形成するためのコンタクトホールの下部を広げるようになる（詳しい製造工程は図１３Ａないし図１３Ｃ、図１Ａないし図１Cを利用した説明を参照）。例えば、ストレージロードコンタクト１８０は上部の幅より下部の幅をさらに広くすることもできる。ところで、第１エピタキシャル層１２０とビットライン１７０とをコンタクトパッドと、このコンタクトパッド上に形成されたコンタクトとを利用して連結すれば、コンタクトパッドとコンタクトとの間の抵抗が非常に大きくなり得る。その理由は、コンタクトパッドは主にドープされたポリシリコンを使用し、コンタクトは金属を使用するが、コンタクトパッドとコンタクトとの間で形成される金属シリサイド（例えば、ＴｉＳｉｘ）が等方性エッチング時に使用されるエッチャント（ｅｔｃｈａｎｔ）（例えば、ＨＦ）によって溶けるからである。結局、金属シリサイドが溶ければ、コンタクトパッドとコンタクトとの間の抵抗が非常に大きくなり、結局２ビット形態のフェイル（２ｂｉｔ ｆａｉｌ）が発生するようになる。ところで、本発明の一実施例のように、第１エピタキシャル層１２０とビットライン１７０とを、ビットラインコンタクト１６０を利用して直接に連結すれば、第１エピタキシャル層１２０とビットライン１７０とが接触する部分で金属シリサイドができるため、エッチャントによって、金属シリサイドが溶ける問題が発生しない。したがって、２ビット形態のフェイルが発生しない。
ビットラインコンタクト１６０として金属（例えば、Ｔｉ）を使用する場合には、第１ジャンクション領域１１６上に第１エピタキシャル層１２０が形成されているのが好ましい。なぜなら、ビットラインコンタクト１６０と基板１１０とを直接に接触させる場合、次のような問題が生じ得る。すなわち、ビットラインコンタクト１６０を構成する金属と、基板１１０を構成するシリコンとが接触することによって形成される金属シリサイド（例えば、ＴｉＳｉｘ）が異常成長して第１ジャンクション領域１１６を侵食するようになれば（すなわち、蚕食（ｅｎｃｒｏａｃｈｍｅｎｔ）現象）多くの漏洩電流が発生し、リフレッシュタイム特性（ｒｅｆｒｅｓｈ ｔｉｍｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）が悪くなる。ところで、第１エピタキシャル層１２０があれば、ビットラインコンタクト１６０は第１エピタキシャル層１２０と接触するようになって第１エピタキシャル層１２０が蚕食現象に対するバッファの役割をするため、金属シリサイドが異常成長しても第１ジャンクション領域１１６を侵食することができない可能性が高い。また、６Ｆ２レイアウトの単位メモリセルのサイズは非常に小さいため、短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）によるトランジスタの特性の劣化も激しい。ところで、第１および第２エピタキシャル層１２０、１２２を使用すればチャネルの長さが長くなる効果を得ることができ、短チャネル効果を減らすことができる。
単位アクティブ領域１１４とゲートライン１３０とが図２に図示されたように配置されておりコンタクトパッド１５０が第１エピタキシャル層１２０上には形成されず第２エピタキシャル層１２２上にのみ形成されるので、本発明の第１実施形態でコンタクトパッド１５０は図３で図示されたように六角形蜂の巣構造（ｈｅｘａｇｏｎａｌ ｈｏｎｅｙｃｏｍｂ ｓｔｒｕｃｔｕｒｅ）の頂点に該当する位置に形成されるようになる。具体的に、六角形蜂の巣構造は、六角形形態のセル（Ｃ）が群集を成して集まっている形態で、具体的に一つのセル（Ｃ）は周囲を囲んでいる６個の他のセル（Ｃ）と一辺ずつ共有する形態である。ビットラインコンタクト１６０は図４で図示されたように六角形蜂の巣構造を構成するセルの内部に形成されるようになる。図３および図４で図示した六角形蜂の巣構造は説明の便宜のために仮想的に図示したものである。
また図１Ａないし図１Cを参照すれば、本発明の第１実施形態で、アクセストランジスタ（ＴＲ１、ＴＲ２）はリセスチャネル（ｒｅｃｅｓｓ ｃｈａｎｎｅｌ）を有するトランジスタであり得る。すなわち、ゲートライン１３０は基板１１０内に狭くて深く形成されたリセストレンチ１３１と、リセストレンチ１３１内にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）形成されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上にリセストレンチ１３１を埋没してリセストレンチ１３１上部に突出するように形成されたスタック構造体１３３、１３４、１３５を含み得る。
図１Cに図示されたように、リセストレンチ１３１の下部は上部より拡張された球形とすることができるが、このように球形である場合にはチャネル長さが延びるようになり、電界集中現象を防止して漏洩電流の量を減らすことができ、リフレッシュタイム特性を良くすることができる。基板１１０上に突出したスタック構造体１３３、１３４、１３５の幅は、リセストレンチ１３１の幅よりさらに広くすることが出来る。また、スタック構造体１３３、１３４、１３５は例えば、ドープされたポリシリコン層パターン１３３、金属層パターン１３４、マスク層パターン１３５が順次に積層された構造とすることが出来る。金属層パターン１３４としては例えば、タングステンを使用することができ、マスク層パターン１３５としては例えば、ＳｉＮまたはＳｉＯＮを使用することができる。また、基板１１０上に突出されたスタック構造体１３３、１３４、１３５の両側壁にはスペーサ１３６が具備され得る。スペーサ１３６は第１層間絶縁膜１４０とエッチング選択比を有する物質で構成することが出来、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２などを使用することができる。
本発明の第１実施形態では、２個のアクセストランジスタ（ＴＲ１、ＴＲ２）はリセスチャネルの間に形成されるが、第１ジャンクション領域１１６下部に形成された第３ジャンクション領域１１８をさらに含む。第３ジャンクション領域１１８はゲートライン１３０にゲート電圧が印加された時、リセスチャネルが非対称的に（ａｓｙｍｍｅｔｒｉｃａｌｌｙ）形成されるようにするためのものである。すなわち、ゲートライン１３０にゲート電圧が印加された時、リセスチャネルのうち第３ジャンクション領域１１８とオーバーラップされる部分は先にチャネルができ、リセスチャネルのうち第３ジャンクション領域１１８とオーバーラップされない部分は後ほどチャネルができるようになる。
特に、本発明の第１実施形態で、第３ジャンクション領域１１８が周辺に拡大されず、２個のアクセストランジスタ（ＴＲ１、ＴＲ２）のリセスチャネルの間に完全に局部的に形成されていることもある（ｆｕｌｌｙ ｌｏｃａｌｉｚｅｄ）。このようになる理由は図１１Ａないし図１１Cを参照して詳しく後述する。
一方、図５を参照すれば、ビットライン１７０のうちビットラインコンタクト１６０と連結される部分にはタブ（Ｔ）が形成されている。なぜなら、これはビットライン１７０とビットラインコンタクト１６０とを簡単に接触するようにし、ビットライン１７０とビットラインコンタクト１６０とが接触する部分での抵抗を十分に減らすためである。一方、ビットライン１７０は金属層パターン１７１、マスク層パターン１７２が順次に積層されたスタック構造とすることも出来る。スタック構造の両側壁にはスペーサ１７３が形成されていることもある。
説明されていない図面符号は次のとおりである。１４０は第１層間絶縁膜パターン、１４１は絶縁膜パターン、１４２はキャッピング膜パターン、１５５は第２層間絶縁膜パターン、１９０は第３層間絶縁膜である。
図６は本発明の第２実施形態による半導体集積回路装置を説明するための断面図である。
図６を参照すれば、本発明の第２実施形態による半導体集積回路装置２は第１および第２エピタキシャル層（図１Ｂ、図１Cの１２０、１２２参照）を使用しないという点で、前述の実施例と差異がある。本発明の第２実施形態では、ビットラインコンタクト１６０の金属と、基板１１０のシリコンとが接触することによって形成される金属シリサイドが第１ジャンクション領域１１６を侵食しないように、工程条件を調節する必要がある。
図７は本発明の第３実施形態による半導体集積回路装置を説明するための断面図である。
図７を参照すれば、本発明の第３実施形態による半導体集積回路装置３はアクセストランジスタ（ＴＲ１ａ、ＴＲ２ａ）がリセスチャネルを有しないという点で、前述の実施例と差異がある。
図８は本発明の第４実施形態による半導体集積回路装置を説明するための断面図である。
図８を参照すれば、本発明の第４実施形態による半導体集積回路装置４はセルアレイ領域（Ｉ）上に形成されたビットライン１７０と、ビットラインコンタクト１６０ａとが互いに異なる物質から成り、周辺回路領域（ＩＩ）上に形成された所定の導電ライン２７０と、導電ライン２７０と周辺回路領域（ＩＩ）内の所定領域とを直接連結するコンタクト２６０とは互いに同じ物質で成される。例えば、ビットライン１７０を成す物質は金属であり、ビットラインコンタクト１６０ａを成す物質はドープされたポリシリコンとすることも出来る。また、導電ライン２７０とコンタクト２６０を成す物質とは金属とすることも出来る。また、ビットライン１７０と導電ライン２７０とは同一のラインレベル（ｌｉｎｅ ｌｅｖｅｌ）に形成することが出来る。
図面ではセルアレイ領域（Ｉ）の第１ジャンクション領域１１６上に第１エピタキシャル層１２０が形成されているものとして図示したが、第１エピタキシャル層１２０は形成しなくても構わない。また、周辺回路領域（ＩＩ）では所定領域上にエピタキシャル層が形成されないものとして図示したが、エピタキシャル層が形成されても構わない。
以下図９Ａないし図１３Ｃ、図１Ａないし図１Cを参照して本発明の第１実施形態による半導体集積回路装置の製造方法を説明する。図９Ａないし図１３Ｃは本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。
まず図９Ａないし図９Ｃを参照すれば、基板１１０内にフィールド領域１１２を形成して第１方向（ＤＲ１）に延長され形成された単位アクティブ領域１１４を定義する。フィールド領域１１２はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合を例にあげたが、これに限定されるものではない。
続いて、基板１１０上に第１方向（ＤＲ１）と鋭角を成す第２方向（ＤＲ２）に延長され単位アクティブ領域１１４を横切るように形成されたゲートライン１３０を形成する。
具体的に説明すれば、異方性エッチング（例えば、乾式エッチング）を利用してトレンチを形成し、等方性エッチングを利用してトレンチの下部を球形に作って、リセストレンチ１３１を完成する。ここで、等方性エッチングは例えばＮＨ４ＯＨ、Ｈ２Ｏ２およびＨ２Ｏ混合溶液を利用した湿式エッチング、ＣＦ４およびＯ２機体のラジカルを利用したＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を利用して遂行できるがこれに限定されない。続いて、リセストレンチ１３１内にゲート絶縁膜１３２をコンフォーマルに形成する。続いて、ゲート絶縁膜１３２上にリセストレンチ１３１を十分に埋没するドープされたポリシリコン層パターン１３３、金属層パターン１３４、マスク層パターン１３５を形成する。
続いて、ゲートライン１３０をマスクとして利用し、ゲートライン１３０によって露出された単位アクティブ領域１１４内に不純物をイオン注入して第１および第２ジャンクション領域１１６、１１７を形成する。
図１０Ａないし図１０Ｃを参照すれば、まず、第１および第２ジャンクション領域１１６、１１７上に第１および第２エピタキシャル層１２０、１２２を形成する。シリコンソースガスとドーパントソースガスをいっしょに基板１１０が入っているチェンバに供給して形成することができる。
続いて、第２エピタキシャル層１２２上にコンタクトパッド１５０を形成する。ここで、コンタクトパッド１５０は例えば、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）パッドであり得る。
具体的に説明すれば、基板１１０およびゲートライン１３０上に絶縁膜を塗布し、ゲートライン１３０の上面が露出されるように絶縁膜を平坦化する。ここで、絶縁膜はギャップフィル（ｇａｐ−ｆｉｌｌ）特性が良い絶縁膜を使用することができる。続いて、平坦化された絶縁膜上にキャッピング膜を形成する。ここで、キャッピング膜はゲートライン１３０上面のモーフォロジー（ｍｏｒｐｈｏｌｏｇｙ）を改善するためであって、例えばＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を使用することができる。続いて、キャッピング膜および平坦化された絶縁膜をパターニングして第２エピタキシャル層１２２をオープンする第１層間絶縁膜パターン１４０を完成する。すなわち、第１層間絶縁膜パターン１４０は絶縁膜パターン１４１およびキャッピング膜パターン１４２を含む。続いて、第１層間絶縁膜パターン１４０内にドープされたポリシリコンを埋めたてしてコンタクトパッド１５０を完成する。
図１１Ａないし図１１Cを参照すれば、第１層間絶縁膜パターン１４０およびコンタクトパッド１５０上に第２層間絶縁膜を形成する。
続いて、第２層間絶縁膜と第１層間絶縁膜パターン１４０とをパターニングし、第１エピタキシャル層１２０をオープンする第１コンタクトホール１５７を形成する。
続いて、第１コンタクトホール１５７が形成された第１層間絶縁膜パターン１４０および第２層間絶縁膜パターン１５５をマスクとし、基板１１０内に第３ジャンクション領域１１８を形成する。
続いて、図面には図示しなかったが、第１コンタクトホール１５７内にビットラインコンタクト１６０を形成する。
ここで、第１コンタクトホール１５７を形成した後、第１コンタクトホール１５７が形成された第１層間絶縁膜パターン１４０および第２層間絶縁膜パターン１５５を利用して第３ジャンクション領域１１８を形成してビットラインコンタクト１６０を形成することが分かる。すなわち、第３ジャンクション領域１１８の形成と、ビットラインコンタクト１６０を同一なマスクを利用して形成する。したがって、本発明の場合、工程が単純になり、製造費用を減少させることができる。
第３ジャンクション領域１１８をビットラインコンタクト１６０と必ず同一のマスクを利用して形成しなければならないわけではない。例えば、第３ジャンクション領域１１８は、単位アクティブ領域１１４を形成した後に別途のイオン注入工程によって形成することもでき、リセストレンチ１３１を形成した後に別途のイオン注入工程によって形成することもでき、ゲートライン１３０を完成した後別途のイオン注入工程によって形成することもできる。
ところで、第３ジャンクション領域１１８をビットラインコンタクト１６０と同一のマスクを利用して形成する場合、第３ジャンクション領域１１８が周辺に拡大されず２個のアクセストランジスタ（ＴＲ１、ＴＲ２）のリセスチャネルの間に完全に局部的に形成され得るようになる。早い段階（すなわち、単位アクティブ領域１１４形成後、リセストレンチ１３１形成後、ゲートライン１３０完成後）などに第３ジャンクション領域１１８を形成すると、第３ジャンクション領域１１８が熱によって拡散され得る。６Ｆ２レイアウトでは単位メモリセルの大きさが小さいため、第３ジャンクション領域１１８が熱によって拡散されるため、隣接するジャンクション領域１１７と連結される場合がある。したがって、第３ジャンクション領域１１８が拡散されることを防止する必要がある。
図１２Ａないし図１２Ｃを参照すれば、ビットラインコンタクト１６０上に第１方向（ＤＲ１）と鋭角を成す第３方向（ＤＲ３）に延長されたビットライン１７０を形成する。
具体的に、第２層間絶縁膜パターン１５５とビットラインコンタクト１６０上に金属層、マスク層を順次に形成し、これをパターニングして金属層パターン１７１、マスク層パターン１７２を形成する。続いて、金属層パターン１７１とマスク層パターン１７２の両側壁にスペーサ１７３を形成してビットライン１７０を完成する。
図１３Ａないし図１３Ｃを参照すれば、第２層間絶縁膜パターン１５５とビットライン１７０上に第３層間絶縁膜１９０を形成する。第３層間絶縁膜１９０はビットライン１７０の間の空間を満たせるようにギャップフィル（ｇａｐ−ｆｉｌｌ）特性が良い物質を使用することができる。
続いて、異方性エッチングを利用して第３層間絶縁膜１９０と第２層間絶縁膜パターン１５５とをパターニングし、コンタクトパッド１５０をオープンする第２コンタクトホール１８２を形成する。
図１Ａないし図１Cを参照すれば、等方性エッチングを利用して、第２コンタクトホール１８２の下部を広げる。続いて、第２コンタクトホール１８２内にストレージロードコンタクト１８０を形成する。このような方式でストレージロードコンタクト１８０を形成すれば、ストレージロードコンタクト１８０の下部が広くなり、コンタクトパッド１５０とストレージロードコンタクト１８０とが簡単に接触することができる。
本発明の第１実施形態による半導体集積回路装置の製造方法から、本発明が属する技術分野の当業者ならば、第２ないし第４実施形態の製造方法は十分に技術的に類推することができるためその説明を省略する。
以上添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得るということを理解できるものである。したがって以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないものとして理解しなければならない。
本発明の第１実施形態による半導体集積回路装置を説明するためのレイアウト図である。 図１ＡのＢ−Ｂ’に沿って切断した断面図である。 図１ＡのＣ−Ｃ’に沿って切断した断面図である。 図１Ａに図示されたもののうち単位アクティブ領域、ゲートライン、ビットラインの間の関係を説明するための図である。 図１Ａに図示されたもののうちコンタクトパッドの配置を説明するための図である。 図１Ａに図示されたもののうちビットラインコンタクトの配置を説明するための図である。 図１Ａに図示されたもののうちビットラインコンタクトとビットラインの間の配置を説明するための図である。 本発明の第２実施形態による半導体集積回路装置を説明するための断面図である。 本発明の第３実施形態による半導体集積回路装置を説明するための断面図である。 本発明の第３実施形態による半導体集積回路装置を説明するための断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。 本発明の第１実施形態による半導体集積回路装置の製造方法を説明するための各製造工程の中間段階別のレイアウト図および断面図である。
符号の説明
１〜４ 半導体集積回路装置
１１０ 基板
１１４ 単位アクティブ領域
１２０ 第１エピタキシャル層
１２２ 第２エピタキシャル層
１３０ ゲートライン
１５０ コンタクトパッド
１６０ ビットラインコンタクト
１７０ ビットライン
１８０ ストレージロードコンタクト

Claims (20)

  1. 基板と、
    前記基板内に第１方向に延長され形成された単位アクティブ領域と、
    前記基板上に前記第１方向と鋭角を成す第２方向に延長され前記単位アクティブ領域を横切るように形成された第１および第２ゲートラインと、前記第１および第２ゲートラインの間の前記基板内に形成された第１ジャンクション領域と、前記第１および第２ゲートラインの各々に対して前記第１ジャンクション領域の反対側に形成された第２ジャンクション領域を含む第１および第２アクセストランジスタと、
    前記基板上に前記第１方向と鋭角を成す第３方向に延長され形成されたビットラインと、
    前記第１ジャンクション領域と前記ビットラインとを直接連結するビットラインコンタクトとを含む、半導体集積回路装置。
  2. 前記第１ジャンクション領域上に形成された第１エピタキシャル層をさらに含み、
    前記ビットラインコンタクトは前記第１エピタキシャル層と前記ビットラインとを直接連結する、請求項１に記載の半導体集積回路装置。
  3. 前記基板上に形成されたストレージ電極と、
    前記第２ジャンクション領域と前記ストレージ電極とを各々連結する連結構造で、前記各連結構造は前記第２ジャンクション領域上に形成されたコンタクトパッドと、前記コンタクトパッド上に形成され前記ストレージ電極と連結されたストレージロードコンタクトとを含む連結構造を含む、請求項１に記載の半導体集積回路装置。
  4. 前記第２ジャンクション領域上に各々形成された第２エピタキシャル層をさらに含み、前記コンタクトパッドは前記第２エピタキシャル層上に形成された、請求項３に記載の半導体集積回路装置。
  5. 前記ストレージロードコンタクトは上部の幅より下部の幅がさらに広い、請求項３に記載の半導体集積回路装置。
  6. 前記第１および第２アクセストランジスタの各々はリセスチャネル（ｒｅｃｅｓｓ ｃｈａｎｎｅｌ）を有するトランジスタである、請求項１に記載の半導体集積回路装置。
  7. 前記第１および第２アクセストランジスタのリセスチャネルの間に形成され、前記第１ジャンクション領域下部に形成された第３ジャンクション領域をさらに含む、請求項６に記載の半導体集積回路装置。
  8. 前記ビットラインのうち前記ビットラインコンタクトと連結される部分にはタブ（ｔａｂ）が形成される、請求項１に記載の半導体集積回路装置。
  9. 基板と、
    前記基板内に形成された単位アクティブ領域と、
    前記基板上に前記単位アクティブ領域を横切るように形成されたゲートラインであって、前記各ゲートラインの両側の単位アクティブ領域を各々第１および第２領域として定義するゲートラインと、
    前記第１領域上には形成されず前記第２領域上には形成されるコンタクトパッドとを含み、
    前記コンタクトパッドは六角形蜂の巣構造（ｈｅｘａｇｏｎａｌ ｈｏｎｅｙｃｏｍｂ ｓｔｒｕｃｔｕｒｅ）の頂点に該当する位置に形成される、半導体集積回路装置。
  10. 前記単位アクティブ領域は第１方向に延長され形成され、
    前記ゲートラインは前記第１方向と鋭角を成す第２方向に延長され形成された、請求項９に記載の半導体集積回路装置。
  11. 前記コンタクトパッド上に形成されたストレージロードコンタクトをさらに含み、
    前記ストレージロードコンタクトは上部の幅より下部の幅がさらに広い、請求項９に記載の半導体集積回路装置。
  12. 前記基板上に形成されたビットラインをさらに含み、
    前記第１領域と前記ビットラインとを直接連結するビットラインコンタクトをさらに含み、
    前記単位アクティブ領域は第１方向に延長され形成され、
    前記ビットラインは前記第１方向と鋭角を成す第３方向に延長され形成された、請求項９に記載の半導体集積回路装置。
  13. 前記ビットラインコンタクトは前記六角形蜂の巣構造を構成するセルの内部に形成される、請求項１２に記載の半導体集積回路装置。
  14. 前記第１領域上に形成された第１エピタキシャル層をさらに含み、前記ビットラインコンタクトは前記第１エピタキシャル層と前記ビットラインとを直接連結する、請求項１２に記載の半導体集積回路装置。
  15. 前記ビットラインのうち前記ビットラインコンタクトと連結される部分にはタブ（ｔａｂ）が形成される、請求項１２に記載の半導体集積回路装置。
  16. 前記第２領域上に形成された第２エピタキシャル層をさらに含み、前記コンタクトパッドは前記第２エピタキシャル層上に形成された、請求項９に記載の半導体集積回路装置。
  17. 前記第１領域の基板内には第１ジャンクション領域が形成され、前記第２領域の基板内には第２ジャンクション領域が形成され、
    前記第１ジャンクション領域下部には第３ジャンクション領域がさらに形成される、請求項９に記載の半導体集積回路装置。
  18. 基板内に第１方向に延長された単位アクティブ領域を形成し、
    前記基板上に前記第１方向と鋭角を成す第２方向に延長されたゲートラインを形成し、前記各ゲートライン両側の単位アクティブ領域を各々第１および第２領域として定義し、
    前記第２領域上にコンタクトパッドを形成し、
    前記第１領域上にビットラインコンタクトを形成し、
    前記ビットラインコンタクト上に前記第１方向と鋭角を成す第３方向に延長されたビットラインを形成し、
    前記コンタクトパッド上にストレージロードコンタクトを形成することを含む、半導体集積回路装置の製造方法。
  19. 前記第１および第２領域上に各々第１および第２エピタキシャル層を形成することをさらに含み、
    前記コンタクトパッドを形成することは、前記コンタクトパッドを前記第２エピタキシャル層上に形成することを含み、
    前記ビットラインコンタクトを形成することは、前記ビットラインコンタクトを前記第１エピタキシャル層上に形成することを含む、請求項１８に記載の半導体集積回路装置の製造方法。
  20. 前記コンタクトパッドを形成することは、
    前記ゲートライン上に第２領域をオープンする第１層間絶縁膜パターンを形成し、
    前記第１層間絶縁膜パターン内に前記コンタクトパッドを形成することを含み、
    前記ビットラインコンタクトを形成することは、
    前記第１層間絶縁膜パターンおよびコンタクトパッド上に第２層間絶縁膜を形成し、
    前記第２層間絶縁膜および前記第１層間絶縁膜パターンをパターニングし、前記第１エピタキシャル層をオープンする第１コンタクトホールを形成し、
    前記第１コンタクトホール内にビットラインコンタクトを形成することを含み、
    前記ストレージロードコンタクトを形成することは、
    前記第２層間絶縁膜パターンおよびビットライン上に第３層間絶縁膜を形成し、
    前記第３層間絶縁膜および前記第２層間絶縁膜パターンをパターニングし、前記コンタクトパッドをオープンする第２コンタクトホールを形成し、
    前記第２コンタクトホール内に前記ストレージロードコンタクトを形成することを含む、請求項１９に記載の半導体集積回路装置の製造方法。
JP2008116011A 2007-04-27 2008-04-25 半導体集積回路装置およびその製造方法 Pending JP2008277826A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070041561A KR100898394B1 (ko) 2007-04-27 2007-04-27 반도체 집적 회로 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
JP2008277826A true JP2008277826A (ja) 2008-11-13

Family

ID=39886766

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008116011A Pending JP2008277826A (ja) 2007-04-27 2008-04-25 半導体集積回路装置およびその製造方法

Country Status (3)

Country Link
US (1) US7920400B2 (ja)
JP (1) JP2008277826A (ja)
KR (1) KR100898394B1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101087880B1 (ko) * 2008-09-09 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101006531B1 (ko) 2009-05-11 2011-01-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR101051577B1 (ko) * 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101138843B1 (ko) * 2009-12-30 2012-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
TWI447742B (zh) * 2010-07-16 2014-08-01 Inotera Memories Inc 記憶體佈局結構及記憶體結構
US8846472B2 (en) * 2011-02-28 2014-09-30 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR20120128518A (ko) * 2011-05-17 2012-11-27 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
TWI462275B (zh) * 2011-11-14 2014-11-21 Inotera Memories Inc 記憶體結構
KR101950867B1 (ko) * 2012-08-27 2019-04-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI497574B (zh) * 2012-11-01 2015-08-21 Inotera Memories Inc 半導體結構
TWI488288B (zh) * 2012-11-07 2015-06-11 Inotera Memories Inc 半導體佈局結構
TWI506766B (zh) * 2013-03-27 2015-11-01 Inotera Memories Inc 半導體電子元件結構及其製造方法
KR102485297B1 (ko) * 2015-12-11 2023-01-05 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
KR102400320B1 (ko) * 2016-03-03 2022-05-20 삼성전자주식회사 포토마스크 레이아웃, 미세 패턴 형성 방법 및 반도체 장치의 제조 방법
US10818548B1 (en) * 2019-05-30 2020-10-27 International Business Machines Corporation Method and structure for cost effective enhanced self-aligned contacts
CN112885782B (zh) * 2019-11-30 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US11056175B1 (en) * 2020-07-28 2021-07-06 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
CN114823675A (zh) * 2021-01-29 2022-07-29 长鑫存储技术有限公司 半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766299A (ja) * 1993-08-31 1995-03-10 Mitsubishi Electric Corp 半導体記憶装置
JPH0878641A (ja) * 1994-08-31 1996-03-22 Nippon Steel Corp 半導体記憶装置及びその製造方法
JPH1126574A (ja) * 1997-06-30 1999-01-29 Nec Corp 半導体装置及びその製造方法
JP2000174232A (ja) * 1998-12-08 2000-06-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000183313A (ja) * 1998-12-21 2000-06-30 Hitachi Ltd 半導体集積回路装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100239404B1 (ko) * 1996-07-31 2000-01-15 김영환 디램(dram) 및 그의 셀 어레이방법
GB9700396D0 (en) * 1997-01-10 1997-02-26 Photocure As Photochemotherapeutic compositions
US6272643B1 (en) * 1999-01-25 2001-08-07 Dell Usa, L.P. Electronic component desired voltage level comparison
ES1041979Y (es) * 1999-02-04 2000-01-16 Aparellaje Electrico Sa Pieza de enlace para bandejas portacables electricos.
JP4063450B2 (ja) * 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
JP2001044380A (ja) 1999-07-26 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20020061871A (ko) 2001-01-18 2002-07-25 삼성전자 주식회사 셀패드를 구비한 반도체 메모리장치 및 그의 제조방법
KR100721185B1 (ko) 2001-02-12 2007-05-23 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
US6967365B2 (en) 2003-07-15 2005-11-22 Texas Instruments Incorporated Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same
KR100620063B1 (ko) * 2004-12-24 2006-09-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100752644B1 (ko) * 2005-04-12 2007-08-29 삼성전자주식회사 반도체 소자의 셀영역 레이아웃 및 이를 이용한 콘택패드제조방법
JP2008004894A (ja) * 2006-06-26 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
JP5679628B2 (ja) * 2008-12-16 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766299A (ja) * 1993-08-31 1995-03-10 Mitsubishi Electric Corp 半導体記憶装置
JPH0878641A (ja) * 1994-08-31 1996-03-22 Nippon Steel Corp 半導体記憶装置及びその製造方法
JPH1126574A (ja) * 1997-06-30 1999-01-29 Nec Corp 半導体装置及びその製造方法
JP2000174232A (ja) * 1998-12-08 2000-06-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000183313A (ja) * 1998-12-21 2000-06-30 Hitachi Ltd 半導体集積回路装置およびその製造方法

Also Published As

Publication number Publication date
KR100898394B1 (ko) 2009-05-21
US20080266927A1 (en) 2008-10-30
US7920400B2 (en) 2011-04-05
KR20080096285A (ko) 2008-10-30

Similar Documents

Publication Publication Date Title
JP2008277826A (ja) 半導体集積回路装置およびその製造方法
US8941157B2 (en) Semiconductor device and method for fabricating the same
US8482045B2 (en) Semiconductor memory device having vertical channel transistor and method for fabricating the same
KR100740952B1 (ko) 반도체 디바이스의 형성방법
TWI479573B (zh) 半導體裝置及其製造方法
US8093125B2 (en) Manufacturing method of capacitor in semiconductor device
KR101073073B1 (ko) 수직게이트를 구비한 반도체장치 및 그 제조 방법
JP2009239285A (ja) 半導体素子の垂直チャネルトランジスタ及びその形成方法
US11800702B2 (en) Method of forming a memory device
KR20090068713A (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
JP2008004894A (ja) 半導体装置及びその製造方法
CN100394584C (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
WO2014083924A1 (ja) 半導体装置およびその製造方法
KR20210109700A (ko) 반도체 메모리 소자 및 이의 제조 방법
JPH1187653A (ja) 半導体装置およびその製造方法
US7939411B2 (en) Method for fabricating semiconductor device with vertical gate
KR20140141344A (ko) 반도체 장치 및 그의 제조 방법
KR101094399B1 (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR100891521B1 (ko) 반도체 소자의 제조방법
KR20110047836A (ko) 수직 워드라인을 갖는 반도체장치 제조 방법
KR20050052027A (ko) 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20050002075A (ko) 반도체소자 제조 방법
JP2007324596A (ja) コンタクトスペーサを有するコンタクト構造を具備した半導体素子及びその製造方法
JP4728378B2 (ja) 半導体装置の製造方法
JP2013098255A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120229

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131015

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140311