JPH0766299A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0766299A JPH0766299A JP5215869A JP21586993A JPH0766299A JP H0766299 A JPH0766299 A JP H0766299A JP 5215869 A JP5215869 A JP 5215869A JP 21586993 A JP21586993 A JP 21586993A JP H0766299 A JPH0766299 A JP H0766299A
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- capacitor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Abstract
(57)【要約】
【目的】 単位メモリセル当たりの平面積を増加すると
ともに、ストレージノードとストレージノードコンタク
トとの重ね合せマージンの拡大を図り、かつビット線と
ストレージノードコンタクトとのショートを防止し、歩
留りと信頼性の高いメモリセル構造を実現する。 【構成】 ビット線15の配列ピッチをワード線4の配
列ピッチよりも大きくし、ビット線15とワード線4と
で囲まれる矩形の領域のそれぞれにストレージノードコ
ンタクト17を配置する。さらに、隣合うストレージノ
ードコンタクト17同士の中心間距離と、ビット線コン
タクト16とそれに隣接するストレージノードコンタク
ト17との中心間距離との両方を、ワード線の配列ピッ
チよりも大きくなるように配列する。
ともに、ストレージノードとストレージノードコンタク
トとの重ね合せマージンの拡大を図り、かつビット線と
ストレージノードコンタクトとのショートを防止し、歩
留りと信頼性の高いメモリセル構造を実現する。 【構成】 ビット線15の配列ピッチをワード線4の配
列ピッチよりも大きくし、ビット線15とワード線4と
で囲まれる矩形の領域のそれぞれにストレージノードコ
ンタクト17を配置する。さらに、隣合うストレージノ
ードコンタクト17同士の中心間距離と、ビット線コン
タクト16とそれに隣接するストレージノードコンタク
ト17との中心間距離との両方を、ワード線の配列ピッ
チよりも大きくなるように配列する。
Description
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、スタックト型キャパシタを有するDRAM
(Dynamic Random Access Memory)に関するものであ
る。
し、特に、スタックト型キャパシタを有するDRAM
(Dynamic Random Access Memory)に関するものであ
る。
【0002】
【従来の技術】記憶情報のランダムな入出力が可能な半
導体記憶装置として、DRAMが挙げられる。近年、半
導体技術の進歩、その中でも微細加工技術の進歩によ
り、DRAMの高集積化、大容量化が急速に進んでい
る。
導体記憶装置として、DRAMが挙げられる。近年、半
導体技術の進歩、その中でも微細加工技術の進歩によ
り、DRAMの高集積化、大容量化が急速に進んでい
る。
【0003】DRAMの高集積化に伴い、情報(電荷)
を蓄積するキャパシタの面積が減少し、その結果蓄積さ
れた記憶内容が誤って読出されたり、あるいはα線など
により記憶内容が破壊されることに起因するソフトエラ
ーが生じるという問題が生じている。
を蓄積するキャパシタの面積が減少し、その結果蓄積さ
れた記憶内容が誤って読出されたり、あるいはα線など
により記憶内容が破壊されることに起因するソフトエラ
ーが生じるという問題が生じている。
【0004】このような問題を解決し、高集積化および
大容量化を図るための1つの方法として、キャパシタを
メモリセル領域上に積層し、キャパシタの下部電極と半
導体基板上に形成されたスイッチングトランジスタの1
つの電極とを導通させるようにすることにより、実質的
にキャパシタの専有面積を増大させるようにしたスタッ
クト型キャパシタと呼ばれるメモリセルが提案されてい
る。
大容量化を図るための1つの方法として、キャパシタを
メモリセル領域上に積層し、キャパシタの下部電極と半
導体基板上に形成されたスイッチングトランジスタの1
つの電極とを導通させるようにすることにより、実質的
にキャパシタの専有面積を増大させるようにしたスタッ
クト型キャパシタと呼ばれるメモリセルが提案されてい
る。
【0005】図9ないし図11に、従来の典型的なスタ
ックト型キャパシタを有するDRAMのメモリセルを示
す。これらの図を参照して、メモリセルは1つのトラン
スファゲートトランジスタ部と1つのスタックト型キャ
パシタ部とを備えている。トランスファゲートトランジ
スタ部は、シリコン基板1表面に形成された一対のソー
ス/ドレイン領域6と、シリコン基板1表面上に絶縁膜
を介して形成されたトランスファゲートとなるワード線
4とを備えている。スタックト型キャパシタ部はワード
線4の上方からフィールド絶縁膜2の上方まで延在し、
その一部がソース/ドレイン領域6の一方側に接続され
たストレージノード(下部電極)11と、ストレージノ
ード11の表面上に形成された誘電体層12とさらにそ
の表面上に形成されたセルプレート(上部電極)13と
から構成されている。さらにキャパシタの上方には、層
間絶縁膜20を介してビット線15が形成されている。
ビット線15は、ビット線コンタクト16を介してトラ
ンスファゲートトランジスタの他方のソース/ドレイン
領域6に接続されている。このスタックト型キャパシタ
の特徴は、キャパシタの主要部をゲート電極やフィール
ド絶縁膜の上方にまで延在させることにより、キャパシ
タの電極間の対向面積を増大させ、所望のキャパシタ容
量を確保している点である。
ックト型キャパシタを有するDRAMのメモリセルを示
す。これらの図を参照して、メモリセルは1つのトラン
スファゲートトランジスタ部と1つのスタックト型キャ
パシタ部とを備えている。トランスファゲートトランジ
スタ部は、シリコン基板1表面に形成された一対のソー
ス/ドレイン領域6と、シリコン基板1表面上に絶縁膜
を介して形成されたトランスファゲートとなるワード線
4とを備えている。スタックト型キャパシタ部はワード
線4の上方からフィールド絶縁膜2の上方まで延在し、
その一部がソース/ドレイン領域6の一方側に接続され
たストレージノード(下部電極)11と、ストレージノ
ード11の表面上に形成された誘電体層12とさらにそ
の表面上に形成されたセルプレート(上部電極)13と
から構成されている。さらにキャパシタの上方には、層
間絶縁膜20を介してビット線15が形成されている。
ビット線15は、ビット線コンタクト16を介してトラ
ンスファゲートトランジスタの他方のソース/ドレイン
領域6に接続されている。このスタックト型キャパシタ
の特徴は、キャパシタの主要部をゲート電極やフィール
ド絶縁膜の上方にまで延在させることにより、キャパシ
タの電極間の対向面積を増大させ、所望のキャパシタ容
量を確保している点である。
【0006】このようなスタックト型キャパシタにおい
て、高集積化に伴なう素子の微細化が進につれて、近
年、キャパシタの下部電極をビット線の上方に配置し、
キャパシタの主要部をさらにビット線コンタクトの上方
にまで延在させて、キャパシタの上部電極と下部電極と
の対向面積を増大させたものが提案されている(たとえ
ば、「1990 Symposium on VLSI
Technologyp.13」あるいは「特開平5
−29579号公報」など参照)。
て、高集積化に伴なう素子の微細化が進につれて、近
年、キャパシタの下部電極をビット線の上方に配置し、
キャパシタの主要部をさらにビット線コンタクトの上方
にまで延在させて、キャパシタの上部電極と下部電極と
の対向面積を増大させたものが提案されている(たとえ
ば、「1990 Symposium on VLSI
Technologyp.13」あるいは「特開平5
−29579号公報」など参照)。
【0007】図12および図14は、このようなキャパ
シタ部をビット線の上方に形成したメモリセルの典型的
な平面図を示し、図13は図12のXIII−XIII
断面を示している。両者に共通する特徴は次の2点であ
る。
シタ部をビット線の上方に形成したメモリセルの典型的
な平面図を示し、図13は図12のXIII−XIII
断面を示している。両者に共通する特徴は次の2点であ
る。
【0008】 ワード線4とビット線15で構成され
る格子のスペースにキャパシタの下部電極コンタクトで
あるストレージノードコンタクト17が形成されるこ
と。
る格子のスペースにキャパシタの下部電極コンタクトで
あるストレージノードコンタクト17が形成されるこ
と。
【0009】 上記のストレージノードコンタクト
17とビット線コンタクト16とをソース/ドレイン領
域とするために、活性領域2aがワード線4に対して傾
斜して配置されていること。
17とビット線コンタクト16とをソース/ドレイン領
域とするために、活性領域2aがワード線4に対して傾
斜して配置されていること。
【0010】また、ワード線とビット線のそれぞれの配
列ピッチは、メモリセルを最も高い密度で配列するため
に、ほぼ等しくなるように設計されている。
列ピッチは、メモリセルを最も高い密度で配列するため
に、ほぼ等しくなるように設計されている。
【0011】上述の従来技術のように、キャパシタ部を
ビット線の上方に形成する構造のメモリセルを用いるこ
とにより、DRAMの高集積化および大容量化を図る場
合、次のような問題が発生する。
ビット線の上方に形成する構造のメモリセルを用いるこ
とにより、DRAMの高集積化および大容量化を図る場
合、次のような問題が発生する。
【0012】(1) メモリセル間リークの増大 高集積化に伴なう素子の微細化が進むにつれて、隣接す
る活性領域間の間隔がますます狭くなり、その結果とし
てフィールド分離能力が低下する。特に、ストストレー
ジノードコンタクトがワード線とほぼ同じ最小のピッチ
に配列されている隣接活性領域間では、ストレージノー
ドコンタクトを持たない活性領域間より分離能力は低下
する。これは、ストレージノードの含まれた不純物がス
トレージノードコンタクトを通じて活性領域へ拡散する
こと、および、重ね合せずれなどによってフィールド分
離膜の端部がストレージノードコンタクトのコンタクト
ホールをエッチングによって開口する際に削られてしま
うことに起因するものである。
る活性領域間の間隔がますます狭くなり、その結果とし
てフィールド分離能力が低下する。特に、ストストレー
ジノードコンタクトがワード線とほぼ同じ最小のピッチ
に配列されている隣接活性領域間では、ストレージノー
ドコンタクトを持たない活性領域間より分離能力は低下
する。これは、ストレージノードの含まれた不純物がス
トレージノードコンタクトを通じて活性領域へ拡散する
こと、および、重ね合せずれなどによってフィールド分
離膜の端部がストレージノードコンタクトのコンタクト
ホールをエッチングによって開口する際に削られてしま
うことに起因するものである。
【0013】(2) ストレージノードとストレージノ
ードコンタクトの重ね合せずれ キャパシタ部がビット線の上方に設けられた構造を有す
るメモリセルは、従来のスタックト型メモリセルに比べ
てストレージノードから活性領域(ソース/ドレイン領
域)までの深さが、ビット線の下方にキャパシタ部を設
けた構造に比べて、深くなる。これは、ワード線とワー
ド線の上方の層間絶縁膜に加えて、ビット線とビット線
上方の層間絶縁膜がストレージノードの下側に積層され
るためである。したがって、ストレージノードコンタク
トを形成するためのコンタクトホールの開口形成には、
より長い時間のエッチングを施す必要が生じる。このス
トレージノードコンタクトのコンタクトホールのエッチ
ングの際、コンタクトホールの底部で所望のコンタクト
抵抗を満足する大きさに仕上げるためには、そのコンタ
クトホールの上部においては、その開口径が大きくな
る。そのため、ストレージノードコンタクト形成後のス
トレージノード形成工程における重ね合せマージンを著
しく小さくすることになる。もし、ストレージノードコ
ンタクトがストレージノードパターンの重ね合せずれに
よってストレージノードの領域からはみ出すことになれ
ば、ストレージノードをパターニングする際のエッチン
グにより、ストレージノードコンタクトの内部もエッチ
ングされ、その結果コンタクト抵抗が増加することにな
る。また、さらに進んで基板を削ることになると、接合
リークが急増するなどの問題点が生じ、信頼性劣化の原
因となる。
ードコンタクトの重ね合せずれ キャパシタ部がビット線の上方に設けられた構造を有す
るメモリセルは、従来のスタックト型メモリセルに比べ
てストレージノードから活性領域(ソース/ドレイン領
域)までの深さが、ビット線の下方にキャパシタ部を設
けた構造に比べて、深くなる。これは、ワード線とワー
ド線の上方の層間絶縁膜に加えて、ビット線とビット線
上方の層間絶縁膜がストレージノードの下側に積層され
るためである。したがって、ストレージノードコンタク
トを形成するためのコンタクトホールの開口形成には、
より長い時間のエッチングを施す必要が生じる。このス
トレージノードコンタクトのコンタクトホールのエッチ
ングの際、コンタクトホールの底部で所望のコンタクト
抵抗を満足する大きさに仕上げるためには、そのコンタ
クトホールの上部においては、その開口径が大きくな
る。そのため、ストレージノードコンタクト形成後のス
トレージノード形成工程における重ね合せマージンを著
しく小さくすることになる。もし、ストレージノードコ
ンタクトがストレージノードパターンの重ね合せずれに
よってストレージノードの領域からはみ出すことになれ
ば、ストレージノードをパターニングする際のエッチン
グにより、ストレージノードコンタクトの内部もエッチ
ングされ、その結果コンタクト抵抗が増加することにな
る。また、さらに進んで基板を削ることになると、接合
リークが急増するなどの問題点が生じ、信頼性劣化の原
因となる。
【0014】(3) ストレージノードコンタクトとビ
ット線のショート ストレージノードコンタクトが上記(2)に述べたよう
に上方へ末広がりに大きく開口されることになれば、ワ
ード線の上方に形成されたビット線と、そのストレージ
ノードコンタクトとのショートが生じやすく、その結果
歩留り低下の原因となる。
ット線のショート ストレージノードコンタクトが上記(2)に述べたよう
に上方へ末広がりに大きく開口されることになれば、ワ
ード線の上方に形成されたビット線と、そのストレージ
ノードコンタクトとのショートが生じやすく、その結果
歩留り低下の原因となる。
【0015】上記従来の問題点の解消を図る従来のDR
AMのメモリセルの一例として、図15に示すものが挙
げられる。この従来のメモリセルの平面レイアウトは、
「1993 Symposium on VLSI C
ircuits p91−92」に示されたものであ
る。
AMのメモリセルの一例として、図15に示すものが挙
げられる。この従来のメモリセルの平面レイアウトは、
「1993 Symposium on VLSI C
ircuits p91−92」に示されたものであ
る。
【0016】
【発明が解決しようとする課題】図15に示す従来例に
おいては、ワード線4の配列ピッチとビット線15の配
列ピッチとの比が2:3になっており、ワード線4とビ
ット線15とで囲まれる矩形の領域のそれぞれに、スト
レージノードコンタクト17が1個ずつ配されている。
この平面レイアウトによれば、横方向に隣接するストレ
ージノードコンタクト17同士の中心間距離(図15に
示すD)は、ワード線4の配列ピッチ2Fよりも大きく
なっているが、縦方向に隣接するストレージノードコン
タクト17の最小の中心間距離、およびビット線コンタ
クト16とそれに最も近いストレージノードコンタクト
17との中心間距離のいずれも、ワード線4の配列ピッ
チ2Fにほぼ等しくなっている。したがって、図15に
示された従来技術の平面レイアウトにおいても、コンタ
クト間の中心間距離が十分に確保されておらず、隣接す
る活性領域11間の十分な分離特性が得られないという
問題があった。
おいては、ワード線4の配列ピッチとビット線15の配
列ピッチとの比が2:3になっており、ワード線4とビ
ット線15とで囲まれる矩形の領域のそれぞれに、スト
レージノードコンタクト17が1個ずつ配されている。
この平面レイアウトによれば、横方向に隣接するストレ
ージノードコンタクト17同士の中心間距離(図15に
示すD)は、ワード線4の配列ピッチ2Fよりも大きく
なっているが、縦方向に隣接するストレージノードコン
タクト17の最小の中心間距離、およびビット線コンタ
クト16とそれに最も近いストレージノードコンタクト
17との中心間距離のいずれも、ワード線4の配列ピッ
チ2Fにほぼ等しくなっている。したがって、図15に
示された従来技術の平面レイアウトにおいても、コンタ
クト間の中心間距離が十分に確保されておらず、隣接す
る活性領域11間の十分な分離特性が得られないという
問題があった。
【0017】なお、ワード線4あるいはビット線15の
配列ピッチ、コンタクト間の中心間距離を表わすために
用いられているFは、一般に「フィーチャーサイズ」と
呼ばれるものであり、デザインルールにおける最小加工
可能寸法に重ね合せマージンを加えた値を示している。
配列ピッチ、コンタクト間の中心間距離を表わすために
用いられているFは、一般に「フィーチャーサイズ」と
呼ばれるものであり、デザインルールにおける最小加工
可能寸法に重ね合せマージンを加えた値を示している。
【0018】本発明は上記従来の問題点を解消するた
め、メモリセル1個当たりの面積を増加することなく、
メモリセル間の分離能力の向上、ストレージノードとス
トレージノードコンタクトとの重ね合せマージンの拡
大、およびビット線とストレージノードコンタクトとの
ショートの防止を実現し、歩留りと信頼性の向上を図っ
たDRAMのコマーシャルを有する半導体記憶装置を提
供することを目的とする。
め、メモリセル1個当たりの面積を増加することなく、
メモリセル間の分離能力の向上、ストレージノードとス
トレージノードコンタクトとの重ね合せマージンの拡
大、およびビット線とストレージノードコンタクトとの
ショートの防止を実現し、歩留りと信頼性の向上を図っ
たDRAMのコマーシャルを有する半導体記憶装置を提
供することを目的とする。
【0019】
【課題を解決するための手段】上記従来の課題を解決す
る本願発明の請求項1に記載の半導体記憶装置は、互い
に略平行に配された複数のワード線と、このワード線に
略直行し、かつ互いに略平行に配された複数のビット線
と、それぞれ1つのトランジスタと1つのキャパシタと
を含む複数のメモリセルとを備え、各メモリセルのキャ
パシタの下部電極をビット線の上方に配置した構造を有
する。この半導体記憶装置においては、ビット線の配列
ピッチがワード線の配列ピッチよりも大きくなるように
配列され、ワード線とビット線とで囲まれる矩形領域の
各々に、ビット線コンタクトが1個ずつ配されるととも
に、隣合うキャパシタの下部電極の下部電極コンタクト
同士の中心間距離と、各ビット線コンタクトとそのビッ
ト線コンタクトに隣接する下部電極コンタクトとの中心
間距離とのいずれもが、ワード線の配列ピッチよりも大
きくなるように配置されている。
る本願発明の請求項1に記載の半導体記憶装置は、互い
に略平行に配された複数のワード線と、このワード線に
略直行し、かつ互いに略平行に配された複数のビット線
と、それぞれ1つのトランジスタと1つのキャパシタと
を含む複数のメモリセルとを備え、各メモリセルのキャ
パシタの下部電極をビット線の上方に配置した構造を有
する。この半導体記憶装置においては、ビット線の配列
ピッチがワード線の配列ピッチよりも大きくなるように
配列され、ワード線とビット線とで囲まれる矩形領域の
各々に、ビット線コンタクトが1個ずつ配されるととも
に、隣合うキャパシタの下部電極の下部電極コンタクト
同士の中心間距離と、各ビット線コンタクトとそのビッ
ト線コンタクトに隣接する下部電極コンタクトとの中心
間距離とのいずれもが、ワード線の配列ピッチよりも大
きくなるように配置されている。
【0020】請求項2に記載の本願発明の半導体記憶装
置においては、下部電極コンタクトが、各ビット線コン
タクトを中心とする正六角形の各頂点に位置するように
配置されている。
置においては、下部電極コンタクトが、各ビット線コン
タクトを中心とする正六角形の各頂点に位置するように
配置されている。
【0021】請求項3に記載の本願発明の半導体記憶装
置は、キャパシタの下部電極が、ビット線とワード線と
で囲まれる矩形領域に沿う周辺を有する、ワード線が延
びる方向に長くかつビット線が延びる方向に短い辺を有
する矩形の平面形状を有している。
置は、キャパシタの下部電極が、ビット線とワード線と
で囲まれる矩形領域に沿う周辺を有する、ワード線が延
びる方向に長くかつビット線が延びる方向に短い辺を有
する矩形の平面形状を有している。
【0022】請求項4に記載の本願発明の半導体記憶装
置は、キャパシタの下部電極コンタクトは、ビット線と
ワード線とで囲まれた矩形領域内においてその一方の短
辺側よりに配されており、キャパシタの下部電極の平面
形状は、下部電極コンタクトに近い側の半分において、
その他の半分よりも広い幅を有し、隣合う下部電極が上
下逆方向を向くように配置されている。
置は、キャパシタの下部電極コンタクトは、ビット線と
ワード線とで囲まれた矩形領域内においてその一方の短
辺側よりに配されており、キャパシタの下部電極の平面
形状は、下部電極コンタクトに近い側の半分において、
その他の半分よりも広い幅を有し、隣合う下部電極が上
下逆方向を向くように配置されている。
【0023】請求項5に記載の本願発明の半導体記憶装
置は、キャパシタの下部電極の平面形状が略円形であ
る。
置は、キャパシタの下部電極の平面形状が略円形であ
る。
【0024】請求項6に記載の本願発明の半導体記憶装
置は、キャパシタの下部電極が、その周辺において筒状
に上方へ延びる側壁を有している。
置は、キャパシタの下部電極が、その周辺において筒状
に上方へ延びる側壁を有している。
【0025】
【作用】請求項1に記載の本願発明の半導体記憶装置の
構造によれば、互いに隣合う下部電極コンタクト同士の
中心間距離と、ビット線コンタクトとそれに隣接する下
部電極コンタクトとの中心間距離との両方が、ワード線
ピッチよりも大きくなるように配置されているため、隣
接するコンタクト間の間隔が大きく確保され、コンタク
ト間のリーク電流の発生が防止されてメモリセル間の分
離能力が向上する。
構造によれば、互いに隣合う下部電極コンタクト同士の
中心間距離と、ビット線コンタクトとそれに隣接する下
部電極コンタクトとの中心間距離との両方が、ワード線
ピッチよりも大きくなるように配置されているため、隣
接するコンタクト間の間隔が大きく確保され、コンタク
ト間のリーク電流の発生が防止されてメモリセル間の分
離能力が向上する。
【0026】また、請求項2に記載の構造のように、下
部電極コンタクトがビット線コンタクトを中心とする正
六角形の各頂点に位置するように配置することにより、
各コンタクトは平面内においてほぼ均等に分布すること
になり、隣接するコンタクト間の最小中心間距離を最も
大きく確保することができ、その結果隣接メモリセル間
の分離特性が向上する。
部電極コンタクトがビット線コンタクトを中心とする正
六角形の各頂点に位置するように配置することにより、
各コンタクトは平面内においてほぼ均等に分布すること
になり、隣接するコンタクト間の最小中心間距離を最も
大きく確保することができ、その結果隣接メモリセル間
の分離特性が向上する。
【0027】キャパシタの下部電極が、請求項3に記載
のように、ビット線とワード線とで囲まれる矩形領域に
沿う周辺を有する矩形の平面形状を有することによっ
て、キャパシタの下部電極と上部電極との対向面積を従
来のメモリセルと同様の大きさに確保される。
のように、ビット線とワード線とで囲まれる矩形領域に
沿う周辺を有する矩形の平面形状を有することによっ
て、キャパシタの下部電極と上部電極との対向面積を従
来のメモリセルと同様の大きさに確保される。
【0028】さらに、請求項4に記載のように、キャパ
シタの下部電極の平面形状が下部電極コンタクトに近い
側の半分において、その他の半分の広い幅を有すること
により、下部電極コンタクトと下部電極との重ね合わせ
マージンが、従来構造に比べてより大きく確保される。
また、隣合う下部電極が上下逆方向を向くように配置さ
れていることにより、キャパシタの上下電極間対向面積
を大きく確保することができる。
シタの下部電極の平面形状が下部電極コンタクトに近い
側の半分において、その他の半分の広い幅を有すること
により、下部電極コンタクトと下部電極との重ね合わせ
マージンが、従来構造に比べてより大きく確保される。
また、隣合う下部電極が上下逆方向を向くように配置さ
れていることにより、キャパシタの上下電極間対向面積
を大きく確保することができる。
【0029】請求項5に記載の構造のように、キャパシ
タの下部電極の平面形状が略円形であることにより、そ
の形成が容易であるとともに、下部電極コンタクトと下
部電極との重ね合わせマージンがより確保し易くなる。
タの下部電極の平面形状が略円形であることにより、そ
の形成が容易であるとともに、下部電極コンタクトと下
部電極との重ね合わせマージンがより確保し易くなる。
【0030】さらに、請求項6に記載の半導体記憶装置
によれば、キャパシタの下部電極が筒状の側壁を有する
ことにより、単位メモリセル当たりの平面積を変えるこ
となく、キャパシタの下部電極と上部電極との対向面積
を大きく確保することができる。
によれば、キャパシタの下部電極が筒状の側壁を有する
ことにより、単位メモリセル当たりの平面積を変えるこ
となく、キャパシタの下部電極と上部電極との対向面積
を大きく確保することができる。
【0031】
【実施例】以下、本発明の第1の実施例について、図1
ないし図3に基づいて説明する。本実施例の半導体記憶
装置においては、図1ないし図3を参照して、縦方向
に、トランスファゲートとなる複数のワード線4が、互
いにほぼ平行に、配列ピッチ2Fで配列されている。文
字Fは、上述したフィーチャーサイズを示している。こ
のワード線4の上方には、ワード線4にほぼ直交する方
向に、複数のビット線15が互いにほぼ平行に、配列ピ
ッチ4Fで配列されている。フィールド分離膜2で囲ま
れた活性領域2aは、図1(a)に二点鎖線で示すよう
に、ワード線4およびビット線15に対して傾斜する方
向に延びるように形成されている。
ないし図3に基づいて説明する。本実施例の半導体記憶
装置においては、図1ないし図3を参照して、縦方向
に、トランスファゲートとなる複数のワード線4が、互
いにほぼ平行に、配列ピッチ2Fで配列されている。文
字Fは、上述したフィーチャーサイズを示している。こ
のワード線4の上方には、ワード線4にほぼ直交する方
向に、複数のビット線15が互いにほぼ平行に、配列ピ
ッチ4Fで配列されている。フィールド分離膜2で囲ま
れた活性領域2aは、図1(a)に二点鎖線で示すよう
に、ワード線4およびビット線15に対して傾斜する方
向に延びるように形成されている。
【0032】本実施例においては、図1(a)に示すよ
うに、ワード線4とビット線15とで覆われる領域の平
面形状が縦に長い矩形になり、ストレージノードコンタ
クト17の配置は、その領域の形状が正方形である図1
2あるいは図14に示した従来の半導体記憶装置に比べ
て、その矩形の領域内において縦方向に余裕を生じる。
本実施例のストレージノードコンタクト17は、この余
裕を利用して各ビット線コンタクト16を中心とする正
六角形の各頂点に位置するように、配置されている。上
述のビット線15の隣合うビット線コンタクトの間隔
は、図12あるいは図14に示した従来技術においては
8Fであったのに対して、その半分の4Fになってい
る。この構成により、本実施例の半導体記憶装置におい
ては、単位メモリセル当たりの面積は、4F×2F=8
F2 となり、図12にあるいは図14に示した従来技術
の場合と同じである。
うに、ワード線4とビット線15とで覆われる領域の平
面形状が縦に長い矩形になり、ストレージノードコンタ
クト17の配置は、その領域の形状が正方形である図1
2あるいは図14に示した従来の半導体記憶装置に比べ
て、その矩形の領域内において縦方向に余裕を生じる。
本実施例のストレージノードコンタクト17は、この余
裕を利用して各ビット線コンタクト16を中心とする正
六角形の各頂点に位置するように、配置されている。上
述のビット線15の隣合うビット線コンタクトの間隔
は、図12あるいは図14に示した従来技術においては
8Fであったのに対して、その半分の4Fになってい
る。この構成により、本実施例の半導体記憶装置におい
ては、単位メモリセル当たりの面積は、4F×2F=8
F2 となり、図12にあるいは図14に示した従来技術
の場合と同じである。
【0033】ストレージノード11は、各ストレージノ
ードコンタクト16上に、ワード線4とビット線15と
で囲まれる矩形の領域ごとに、その領域とほぼ一致する
矩形の平面形状を有するように配されている。
ードコンタクト16上に、ワード線4とビット線15と
で囲まれる矩形の領域ごとに、その領域とほぼ一致する
矩形の平面形状を有するように配されている。
【0034】本実施例の半導体記憶装置によれば、図1
2あるいは図14に示した従来技術における半導体記憶
装置の隣接するストレージノードコンタクト17間の間
隔は2Fであるのに対して、隣接するストレージノード
コンタクト17間の間隔2Fよりも大きくすることがで
きる。その結果、ストレージノードコンタクト17の間
隔によって決まるメモリセル間の実効分離長が、図15
に示した従来例と同様に長くなり、メモリセル間の分離
特性が向上する。さらに、本実施例においては、図1
(b)に示すようにビット線15の中央とストレージノ
ードコンタクト17の中心との最小距離が1.5Fとな
り、縦方向に隣接するストレージノードコンタクト17
同士の中心間距離が3.0Fとなる。またビット線コン
タクト16とストレージノードコンタクト17との中心
間距離の最小値が2.5Fとなり、ワード線4の配列ピ
ッチ2Fよりも大きく確保される。したがって、本実施
例によれば、横方向に隣接するストレージノードコンタ
クト17間の中心間距離のみならず、すべてのコンタク
ト間の中心間距離の最小値をワード線4の配列ピッチよ
りも大きく確保することができ、コンタクト間のリーク
電流の発生が防止され、隣接するメモリセル間の分離特
性が向上する。
2あるいは図14に示した従来技術における半導体記憶
装置の隣接するストレージノードコンタクト17間の間
隔は2Fであるのに対して、隣接するストレージノード
コンタクト17間の間隔2Fよりも大きくすることがで
きる。その結果、ストレージノードコンタクト17の間
隔によって決まるメモリセル間の実効分離長が、図15
に示した従来例と同様に長くなり、メモリセル間の分離
特性が向上する。さらに、本実施例においては、図1
(b)に示すようにビット線15の中央とストレージノ
ードコンタクト17の中心との最小距離が1.5Fとな
り、縦方向に隣接するストレージノードコンタクト17
同士の中心間距離が3.0Fとなる。またビット線コン
タクト16とストレージノードコンタクト17との中心
間距離の最小値が2.5Fとなり、ワード線4の配列ピ
ッチ2Fよりも大きく確保される。したがって、本実施
例によれば、横方向に隣接するストレージノードコンタ
クト17間の中心間距離のみならず、すべてのコンタク
ト間の中心間距離の最小値をワード線4の配列ピッチよ
りも大きく確保することができ、コンタクト間のリーク
電流の発生が防止され、隣接するメモリセル間の分離特
性が向上する。
【0035】次に、本願発明の第2の実施例について、
図4に基づいて説明する。本実施例は、ワード線4およ
びビット線16の配列ピッチ、ビット線コンタクト16
およびストレージノードコンタクト17の配置、活性領
域2aの配置などについては、上記第1の実施例と同様
である。本実施例が上記第1の実施例と異なるのは、ス
トレージノード11の平面形状が、ストレージノードコ
ンタクト17の上方側の半分において広い幅を有し、他
の半分の幅がそれよりも小さくなっている点である。縦
方向および横方向に隣合うストレージノード11の平面
形状は、互いに上下を逆にして形状になっており、個々
のストレージノード11平面積は、上記第1の実施例と
ほぼ同じに維持されている。
図4に基づいて説明する。本実施例は、ワード線4およ
びビット線16の配列ピッチ、ビット線コンタクト16
およびストレージノードコンタクト17の配置、活性領
域2aの配置などについては、上記第1の実施例と同様
である。本実施例が上記第1の実施例と異なるのは、ス
トレージノード11の平面形状が、ストレージノードコ
ンタクト17の上方側の半分において広い幅を有し、他
の半分の幅がそれよりも小さくなっている点である。縦
方向および横方向に隣合うストレージノード11の平面
形状は、互いに上下を逆にして形状になっており、個々
のストレージノード11平面積は、上記第1の実施例と
ほぼ同じに維持されている。
【0036】ストレージノード11を本実施例の形状に
することにより、ストレージノードコンタクト17と、
その上方におけるストレージノード11と平面積との違
いが大きくなる。したがって本実施例によれば、ストレ
ージノード11の平面積を変えることなく、したがって
キャパシタの容量を変えることなく、上記第1の実施例
に比べて、ストレージノード11とストレージノードコ
ンタクト17との重ね合せマージンを大きくとることが
でき、製造工程におけるストレージノードコンタクト1
7とストレージノード11との重ね合せずれが生じにく
くなる。
することにより、ストレージノードコンタクト17と、
その上方におけるストレージノード11と平面積との違
いが大きくなる。したがって本実施例によれば、ストレ
ージノード11の平面積を変えることなく、したがって
キャパシタの容量を変えることなく、上記第1の実施例
に比べて、ストレージノード11とストレージノードコ
ンタクト17との重ね合せマージンを大きくとることが
でき、製造工程におけるストレージノードコンタクト1
7とストレージノード11との重ね合せずれが生じにく
くなる。
【0037】次に、本発明の第3の実施例について、図
5に基づいて説明する。本実施例は、ワード線4および
ビット線15の配列ピッチ、ビット線コンタクト16お
よびストレージノードコンタクト17の配置、活性領域
2aの配置などについては、上記第1および第2の実施
例と同様である。本実施例が上記第1および第2のま実
施例と異なるのは、ストレージノード11の平面形状
が、ほぼ正三角形になっている点である。縦方向および
横方向に隣合うストレージノード11の平面形状は、互
いに上下逆の正三角形になっており、各ストレージノー
ドコンタクト17の位置が、各ストレージノード11の
正三角形のほぼ中央に位置するようになっている。本実
施例においても、各ストレージノード11の平面積は、
上記第1および第2の実施例の場合とほぼ同じに維持さ
れ、キャパシタの容量も同様に確保される。
5に基づいて説明する。本実施例は、ワード線4および
ビット線15の配列ピッチ、ビット線コンタクト16お
よびストレージノードコンタクト17の配置、活性領域
2aの配置などについては、上記第1および第2の実施
例と同様である。本実施例が上記第1および第2のま実
施例と異なるのは、ストレージノード11の平面形状
が、ほぼ正三角形になっている点である。縦方向および
横方向に隣合うストレージノード11の平面形状は、互
いに上下逆の正三角形になっており、各ストレージノー
ドコンタクト17の位置が、各ストレージノード11の
正三角形のほぼ中央に位置するようになっている。本実
施例においても、各ストレージノード11の平面積は、
上記第1および第2の実施例の場合とほぼ同じに維持さ
れ、キャパシタの容量も同様に確保される。
【0038】本実施例によれば、上記第2の実施例に比
べてより単純な平面形状のストレージノード11によ
り、キャパシタの容量を変えることなく、ストレージノ
ードコンタクト17とストレージノード11との重ね合
せマージンを大きくとることができるという、上記第2
の実施例と同様の効果を得ることができる。
べてより単純な平面形状のストレージノード11によ
り、キャパシタの容量を変えることなく、ストレージノ
ードコンタクト17とストレージノード11との重ね合
せマージンを大きくとることができるという、上記第2
の実施例と同様の効果を得ることができる。
【0039】次に、本発明の第4の実施例について、図
6に基づいて説明する。本実施例においては、ストレー
ジノード11の平面形状がほぼ円形であることを除き、
上記第1ないし第3の実施例と同様である。本実施例に
おいては、そのほぼ中央のストレージノードコンタクト
17が位置するように、各々の円形のストレージノード
11が配されている。
6に基づいて説明する。本実施例においては、ストレー
ジノード11の平面形状がほぼ円形であることを除き、
上記第1ないし第3の実施例と同様である。本実施例に
おいては、そのほぼ中央のストレージノードコンタクト
17が位置するように、各々の円形のストレージノード
11が配されている。
【0040】本実施例によれば、個々のストレージノー
ド11の平面積については上記第1ないし第3の実施例
に比べて小さくならざるを得ないが、円形であるため、
その製造がきわめて容易であるとともに、ストレージノ
ードコンタクト17とストレージノード11との重ね合
せマージンの確保という観点からは、上記第2および第
3の実施例とほぼ同様の効果を得ることができる。
ド11の平面積については上記第1ないし第3の実施例
に比べて小さくならざるを得ないが、円形であるため、
その製造がきわめて容易であるとともに、ストレージノ
ードコンタクト17とストレージノード11との重ね合
せマージンの確保という観点からは、上記第2および第
3の実施例とほぼ同様の効果を得ることができる。
【0041】次に、本発明の第5の実施例について、図
7に基づいて説明する。本実施例においては、ワード線
4およびビット線15の配列ピッチ、ビット線コンタク
ト16およびストレージノードコンタクト17の配置、
活性領域2aの配置などについては、上記第1ないし第
4の実施例と同様である。本実施例が上記各実施例と異
なるのは、各ストレージノード11の周辺を囲んで上方
に延びる側壁を設けた点である。その側壁の形状を、図
7(a)ないし(d)に示す。図7(a)ないし(d)
は、それぞれ上記第1ないし第4の実施例の形状を有す
るストレージノード11に、その周辺を囲む側壁を設け
たものに対応している。
7に基づいて説明する。本実施例においては、ワード線
4およびビット線15の配列ピッチ、ビット線コンタク
ト16およびストレージノードコンタクト17の配置、
活性領域2aの配置などについては、上記第1ないし第
4の実施例と同様である。本実施例が上記各実施例と異
なるのは、各ストレージノード11の周辺を囲んで上方
に延びる側壁を設けた点である。その側壁の形状を、図
7(a)ないし(d)に示す。図7(a)ないし(d)
は、それぞれ上記第1ないし第4の実施例の形状を有す
るストレージノード11に、その周辺を囲む側壁を設け
たものに対応している。
【0042】本実施例によれば、ストレージノード11
にその周囲を囲む側壁を有することにより、単位メモリ
セル当たりの表面積を変えることなく、ストレージノー
ド11の平面積を大きくすることができる。その結果、
ストレージノード11とセルプレート13との対向面積
を大きくすることができ、キャパシタの容量を増加する
ことができる。
にその周囲を囲む側壁を有することにより、単位メモリ
セル当たりの表面積を変えることなく、ストレージノー
ド11の平面積を大きくすることができる。その結果、
ストレージノード11とセルプレート13との対向面積
を大きくすることができ、キャパシタの容量を増加する
ことができる。
【0043】次に、本発明の第6の実施例について、図
8に基づいて説明する。本実施例が上記第5の実施例と
異なるのは、各ストレージノード11において、上記第
5の実施例における側壁の内側に、その側壁とほぼ相似
でかつ同心状の一重に取囲む側壁をさらに設けた点であ
る。図8(a)〜(d)は、それぞれ上記第1ないし第
4の実施例のストレージノード11の形状に対応する本
実施例の対応を示している。
8に基づいて説明する。本実施例が上記第5の実施例と
異なるのは、各ストレージノード11において、上記第
5の実施例における側壁の内側に、その側壁とほぼ相似
でかつ同心状の一重に取囲む側壁をさらに設けた点であ
る。図8(a)〜(d)は、それぞれ上記第1ないし第
4の実施例のストレージノード11の形状に対応する本
実施例の対応を示している。
【0044】本実施例によれば、ストレージノード11
が二重の側壁を有することにより、上記第5の実施例に
比べてさらにストレージノード11の平面積を、単位当
たりのメモリセルの表面積を変えることなく増加させる
ことができる。その結果、ストレージノード11とセル
プレート13との対向面積がさらに大きくなり、キャパ
シタ容量をさらに増加させることができる。
が二重の側壁を有することにより、上記第5の実施例に
比べてさらにストレージノード11の平面積を、単位当
たりのメモリセルの表面積を変えることなく増加させる
ことができる。その結果、ストレージノード11とセル
プレート13との対向面積がさらに大きくなり、キャパ
シタ容量をさらに増加させることができる。
【0045】
【発明の効果】以上説明したように本発明によれば、ビ
ット線の配列ピッチをワード線の配列ピッチよりも大き
くし、ビット線およびワード線に囲まれた矩形領域に、
ストレージノードコンタクトを、互いに隣合うストレー
ジノードコンタクト同士の中心間距離と、ビット線コン
タクトとそれに隣接するストレージノードコンタクトと
の中心間距離との両方が、ワード線ピッチよりも大きく
なるように配置することにより、単位メモリセル当たり
の面積を増加させるとともに、メモリセル間の分離能力
を向上することができる。
ット線の配列ピッチをワード線の配列ピッチよりも大き
くし、ビット線およびワード線に囲まれた矩形領域に、
ストレージノードコンタクトを、互いに隣合うストレー
ジノードコンタクト同士の中心間距離と、ビット線コン
タクトとそれに隣接するストレージノードコンタクトと
の中心間距離との両方が、ワード線ピッチよりも大きく
なるように配置することにより、単位メモリセル当たり
の面積を増加させるとともに、メモリセル間の分離能力
を向上することができる。
【0046】また、各ストレージノードの平面形状が、
ストレージノードコンタクトの上方において大きな幅と
し、他の部分を小さくするとともに、隣合うストレージ
ノードの平面形状が互いに上下逆方向に向くように配列
することにより、キャパシタ容量を減少させることな
く、ストレージノードとストレージノードコンタクトと
の重ね合せマージンを拡大することができ、さらにビッ
ト線とストレージノードコンタクトとのショートの発生
が防止される。その結果、製造工程にける歩留りの向上
を実現するとともに信頼性の高いDRAMのメモリセル
構造を提供することが可能となる。
ストレージノードコンタクトの上方において大きな幅と
し、他の部分を小さくするとともに、隣合うストレージ
ノードの平面形状が互いに上下逆方向に向くように配列
することにより、キャパシタ容量を減少させることな
く、ストレージノードとストレージノードコンタクトと
の重ね合せマージンを拡大することができ、さらにビッ
ト線とストレージノードコンタクトとのショートの発生
が防止される。その結果、製造工程にける歩留りの向上
を実現するとともに信頼性の高いDRAMのメモリセル
構造を提供することが可能となる。
【図1】(a)は本発明の第1の実施例の半導体記憶装
置の平面レイアウト図、(b)はコンタクト中心間距離
を示すために(a)の一部を抜き出して示す図である。
置の平面レイアウト図、(b)はコンタクト中心間距離
を示すために(a)の一部を抜き出して示す図である。
【図2】図1のII−II断面を示す図である。
【図3】図1のIII−III断面を示す図である。
【図4】本発明の第2の実施例の半導体記憶装置の平面
レイアウト図である。
レイアウト図である。
【図5】本発明の第3の実施例の半導体記憶装置の平面
レイアウト図である。
レイアウト図である。
【図6】本発明の第4の実施例の半導体記憶装置の平面
レイアウト図である。
レイアウト図である。
【図7】本発明の第5の実施例の半導体記憶装置におけ
る、ストレージノードの側壁の4つの態様を示す斜視図
である。
る、ストレージノードの側壁の4つの態様を示す斜視図
である。
【図8】本発明の第6の実施例の半導体記憶装置におけ
る、ストレージノードの側壁の4つの態様を示す斜視図
である。
る、ストレージノードの側壁の4つの態様を示す斜視図
である。
【図9】従来の一般的なスタックト型メモリセルを有す
るDRAMの平面レイアウト図である。
るDRAMの平面レイアウト図である。
【図10】図9のX−X断面を示す図である。
【図11】図9のXI−XI断面を示す図である。
【図12】従来の、ストレージノードよりも下側にビッ
ト線を設けたスタックト型メモリセルを有するDRAM
の平面レイアウト図である。
ト線を設けたスタックト型メモリセルを有するDRAM
の平面レイアウト図である。
【図13】図12のXIII−XIII断面を示す図で
ある。
ある。
【図14】従来の、ストレージノードよりも下側にビッ
ト線を設けたメモリセルを有するDRAMの他の例を示
す平面レイアウト図である。
ト線を設けたメモリセルを有するDRAMの他の例を示
す平面レイアウト図である。
【図15】ワード線配列ピッチとビット線配列ピッチと
の比を2:3とし、ワード線とビット線とで囲まれる矩
形領域の各々にストレージノードコンタクトを1個ずつ
配して従来のDRAMを示す平面レイアウト図である。
の比を2:3とし、ワード線とビット線とで囲まれる矩
形領域の各々にストレージノードコンタクトを1個ずつ
配して従来のDRAMを示す平面レイアウト図である。
1 基板 2 フィールド分離膜 2a 活性領域 4 ワード線 6 ソース/ドレイン領域 11 ストレージノード(下部電極) 15 ビット線 16 ビット線コンタクト 17 ストレージノードコンタクト(下部電極コンタク
ト)
ト)
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 7210−4M H01L 27/10 325 P
Claims (6)
- 【請求項1】 互いに略平行に配された複数のワード線
と、 このワード線に略直交し、かつ互いに略平行に配され複
数のビット線と、 それぞれ1つのトランジスタと1つのキャパシタとを含
む複数のメモリセルとを備え、 前記各メモリセルの前記キャパシタの下部電極を前記ビ
ット線の上方に配置した構造を有する半導体記憶装置で
あって、 前記ビット線の配列ピッチが前記ワード線の配列ピッチ
よりも大きくなるように配列され、前記ワード線と前記
ビット線とで囲まれる矩形領域の各々に、ビット線コン
タクトが1個ずつ配されるとともに、 隣合う前記キャパシタの前記下部電極の下部電極コンタ
クト同士の中心間距離と、各前記ビット線コンタクトと
該ビット線コンタクトに隣接する前記下部電極コンタク
トとの中心間距離とのいずれもが、前記ワード線の配列
ピッチよりも大きくなるように配置されたことを特徴と
する半導体記憶装置。 - 【請求項2】 前記下部電極コンタクトが前記各ビット
線コンタクトを中心とする正六角形の各頂点に位置する
ように配置されたことを特徴とする請求項1記載の半導
体記憶装置。 - 【請求項3】 前記キャパシタの前記下部電極が、前記
ビット線と前記ワード線とで囲まれる前記矩形領域に沿
う周辺を有する、前記ワード線が延びる方向に長くかつ
前記ビット線が延びる方向に短い辺を有する矩形の平面
形状を有することを特徴とする請求項1記載の半導体記
憶装置。 - 【請求項4】 前記キャパシタの前記下部電極コンタク
トが、前記ビット線と前記ワード線とで囲まれた矩形領
域内においてその一方の短辺側寄りに配されており、 前記キャパシタの前記下部電極の平面形状が、前記下部
電極コンタクトに近い側の半分において、その他の半分
よりも広い幅を有し、隣合う前記下部電極が上下逆方向
を向くように配置されていることを特徴とする、請求項
1記載の半導体記憶装置。 - 【請求項5】 前記キャパシタの前記下部電極の平面形
状が略円形であることを特徴とする請求項1記載の半導
体記憶装置。 - 【請求項6】 前記キャパシタの前記下部電極が、その
周辺において筒状に上方へ延びる側壁を有することを特
徴とする、請求項5ないし8のいずれかに記載の半導体
記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21586993A JP3368002B2 (ja) | 1993-08-31 | 1993-08-31 | 半導体記憶装置 |
KR1019940019934A KR0162516B1 (ko) | 1993-08-31 | 1994-08-12 | 반도체 기억장치 |
US08/292,303 US5442212A (en) | 1993-08-31 | 1994-08-18 | Semiconductor memory device |
DE4430804A DE4430804C2 (de) | 1993-08-31 | 1994-08-30 | Halbleiterspeichereinrichtung mit Wortleitungen und Bitleitungen |
US08/746,806 US5691551A (en) | 1993-08-31 | 1996-11-18 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21586993A JP3368002B2 (ja) | 1993-08-31 | 1993-08-31 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0766299A true JPH0766299A (ja) | 1995-03-10 |
JP3368002B2 JP3368002B2 (ja) | 2003-01-20 |
Family
ID=16679617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21586993A Expired - Fee Related JP3368002B2 (ja) | 1993-08-31 | 1993-08-31 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5442212A (ja) |
JP (1) | JP3368002B2 (ja) |
KR (1) | KR0162516B1 (ja) |
DE (1) | DE4430804C2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000006493A (ko) * | 1998-06-26 | 2000-01-25 | 윌리엄 비. 켐플러 | Dram용스토리지노드에대한릴랙스레이아웃 |
US6621110B1 (en) | 1999-06-14 | 2003-09-16 | Hitachi, Ltd. | Semiconductor intergrated circuit device and a method of manufacture thereof |
CN100433947C (zh) * | 2003-04-25 | 2008-11-12 | 乐金电子(天津)电器有限公司 | 家电产品用线路板的构造 |
JP2008277826A (ja) * | 2007-04-27 | 2008-11-13 | Samsung Electronics Co Ltd | 半導体集積回路装置およびその製造方法 |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3241106B2 (ja) * | 1992-07-17 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置及びその製造方法 |
JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
JP3304635B2 (ja) | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
US6329139B1 (en) | 1995-04-25 | 2001-12-11 | Discovery Partners International | Automated sorting system for matrices with memory |
US6331273B1 (en) | 1995-04-25 | 2001-12-18 | Discovery Partners International | Remotely programmable matrices with memories |
US6017496A (en) | 1995-06-07 | 2000-01-25 | Irori | Matrices with memories and uses thereof |
US6416714B1 (en) | 1995-04-25 | 2002-07-09 | Discovery Partners International, Inc. | Remotely programmable matrices with memories |
US5874214A (en) | 1995-04-25 | 1999-02-23 | Irori | Remotely programmable matrices with memories |
US5751629A (en) | 1995-04-25 | 1998-05-12 | Irori | Remotely programmable matrices with memories |
EP0788164A1 (en) * | 1996-02-02 | 1997-08-06 | United Memories, Inc. | Memory cell configuration for increased capacitor area |
FR2749434B1 (fr) * | 1996-05-31 | 1998-09-04 | Dolphin Integration Sa | Matrice de memoire rom compacte |
KR100239404B1 (ko) * | 1996-07-31 | 2000-01-15 | 김영환 | 디램(dram) 및 그의 셀 어레이방법 |
TW297948B (en) * | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
US5998256A (en) | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
JP3006548B2 (ja) * | 1997-06-23 | 2000-02-07 | 日本電気株式会社 | Mos型半導体読み出し専用メモリ装置 |
US6027860A (en) * | 1997-08-13 | 2000-02-22 | Micron Technology, Inc. | Method for forming a structure using redeposition of etchable layer |
US6590250B2 (en) * | 1997-11-25 | 2003-07-08 | Micron Technology, Inc. | DRAM capacitor array and integrated device array of substantially identically shaped devices |
US6166408A (en) * | 1997-12-31 | 2000-12-26 | Texas Instruments Incorporated | Hexagonally symmetric integrated circuit cell |
US6369432B1 (en) | 1998-02-23 | 2002-04-09 | Micron Technology, Inc. | Enhanced capacitor shape |
JP3913927B2 (ja) * | 1999-04-19 | 2007-05-09 | 富士通株式会社 | 半導体集積回路装置 |
KR100355231B1 (ko) | 2000-02-15 | 2002-10-11 | 삼성전자 주식회사 | 반도체 메모리 소자 개구부 제조용 포토마스크, 이를 사용한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자 |
US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
JP2003152105A (ja) * | 2001-11-15 | 2003-05-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP4539007B2 (ja) * | 2002-05-09 | 2010-09-08 | 日本電気株式会社 | 半導体記憶装置 |
JP3660650B2 (ja) * | 2002-06-13 | 2005-06-15 | 株式会社東芝 | 半導体装置の製造方法 |
KR100502410B1 (ko) | 2002-07-08 | 2005-07-19 | 삼성전자주식회사 | 디램 셀들 |
US7084446B2 (en) * | 2003-08-25 | 2006-08-01 | Intel Corporation | Polymer memory having a ferroelectric polymer memory material with cell sizes that are asymmetric |
KR100558005B1 (ko) * | 2003-11-17 | 2006-03-06 | 삼성전자주식회사 | 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들 |
KR100574981B1 (ko) * | 2004-05-31 | 2006-05-02 | 삼성전자주식회사 | 트랜지스터의 리세스 채널을 위한 트렌치를 형성하는 방법및 이를 위한 레이아웃 |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US20060202250A1 (en) * | 2005-03-10 | 2006-09-14 | Thomas Hecht | Storage capacitor, array of storage capacitors and memory cell array |
US7804126B2 (en) * | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
US20090127608A1 (en) * | 2007-11-20 | 2009-05-21 | Rolf Weis | Integrated circuit and method of manufacturing an integrated circuit |
TWI358818B (en) | 2008-03-27 | 2012-02-21 | Inotera Memories Inc | Memory device and fabrication thereof |
KR101442175B1 (ko) * | 2008-05-23 | 2014-09-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법 |
JP2010129972A (ja) * | 2008-12-01 | 2010-06-10 | Elpida Memory Inc | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5194752A (en) * | 1989-05-23 | 1993-03-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2508288B2 (ja) * | 1989-08-30 | 1996-06-19 | 三菱電機株式会社 | 半導体記憶装置 |
JPH088341B2 (ja) * | 1989-10-06 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
EP0449422B1 (en) * | 1990-02-26 | 1997-06-18 | Nec Corporation | Semiconductor memory device |
JPH04279055A (ja) * | 1991-01-08 | 1992-10-05 | Nec Corp | 半導体メモリ |
JP3511267B2 (ja) * | 1991-07-22 | 2004-03-29 | シャープ株式会社 | 半導体dram素子 |
-
1993
- 1993-08-31 JP JP21586993A patent/JP3368002B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-12 KR KR1019940019934A patent/KR0162516B1/ko not_active IP Right Cessation
- 1994-08-18 US US08/292,303 patent/US5442212A/en not_active Expired - Fee Related
- 1994-08-30 DE DE4430804A patent/DE4430804C2/de not_active Expired - Fee Related
-
1996
- 1996-11-18 US US08/746,806 patent/US5691551A/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000006493A (ko) * | 1998-06-26 | 2000-01-25 | 윌리엄 비. 켐플러 | Dram용스토리지노드에대한릴랙스레이아웃 |
US6621110B1 (en) | 1999-06-14 | 2003-09-16 | Hitachi, Ltd. | Semiconductor intergrated circuit device and a method of manufacture thereof |
US6809364B2 (en) | 1999-06-14 | 2004-10-26 | Hitachi, Ltd. | Semiconductor integrated circuit device and a method of manufacture thereof |
CN100433947C (zh) * | 2003-04-25 | 2008-11-12 | 乐金电子(天津)电器有限公司 | 家电产品用线路板的构造 |
JP2008277826A (ja) * | 2007-04-27 | 2008-11-13 | Samsung Electronics Co Ltd | 半導体集積回路装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
DE4430804C2 (de) | 1997-12-11 |
US5442212A (en) | 1995-08-15 |
KR0162516B1 (ko) | 1998-12-01 |
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US5691551A (en) | 1997-11-25 |
DE4430804A1 (de) | 1995-03-02 |
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