JPH0817942A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0817942A JPH0817942A JP6170474A JP17047494A JPH0817942A JP H0817942 A JPH0817942 A JP H0817942A JP 6170474 A JP6170474 A JP 6170474A JP 17047494 A JP17047494 A JP 17047494A JP H0817942 A JPH0817942 A JP H0817942A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 230000010354 integration Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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-
- G—PHYSICS
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 １メモリセル当たりの面積を縮小して高集積
化を図る。 【構成】 素子領域１は、横方向には直線的に配列され
るが、縦方向には各段毎に１ワード線ピッチずつずれて
形成される。１つの素子領域１上には２本のワード線２
が通過しており、その中央部には２つのメモリセルに共
通に作用する第１コンタクト孔４が設けられている。ビ
ット線３は、素子領域１の中央部でこれと直角に交差す
るとともに素子領域間ではワード線２と直交するように
形成され、かつ、全体として見るとワード線２に対し斜
め方向に延在している。
化を図る。 【構成】 素子領域１は、横方向には直線的に配列され
るが、縦方向には各段毎に１ワード線ピッチずつずれて
形成される。１つの素子領域１上には２本のワード線２
が通過しており、その中央部には２つのメモリセルに共
通に作用する第１コンタクト孔４が設けられている。ビ
ット線３は、素子領域１の中央部でこれと直角に交差す
るとともに素子領域間ではワード線２と直交するように
形成され、かつ、全体として見るとワード線２に対し斜
め方向に延在している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、高密度集積化に適したメモリセルの配置構造
に関するものである。
し、特に、高密度集積化に適したメモリセルの配置構造
に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置は情報機器の目覚
ましい普及により、その需要が急激に拡大している。さ
らに機能的にはより大規模な記憶容量を有するものが要
求されるようになってきており、これにともない、高集
積化に関する技術開発が進められている。半導体記憶装
置のうち、書き換えおよびランダムアクセスが可能な半
導体記憶装置としては、ダイナミック型のものが大規模
化の点および価格面で有利であることから多用されてい
る。このダイナミック型メモリでは、メモリセルを、電
荷を蓄積する１個のキャパシタと、このキャパシタへの
電荷の流入・流出を制御する１個のトランジスタとによ
って構成するいわゆる１トランジスタ・１キャパシタ型
のものが現在では主流となっている。この１トランジス
タ・１キャパシタ型メモリにおいては、各メモリセルに
は、１本のワード線と１本のビット線が接続される。
ましい普及により、その需要が急激に拡大している。さ
らに機能的にはより大規模な記憶容量を有するものが要
求されるようになってきており、これにともない、高集
積化に関する技術開発が進められている。半導体記憶装
置のうち、書き換えおよびランダムアクセスが可能な半
導体記憶装置としては、ダイナミック型のものが大規模
化の点および価格面で有利であることから多用されてい
る。このダイナミック型メモリでは、メモリセルを、電
荷を蓄積する１個のキャパシタと、このキャパシタへの
電荷の流入・流出を制御する１個のトランジスタとによ
って構成するいわゆる１トランジスタ・１キャパシタ型
のものが現在では主流となっている。この１トランジス
タ・１キャパシタ型メモリにおいては、各メモリセルに
は、１本のワード線と１本のビット線が接続される。
【０００３】図７（ａ）は、特開平４−２７９０５５号
公報にて提案された、この種ダイナミック型記憶装置の
概略の構成を示す平面図である。分かりやすくするため
にビット線の一部を除外して描いてある。図７（ａ）に
おいて、１は、３つのソース・ドレイン領域と２つのチ
ャネル領域を有する素子領域、２はワード線、３はビッ
ト線、４は、素子領域１とビット線とを接続するための
第１のコンタクト孔、１ａは、素子領域１のビット線と
重ならない部分である。
公報にて提案された、この種ダイナミック型記憶装置の
概略の構成を示す平面図である。分かりやすくするため
にビット線の一部を除外して描いてある。図７（ａ）に
おいて、１は、３つのソース・ドレイン領域と２つのチ
ャネル領域を有する素子領域、２はワード線、３はビッ
ト線、４は、素子領域１とビット線とを接続するための
第１のコンタクト孔、１ａは、素子領域１のビット線と
重ならない部分である。
【０００４】図に示されるように、素子領域１は、ワー
ド線２に対して傾いており、またビット線３もワード線
２に対して傾いているが、その傾きの向きは素子領域と
は反対方向となっている。このように構成することにり
各素子領域にビット線を重ならない部分１ａを形成する
ことが可能となっている。したがって、ここにビット線
の上層に形成されたキャパシタの一端を接続することが
可能になる。素子領域１には、２本のワード線が交差し
ており、そしてその中央には第１コンタクト孔４が形成
されている。したがって、１個の素子領域毎に１つのコ
ンタクト孔を共通にして２つのメモリセルが構成される
ことなる。
ド線２に対して傾いており、またビット線３もワード線
２に対して傾いているが、その傾きの向きは素子領域と
は反対方向となっている。このように構成することにり
各素子領域にビット線を重ならない部分１ａを形成する
ことが可能となっている。したがって、ここにビット線
の上層に形成されたキャパシタの一端を接続することが
可能になる。素子領域１には、２本のワード線が交差し
ており、そしてその中央には第１コンタクト孔４が形成
されている。したがって、１個の素子領域毎に１つのコ
ンタクト孔を共通にして２つのメモリセルが構成される
ことなる。
【０００５】図中、Ｂで囲まれた領域が１メモリセルの
占める領域である。ここで、集積回路を形成する際の最
小寸法をｆとし、素子領域１、ワード線２、ビット線３
および素子分離領域の幅、およびコンタクト孔４の径が
すべてｆであるものとする。そして、マージンを０とし
た場合、Ｂの面積、すなわち１メモリセル当たりの面積
は次のように算出される。
占める領域である。ここで、集積回路を形成する際の最
小寸法をｆとし、素子領域１、ワード線２、ビット線３
および素子分離領域の幅、およびコンタクト孔４の径が
すべてｆであるものとする。そして、マージンを０とし
た場合、Ｂの面積、すなわち１メモリセル当たりの面積
は次のように算出される。
【０００６】素子領域１の幅方向の寸法は、素子領域１
の幅ｆにその上下の素子分離領域の幅ｆの半分ずつが加
わるので、２ｆとなる。また、図の横方向の寸法は、領
域Ｂの左より、ワード線の半分（ｆ／２）、ビット線と
重ならない部分（キャパシタ用コンタクト孔の形成領域
となる）（ｆ）、ワード線（ｆ）、第１コンタクト孔の
半分（ｆ／２）の合計の３ｆとなる。図７（ｂ）に示す
ように、領域Ｂによる平行四辺形の鋭角側の角度をθと
するとき、領域Ｂの面積Ｓは（１）式で与えられる。 Ｓ＝６ｆ2 ／ｓｉｎθ ・・・（１）
の幅ｆにその上下の素子分離領域の幅ｆの半分ずつが加
わるので、２ｆとなる。また、図の横方向の寸法は、領
域Ｂの左より、ワード線の半分（ｆ／２）、ビット線と
重ならない部分（キャパシタ用コンタクト孔の形成領域
となる）（ｆ）、ワード線（ｆ）、第１コンタクト孔の
半分（ｆ／２）の合計の３ｆとなる。図７（ｂ）に示す
ように、領域Ｂによる平行四辺形の鋭角側の角度をθと
するとき、領域Ｂの面積Ｓは（１）式で与えられる。 Ｓ＝６ｆ2 ／ｓｉｎθ ・・・（１）
【０００７】また、ビット線と重ならない部分１ａが形
成されるための条件、すなわちキャパシタ用コンタクト
孔の形成領域が確保できるための条件は、（２）式で与
えられる。 ｃｏｓθ≧１／４ ・・・（２） いま、ｃｏｓθ＝１／４とするとき（このとき、θ≒７
５．５°となり集積度が最大になる）、 ｓｉｎθ＝√１５／４ となり、これを（１）式に代入することにより、 Ｓ≒６．２ｆ2 が得られる。すなわち、図７に示した半導体記憶装置で
は、素子領域とビット線が約２９°で交わったとき集積
度が最大となり、１メモリセル当たりの面積を６．２ｆ
2 まで縮小できる。
成されるための条件、すなわちキャパシタ用コンタクト
孔の形成領域が確保できるための条件は、（２）式で与
えられる。 ｃｏｓθ≧１／４ ・・・（２） いま、ｃｏｓθ＝１／４とするとき（このとき、θ≒７
５．５°となり集積度が最大になる）、 ｓｉｎθ＝√１５／４ となり、これを（１）式に代入することにより、 Ｓ≒６．２ｆ2 が得られる。すなわち、図７に示した半導体記憶装置で
は、素子領域とビット線が約２９°で交わったとき集積
度が最大となり、１メモリセル当たりの面積を６．２ｆ
2 まで縮小できる。
【０００８】
【発明が解決しようとする課題】ダイナミック型半導体
記憶装置の高集積化にともない、さらに１メモリセル当
たりの面積を縮小することが求められている。しかしな
がら、上述した従来例では、素子領域１上にビット線と
重ならない部分１ａを確保するために、素子領域とビッ
ト線のそれぞれをワード線に対して逆方向に傾けられて
いるため、１メモリセル当たりの面積は素子領域が斜め
となった分だけ大きくなり、最小寸法をｆとして６．２
ｆ2 となっている。
記憶装置の高集積化にともない、さらに１メモリセル当
たりの面積を縮小することが求められている。しかしな
がら、上述した従来例では、素子領域１上にビット線と
重ならない部分１ａを確保するために、素子領域とビッ
ト線のそれぞれをワード線に対して逆方向に傾けられて
いるため、１メモリセル当たりの面積は素子領域が斜め
となった分だけ大きくなり、最小寸法をｆとして６．２
ｆ2 となっている。
【０００９】素子領域上にビット線と重ならない部分を
確保できない場合には、記憶用のキャパシタをビット線
下に形成しなければならないことになるが、この場合に
は、第１コンタクト孔分のキャパシタ面積の縮小を余儀
なくされされるため、必要な容量値のキャパシタを形成
できないことになる。よって、本発明の解決すべき課題
は、素子領域上にビット線重ならない部分を確保しつ
つ、より一層のセル面積の縮小を果たすことである。
確保できない場合には、記憶用のキャパシタをビット線
下に形成しなければならないことになるが、この場合に
は、第１コンタクト孔分のキャパシタ面積の縮小を余儀
なくされされるため、必要な容量値のキャパシタを形成
できないことになる。よって、本発明の解決すべき課題
は、素子領域上にビット線重ならない部分を確保しつ
つ、より一層のセル面積の縮小を果たすことである。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、平行に配置された複数のワード線
と、前記ワード線と交差するように配置された複数の素
子領域と、複数のセンスアンプと、複数の素子領域と接
続され、一端がセンスアンプの入力端子に接続された複
数のビット線と、前記ビット線の上部に形成され、一端
が前記素子領域に接続された容量部と、を有し、前記素
子領域は前記ワード線と直角に交差しており、かつ、ビ
ット線はジグザグ形状をなしつつ全体としてワード線と
斜めに交差していることを特徴とする半導体記憶装置、
が提供される。
め、本発明によれば、平行に配置された複数のワード線
と、前記ワード線と交差するように配置された複数の素
子領域と、複数のセンスアンプと、複数の素子領域と接
続され、一端がセンスアンプの入力端子に接続された複
数のビット線と、前記ビット線の上部に形成され、一端
が前記素子領域に接続された容量部と、を有し、前記素
子領域は前記ワード線と直角に交差しており、かつ、ビ
ット線はジグザグ形状をなしつつ全体としてワード線と
斜めに交差していることを特徴とする半導体記憶装置、
が提供される。
【００１１】
【作用】上記構成を採る半導体記憶装置では、１メモリ
セル当たりの面積を、集積回路の最小寸法をｆとして、
６ｆ2 とほぼ限界に近いところまで縮小することがで
き、ダイナミック型の半導体記憶装置をさらに高集積化
することが可能になる。
セル当たりの面積を、集積回路の最小寸法をｆとして、
６ｆ2 とほぼ限界に近いところまで縮小することがで
き、ダイナミック型の半導体記憶装置をさらに高集積化
することが可能になる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
概略の平面図である。同図では、図を見やすくするため
に、情報記憶用のキャパシタやその上に形成される配線
の図示は省略され、またビット線の一部を除外して描か
れている。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
概略の平面図である。同図では、図を見やすくするため
に、情報記憶用のキャパシタやその上に形成される配線
の図示は省略され、またビット線の一部を除外して描か
れている。
【００１３】図１において、１は、３つのソース・ドレ
イン領域と２つのチャネル領域を有する素子領域、２
は、図において上下方向に延在するように平行に配置さ
れた、ゲート電極を兼ねるワード線、３はビット線、４
は、素子領域１とビット線３とを接続するための第１の
コンタクト孔、１ａは、素子領域１のビット線と重なら
ない部分である。
イン領域と２つのチャネル領域を有する素子領域、２
は、図において上下方向に延在するように平行に配置さ
れた、ゲート電極を兼ねるワード線、３はビット線、４
は、素子領域１とビット線３とを接続するための第１の
コンタクト孔、１ａは、素子領域１のビット線と重なら
ない部分である。
【００１４】同図に示されるように、素子領域１は、矩
形の平面形状をなしてワード線２と直交するように形成
されている。素子領域１は、横方向には直線的に配列さ
れるが、縦方向には各段毎に１ワード線ピッチずつずれ
て形成されている。１つの素子領域１毎に２つのメモリ
セルを構成するために、１つの素子領域１上には２本の
ワード線２が通過しており、その中央部には２つのメモ
リセルに共通に作用する第１コンタクト孔４が設けられ
ている。
形の平面形状をなしてワード線２と直交するように形成
されている。素子領域１は、横方向には直線的に配列さ
れるが、縦方向には各段毎に１ワード線ピッチずつずれ
て形成されている。１つの素子領域１毎に２つのメモリ
セルを構成するために、１つの素子領域１上には２本の
ワード線２が通過しており、その中央部には２つのメモ
リセルに共通に作用する第１コンタクト孔４が設けられ
ている。
【００１５】ビット線３は、ジグザグ形状をなしつつ全
体としてワード線２に対して斜めに交差している。すな
わち、ビット線３は、素子領域１の中央部でこれと直角
に交差するとともに素子領域間ではワード線２と直交す
るようにされ、かつ、全体として斜め方向に延在してい
る。メモリセルアレイ部をこのように構成することによ
り、素子領域１の両側にビット線と重ならない部分１ａ
を形成することができるようになり、ここにビット線の
上層に形成される情報記憶用キャパシタの一端を接続す
るためのコンタクト孔（第２コンタクト孔）を形成する
ことができるようになる。
体としてワード線２に対して斜めに交差している。すな
わち、ビット線３は、素子領域１の中央部でこれと直角
に交差するとともに素子領域間ではワード線２と直交す
るようにされ、かつ、全体として斜め方向に延在してい
る。メモリセルアレイ部をこのように構成することによ
り、素子領域１の両側にビット線と重ならない部分１ａ
を形成することができるようになり、ここにビット線の
上層に形成される情報記憶用キャパシタの一端を接続す
るためのコンタクト孔（第２コンタクト孔）を形成する
ことができるようになる。
【００１６】図１において、１つのメモリセルの占める
領域がＡにて示されている。この領域Ａの面積は、次の
ように求められる。ここで、集積回路を形成する際の最
小寸法をｆとし、素子領域１、ワード線２、ビット線３
および素子分離領域の幅、およびコンタクト孔４の径が
すべてｆであるものとし、そして、マージンを０とす
る。
領域がＡにて示されている。この領域Ａの面積は、次の
ように求められる。ここで、集積回路を形成する際の最
小寸法をｆとし、素子領域１、ワード線２、ビット線３
および素子分離領域の幅、およびコンタクト孔４の径が
すべてｆであるものとし、そして、マージンを０とす
る。
【００１７】領域Ａの高さは、素子領域１の幅ｆにその
上下の素子分離領域分の幅ｆの半分ずつを加えたもので
あるので、２ｆとなる。また、領域Ａの幅は、領域Ａの
左より、ワード線の半分（ｆ／２）、ビット線と重なら
ない部分（キャパシタ用コンタクト孔の形成領域とな
る）（ｆ）、ワード線（ｆ）、第１コンタクト孔の半分
（ｆ／２）のそれぞれの寸法を合計したものであるので
３ｆとなる。よって、領域Ａの面積Ｓは、 Ｓ＝２ｆ×３ｆ＝６ｆ2 と求められる。
上下の素子分離領域分の幅ｆの半分ずつを加えたもので
あるので、２ｆとなる。また、領域Ａの幅は、領域Ａの
左より、ワード線の半分（ｆ／２）、ビット線と重なら
ない部分（キャパシタ用コンタクト孔の形成領域とな
る）（ｆ）、ワード線（ｆ）、第１コンタクト孔の半分
（ｆ／２）のそれぞれの寸法を合計したものであるので
３ｆとなる。よって、領域Ａの面積Ｓは、 Ｓ＝２ｆ×３ｆ＝６ｆ2 と求められる。
【００１８】図２は、本発明の第１の実施例のメモリセ
ルアレイ部の構成を示す回路図である。上下方向に走る
ワード線２に対し、ビット線３は斜めに交差しており、
ワード線２とビット線３との交差部にはそれぞれＭＯＳ
トランジスタ５およびキャパシタ６とからなるメモリセ
ルが接続されている。この記憶装置は、いわゆるオープ
ンビット線型をしており、各センスアンプ７の左右に
は、対をなすビット線３が配置されそれぞれそのセンス
アンプ７の入力端子に接続されている。
ルアレイ部の構成を示す回路図である。上下方向に走る
ワード線２に対し、ビット線３は斜めに交差しており、
ワード線２とビット線３との交差部にはそれぞれＭＯＳ
トランジスタ５およびキャパシタ６とからなるメモリセ
ルが接続されている。この記憶装置は、いわゆるオープ
ンビット線型をしており、各センスアンプ７の左右に
は、対をなすビット線３が配置されそれぞれそのセンス
アンプ７の入力端子に接続されている。
【００１９】図３（ａ）、（ｂ）、図４（ａ）、（ｂ）
は、本発明の第１の実施例のメモリセル部の製造工程を
順に示した工程断面図である。まず、ｐ型シリコン基板
１１上に選択酸化法により素子分離領域となるシリコン
酸化膜１２を形成して素子領域を分離し、続いて、素子
領域に熱酸化法によりゲート酸化膜１３を形成する〔図
３（ａ）〕。
は、本発明の第１の実施例のメモリセル部の製造工程を
順に示した工程断面図である。まず、ｐ型シリコン基板
１１上に選択酸化法により素子分離領域となるシリコン
酸化膜１２を形成して素子領域を分離し、続いて、素子
領域に熱酸化法によりゲート酸化膜１３を形成する〔図
３（ａ）〕。
【００２０】次に、ゲート酸化膜１３上にｎ型多結晶シ
リコンからなるワード線２を形成し、シリコン酸化膜１
２およびワード線２をマスクとしてｎ型不純物をイオン
注入してｎ型ソース・ドレイン領域１４ａ、１４ｂを形
成する。その後、全面にＣＶＤ法によりシリコン酸化膜
からなる第１層間絶縁膜１５を堆積する〔図３
（ｂ）〕。
リコンからなるワード線２を形成し、シリコン酸化膜１
２およびワード線２をマスクとしてｎ型不純物をイオン
注入してｎ型ソース・ドレイン領域１４ａ、１４ｂを形
成する。その後、全面にＣＶＤ法によりシリコン酸化膜
からなる第１層間絶縁膜１５を堆積する〔図３
（ｂ）〕。
【００２１】次に、フォトリソグラフィ法およびドライ
エッチング技術により第１層間絶縁膜１５を選択的にエ
ッチングして素子領域の中央部のｎ型ソース・ドレイン
領域１４ａ上に第１コンタクト孔４を形成する。その
後、第１コンタクト孔４内をｎ型多結晶シリコンで埋め
込み、続いて、第１層間絶縁膜１５上にタングステンシ
リサイド膜からなるビット線３を形成し、その上にＣＶ
Ｄ法によりシリコン酸化膜からなる第２層間絶縁膜１６
を堆積する〔図４（ａ）〕。ここで、ビット線３は、こ
の断面部分においてワード線２と同一の方向に形成され
ている（ビット線３は素子領域外に出たところで図の右
方向あるいは左方向に走るように形成される）。このよ
うに構成されているので、素子領域の左右のｎ型ソース
・ドレイン領域１４ｂはビット線３とは重ならない領域
として形成することができる。
エッチング技術により第１層間絶縁膜１５を選択的にエ
ッチングして素子領域の中央部のｎ型ソース・ドレイン
領域１４ａ上に第１コンタクト孔４を形成する。その
後、第１コンタクト孔４内をｎ型多結晶シリコンで埋め
込み、続いて、第１層間絶縁膜１５上にタングステンシ
リサイド膜からなるビット線３を形成し、その上にＣＶ
Ｄ法によりシリコン酸化膜からなる第２層間絶縁膜１６
を堆積する〔図４（ａ）〕。ここで、ビット線３は、こ
の断面部分においてワード線２と同一の方向に形成され
ている（ビット線３は素子領域外に出たところで図の右
方向あるいは左方向に走るように形成される）。このよ
うに構成されているので、素子領域の左右のｎ型ソース
・ドレイン領域１４ｂはビット線３とは重ならない領域
として形成することができる。
【００２２】次に、フォトリソグラフィ法およびドライ
エッチング技術により第２層間絶縁膜１６および第１層
間絶縁膜１５を選択的にエッチングして素子領域の左右
のｎ型ソース・ドレイン領域１４ｂ上に第２コンタクト
孔１７を開孔する。その後、第２コンタクト孔１７内を
ｎ型多結晶シリコンで埋め込み、キャパシタ下部電極１
８を形成する〔図４（ｂ）〕。その後、容量絶縁膜の形
成とキャパシタ上部電極の形成をへてキャパシタを完成
させ、さらに層間絶縁膜形成工程、金属配線形成工程を
経て本実施例の半導体記憶装置の製造工程が完了する。
エッチング技術により第２層間絶縁膜１６および第１層
間絶縁膜１５を選択的にエッチングして素子領域の左右
のｎ型ソース・ドレイン領域１４ｂ上に第２コンタクト
孔１７を開孔する。その後、第２コンタクト孔１７内を
ｎ型多結晶シリコンで埋め込み、キャパシタ下部電極１
８を形成する〔図４（ｂ）〕。その後、容量絶縁膜の形
成とキャパシタ上部電極の形成をへてキャパシタを完成
させ、さらに層間絶縁膜形成工程、金属配線形成工程を
経て本実施例の半導体記憶装置の製造工程が完了する。
【００２３】図５（ａ）は、本発明の適用された半導体
記憶装置のメモリセルアレイ部の状態を示す概略の平面
図である。同図において、１００はメモリセルアレイ領
域、２００はセンスアンプ領域、３００はメモリセル、
センスアンプ等が形成されていない非メモリ領域であ
る。本発明による半導体記憶装置では、ビット線がワー
ド線に対して斜め方向に走るため、同図に示されるよう
に、メモリセルアレイ領域１００は平行四辺形に形成さ
れ、その上下に非メモリ領域３００が発生することにな
る。
記憶装置のメモリセルアレイ部の状態を示す概略の平面
図である。同図において、１００はメモリセルアレイ領
域、２００はセンスアンプ領域、３００はメモリセル、
センスアンプ等が形成されていない非メモリ領域であ
る。本発明による半導体記憶装置では、ビット線がワー
ド線に対して斜め方向に走るため、同図に示されるよう
に、メモリセルアレイ領域１００は平行四辺形に形成さ
れ、その上下に非メモリ領域３００が発生することにな
る。
【００２４】この非メモリ領域３００は周辺回路等のた
めに用いることができるが、異形で使いにくい領域であ
るため、この領域を極力小さく抑えることが望ましい。
そこで、図５（ｂ）では、図５（ａ）のメモリセルアレ
イを２分割してビット線の向きを変えている。分割の数
を増やせば、非メモリ領域３００のワード線方向の幅は
小さくなるが、セルアレイ同士の隙間が増えるので、最
適分割数を選ぶようにすればよい。
めに用いることができるが、異形で使いにくい領域であ
るため、この領域を極力小さく抑えることが望ましい。
そこで、図５（ｂ）では、図５（ａ）のメモリセルアレ
イを２分割してビット線の向きを変えている。分割の数
を増やせば、非メモリ領域３００のワード線方向の幅は
小さくなるが、セルアレイ同士の隙間が増えるので、最
適分割数を選ぶようにすればよい。
【００２５】［第２の実施例］図６は、本発明の第２の
実施例の概略の平面図である。同図においても、図を見
やすくするために、情報記憶用のキャパシタやその上に
形成される配線の図示は省略され、またビット線の一部
が除外して描いてある。
実施例の概略の平面図である。同図においても、図を見
やすくするために、情報記憶用のキャパシタやその上に
形成される配線の図示は省略され、またビット線の一部
が除外して描いてある。
【００２６】第２の実施例において、素子領域１および
ワード線２は、図１に示した第１の実施例の場合と同様
に構成される。本実施例においては、ビット線３は素子
領域と接続される第１コンタクト孔４の部分で素子領域
１に対して斜めに交差している。このような構成を採る
ことにより、ビット線３が短くなりビット線抵抗が下が
るという利点が生じる。さらに、ビット線同士の間隔が
広がるので、ビット線間容量が小さくなり、ノイズに対
する抵抗性が高まる。
ワード線２は、図１に示した第１の実施例の場合と同様
に構成される。本実施例においては、ビット線３は素子
領域と接続される第１コンタクト孔４の部分で素子領域
１に対して斜めに交差している。このような構成を採る
ことにより、ビット線３が短くなりビット線抵抗が下が
るという利点が生じる。さらに、ビット線同士の間隔が
広がるので、ビット線間容量が小さくなり、ノイズに対
する抵抗性が高まる。
【００２７】本実施例においても、素子領域１にはそれ
ぞれビット線と重ならない部分１ａを形成することがで
き、ここにビット線上に作製されるキャパシタの下部電
極を接続するためのコンタクト孔を形成することができ
るようになる。また、本実施例においても１メモリセル
当たりの面積を６ｆ2 にまで縮小することができる。
ぞれビット線と重ならない部分１ａを形成することがで
き、ここにビット線上に作製されるキャパシタの下部電
極を接続するためのコンタクト孔を形成することができ
るようになる。また、本実施例においても１メモリセル
当たりの面積を６ｆ2 にまで縮小することができる。
【００２８】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、素子領域をワード線と直交するように設
け、ビット線をジグザグにかつワード線と斜めに交わる
ように設けたものであるので、１メモリセル当たりの面
積を、集積回路の最小寸法をｆとして、６ｆ2 とほぼ限
界に近いところまで縮小することができる。したがっ
て、本発明によれば、半導体記憶装置のより一層の高密
度化、高集積化を達成することができる。
体記憶装置は、素子領域をワード線と直交するように設
け、ビット線をジグザグにかつワード線と斜めに交わる
ように設けたものであるので、１メモリセル当たりの面
積を、集積回路の最小寸法をｆとして、６ｆ2 とほぼ限
界に近いところまで縮小することができる。したがっ
て、本発明によれば、半導体記憶装置のより一層の高密
度化、高集積化を達成することができる。
【図１】本発明の第１の実施例のメモリセルアレイ部の
概略の構成を示す平面図。
概略の構成を示す平面図。
【図２】本発明の第１の実施例のメモリセルアレイ部の
等価回路図。
等価回路図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程断面図の一部。
めの工程断面図の一部。
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３の工程に続く工程断面図の一部。
めの、図３の工程に続く工程断面図の一部。
【図５】本発明の第１の実施例のメモリセルアレイ領域
の配置状態を示す平面図。
の配置状態を示す平面図。
【図６】本発明の第２の実施例のメモリセルアレイ部の
概略の構成を示す平面図。
概略の構成を示す平面図。
【図７】従来例の平面図と１メモリセル当たりの面積を
算出するための説明図。
算出するための説明図。
１ 素子領域 １ａ ビット線と重ならない部分 ２ ワード線 ３ ビット線 ４ 第１コンタクト孔 ５ ＭＯＳトランジスタ ６ キャパシタ ７ センスアンプ １１ ｐ型シリコン基板 １２ シリコン酸化膜 １３ ゲート酸化膜 １４ａ、１４ｂ ｎ型ソース・ドレイン領域 １５ 第１層間絶縁膜 １６ 第２層間絶縁膜 １７ 第２コンタクト孔 １８ キャパシタ下部電極 １００ メモリセルアレイ領域 ２００ センスアンプ領域 ３００ 非メモリ領域
Claims (5)
- 【請求項１】 平行に配置された複数のワード線と、前
記ワード線と交差するように配置された複数の素子領域
と、複数のセンスアンプと、複数の素子領域と接続さ
れ、一端がセンスアンプの入力端子に接続された複数の
ビット線と、前記ビット線の上部に形成され、一端が前
記素子領域に接続された容量部と、を有する半導体記憶
装置において、 前記素子領域は前記ワード線と直角に交差しており、か
つ、ビット線はジグザグ形状をなしつつ全体としてワー
ド線と斜めに交差していることを特徴とする半導体記憶
装置。 - 【請求項２】 各ビット線は対をなしており、各対をな
すビット線同士は同一のセンスアンプの両側にそれぞれ
分かれて配置され、それぞれ当該センスアンプの異なる
入力端子に接続されていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記ビット線が前記ワード線および素子
領域を直角に横切っていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項４】 前記ビット線が前記ワード線を直角に、
前記素子領域を斜めに横切っていることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項５】 前記素子領域は横方向には直線的に配列
され、縦方向には１段毎に１ワード線ピッチずつずれて
配列されていることを特徴とする請求項１記載の半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170474A JP2638487B2 (ja) | 1994-06-30 | 1994-06-30 | 半導体記憶装置 |
| KR1019950019423A KR100195845B1 (ko) | 1994-06-30 | 1995-06-30 | 반도체 메모리 디바이스 |
| US08/909,782 US5802000A (en) | 1994-06-30 | 1997-08-12 | Highly integrated semiconductor device having stepwise bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170474A JP2638487B2 (ja) | 1994-06-30 | 1994-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817942A true JPH0817942A (ja) | 1996-01-19 |
| JP2638487B2 JP2638487B2 (ja) | 1997-08-06 |
Family
ID=15905621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170474A Expired - Fee Related JP2638487B2 (ja) | 1994-06-30 | 1994-06-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5802000A (ja) |
| JP (1) | JP2638487B2 (ja) |
| KR (1) | KR100195845B1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163299A (ja) * | 1997-09-29 | 1999-06-18 | Siemens Ag | 半導体メモリ |
| EP0989612A1 (de) * | 1998-09-24 | 2000-03-29 | Siemens Aktiengesellschaft | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
| WO2004023556A1 (de) * | 2002-09-05 | 2004-03-18 | Infineon Technologies Ag | Wort- und bitleitungsanordnung für einen finfet- halbleiterspeicher |
| JP2006108691A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体記憶素子及びその製造方法 |
| KR100734386B1 (ko) * | 2003-09-12 | 2007-07-04 | 혼다 기켄 고교 가부시키가이샤 | 배출 가스 정화 촉매와 그 제조 방법 및 차량용 배출 가스정화 촉매 장치 |
| JP2008091703A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
| US7608559B2 (en) | 2005-04-18 | 2009-10-27 | Toyota Jidosha Kabushiki Kaisha | Method for producing heat-resisting compound oxides |
| US7678733B2 (en) | 2005-04-18 | 2010-03-16 | Toyota Jidosha Kabushiki Kaisha | Method for producing heat-resisting compound oxides |
| US7758840B2 (en) | 2005-04-18 | 2010-07-20 | Toyota Jidosha Kabushiki Kaisha | Method for producing compound |
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| US7773412B2 (en) * | 2006-05-22 | 2010-08-10 | Micron Technology, Inc. | Method and apparatus for providing a non-volatile memory with reduced cell capacitive coupling |
| US7589019B2 (en) | 2006-05-31 | 2009-09-15 | Infineon Technologies, Ag | Memory cell array and method of forming a memory cell array |
| US8513773B2 (en) | 2011-02-02 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Capacitor and semiconductor device including dielectric and N-type semiconductor |
| TWI520273B (zh) | 2011-02-02 | 2016-02-01 | 半導體能源研究所股份有限公司 | 半導體儲存裝置 |
| US8743591B2 (en) | 2011-04-26 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
| US9443844B2 (en) | 2011-05-10 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Gain cell semiconductor memory device and driving method thereof |
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-
1994
- 1994-06-30 JP JP6170474A patent/JP2638487B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-30 KR KR1019950019423A patent/KR100195845B1/ko not_active IP Right Cessation
-
1997
- 1997-08-12 US US08/909,782 patent/US5802000A/en not_active Expired - Fee Related
Patent Citations (1)
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| US7608559B2 (en) | 2005-04-18 | 2009-10-27 | Toyota Jidosha Kabushiki Kaisha | Method for producing heat-resisting compound oxides |
| US7678733B2 (en) | 2005-04-18 | 2010-03-16 | Toyota Jidosha Kabushiki Kaisha | Method for producing heat-resisting compound oxides |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2638487B2 (ja) | 1997-08-06 |
| KR960002349A (ko) | 1996-01-26 |
| US5802000A (en) | 1998-09-01 |
| KR100195845B1 (ko) | 1999-06-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |