JP2806676B2 - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
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- JP2806676B2 JP2806676B2 JP4031894A JP3189492A JP2806676B2 JP 2806676 B2 JP2806676 B2 JP 2806676B2 JP 4031894 A JP4031894 A JP 4031894A JP 3189492 A JP3189492 A JP 3189492A JP 2806676 B2 JP2806676 B2 JP 2806676B2
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- capacitor
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Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に関し、より詳細には変位配
置されてなるダイナミックランダムアクセスメモリに関
する。
クセスメモリ（ＤＲＡＭ）に関し、より詳細には変位配
置されてなるダイナミックランダムアクセスメモリに関
する。
【０００２】
【従来の技術】従来より、２つのトランジストと１つの
キャパシタとから構成されたＤＲＡＭは、図５に示した
ように、半導体基板上に活性領域２１が所定ピッチでＸ
軸方向に配設されて活性領域列を構成している。そして
この活性領域列は２列おきに１／２ピッチずつＸ軸方向
にずれて、複数列配設されている。また、これら活性領
域２１にほぼ直行するように、複数のワードラインが形
成されている。
キャパシタとから構成されたＤＲＡＭは、図５に示した
ように、半導体基板上に活性領域２１が所定ピッチでＸ
軸方向に配設されて活性領域列を構成している。そして
この活性領域列は２列おきに１／２ピッチずつＸ軸方向
にずれて、複数列配設されている。また、これら活性領
域２１にほぼ直行するように、複数のワードラインが形
成されている。
【０００３】活性領域２１には、ワードラインと直行す
る２つの部分にトランジスタが２つ形成されており、さ
らにこれら２つのトランジスタが共有するビットライン
コンタクト２２が形成されている。また、各活性領域２
１の一方に形成されたトランジスタは、その活性領域と
Ｙ軸方向に隣接して配設された活性領域２１に形成され
た一方のトランジスタと、これら２つのトランジスタの
上方に形成されたキャパシタ２３を介して接続されて構
成されている。
る２つの部分にトランジスタが２つ形成されており、さ
らにこれら２つのトランジスタが共有するビットライン
コンタクト２２が形成されている。また、各活性領域２
１の一方に形成されたトランジスタは、その活性領域と
Ｙ軸方向に隣接して配設された活性領域２１に形成され
た一方のトランジスタと、これら２つのトランジスタの
上方に形成されたキャパシタ２３を介して接続されて構
成されている。
【０００４】
【発明が解決しようとする課題】上記のＤＲＡＭによれ
ば、ワードライン２０とワードライン２０との間に形成
されたビットラインコンタクト２２と、２つのトランジ
スタ上方に配設されたキャパシタ２３との配置密度に偏
りが形成されることとなる。つまり、ビットラインコン
タクト２２が形成されるカラムとキャパシタ２３が配設
されるカラムとが、Ｘ軸方向に交互に配置された状態と
なるため、ビットラインコンタクト２２が形成されてい
るカラムには、ビットラインコンタクト２２とビットラ
インコンタクト２２との間の間隔的な余裕があるのに対
し、キャパシタ２３が形成されているカラムには、キャ
パシタ２３とキャパシタ２３との間に間隔的な余裕がな
いという課題があった。
ば、ワードライン２０とワードライン２０との間に形成
されたビットラインコンタクト２２と、２つのトランジ
スタ上方に配設されたキャパシタ２３との配置密度に偏
りが形成されることとなる。つまり、ビットラインコン
タクト２２が形成されるカラムとキャパシタ２３が配設
されるカラムとが、Ｘ軸方向に交互に配置された状態と
なるため、ビットラインコンタクト２２が形成されてい
るカラムには、ビットラインコンタクト２２とビットラ
インコンタクト２２との間の間隔的な余裕があるのに対
し、キャパシタ２３が形成されているカラムには、キャ
パシタ２３とキャパシタ２３との間に間隔的な余裕がな
いという課題があった。
【０００５】本発明はこのような問題を鑑みなされたも
のであり、ビットラインコンタクトとキャパシタとの配
置密度の偏りを解消することができるＤＲＡＭを提供す
ることを目的としている。
のであり、ビットラインコンタクトとキャパシタとの配
置密度の偏りを解消することができるＤＲＡＭを提供す
ることを目的としている。
【０００６】
【課題を解決するための手段】上記記載の問題を解決す
るために本発明によれば、半導体基板上のＸ軸方向に所
定ピッチで並設された複数の活性領域からなる活性領域
列が、Ｘ軸方向に１／３ピッチずつずれてＹ軸方向に複
数列配設され、かつ前記活性領域にほぼ直行するように
複数のワードラインが形成されて構成されており、前記
活性領域には、前記ワードラインと直行する２領域にト
ランジスタが２つ形成され、さらにこれらトランジスタ
が共有するビットラインコンタクトとが形成されてお
り、前記活性領域に形成された一方の前記トランジスタ
がＹ軸方向に最も近接して配置されたトランジスタと、
これら２つのトランジスタの上方であってＸ−Ｙ軸方向
に対して対角線上に架設されたキャパシタを介して接続
されて構成されるＤＲＡＭが提供される。
るために本発明によれば、半導体基板上のＸ軸方向に所
定ピッチで並設された複数の活性領域からなる活性領域
列が、Ｘ軸方向に１／３ピッチずつずれてＹ軸方向に複
数列配設され、かつ前記活性領域にほぼ直行するように
複数のワードラインが形成されて構成されており、前記
活性領域には、前記ワードラインと直行する２領域にト
ランジスタが２つ形成され、さらにこれらトランジスタ
が共有するビットラインコンタクトとが形成されてお
り、前記活性領域に形成された一方の前記トランジスタ
がＹ軸方向に最も近接して配置されたトランジスタと、
これら２つのトランジスタの上方であってＸ−Ｙ軸方向
に対して対角線上に架設されたキャパシタを介して接続
されて構成されるＤＲＡＭが提供される。
【０００７】本発明における活性領域列はＸ軸方向に１
／３ピッチずつずれてＹ軸方向に複数列配設されてお
り、Ｙ軸方向に３周期で繰り返されたレイアウトで高集
積化されるものである。本発明において、活性領域上に
形成されるトランジスタは、ゲート絶縁膜として１００
〜１５０Å程度のＳｉＯ2 膜を介して形成されており、
ワードラインとなるゲート電極としてはポリシリコンが
好ましく、その膜厚は１５００〜２５００Å程度が好ま
しい。
／３ピッチずつずれてＹ軸方向に複数列配設されてお
り、Ｙ軸方向に３周期で繰り返されたレイアウトで高集
積化されるものである。本発明において、活性領域上に
形成されるトランジスタは、ゲート絶縁膜として１００
〜１５０Å程度のＳｉＯ2 膜を介して形成されており、
ワードラインとなるゲート電極としてはポリシリコンが
好ましく、その膜厚は１５００〜２５００Å程度が好ま
しい。
【０００８】また、２つのトランジスタの上方であって
Ｘ−Ｙ軸方向に対して対角線上に架設されたキャパシタ
の下部電極及び上部電極はポリシリコン、タングステン
等で形成されるのが好ましく、それら電極の厚みは１５
００〜４０００Å、５００〜１５００Åが好ましい。さ
らに、キャパシタ絶縁膜としては強誘電体膜、常誘電体
膜等を用いることができるが、好ましくはＳｉ3 Ｎ4 ／
ＳｉＯ2 膜で、その厚みはＳｉＯ2 換算で４０〜６０Å
程度相当が好ましい。
Ｘ−Ｙ軸方向に対して対角線上に架設されたキャパシタ
の下部電極及び上部電極はポリシリコン、タングステン
等で形成されるのが好ましく、それら電極の厚みは１５
００〜４０００Å、５００〜１５００Åが好ましい。さ
らに、キャパシタ絶縁膜としては強誘電体膜、常誘電体
膜等を用いることができるが、好ましくはＳｉ3 Ｎ4 ／
ＳｉＯ2 膜で、その厚みはＳｉＯ2 換算で４０〜６０Å
程度相当が好ましい。
【０００９】さらに、トランジスタとキャパシタとの接
続のための局所配線接続穴、及びビットラインコンタク
トを形成するためのスルーホールは同時に形成してもよ
く、局所配線接続穴を形成し、局所配線を接続させたの
ち、ビットラインコンタクトを形成するためのスルーホ
ールを形成してビットラインを配線してもよい。局所配
線はポリシリコン、タングステン等により形成すること
ができ、その膜厚は５００〜１５００Åが好ましく、ビ
ットラインは予めビットラインコンタクトパッドを形成
した上に、ポリシリコン、ＴｉＷ、ＴｉＮ、タングステ
ン等を１０００〜５０００Å程度積層させて形成するこ
とができる。
続のための局所配線接続穴、及びビットラインコンタク
トを形成するためのスルーホールは同時に形成してもよ
く、局所配線接続穴を形成し、局所配線を接続させたの
ち、ビットラインコンタクトを形成するためのスルーホ
ールを形成してビットラインを配線してもよい。局所配
線はポリシリコン、タングステン等により形成すること
ができ、その膜厚は５００〜１５００Åが好ましく、ビ
ットラインは予めビットラインコンタクトパッドを形成
した上に、ポリシリコン、ＴｉＷ、ＴｉＮ、タングステ
ン等を１０００〜５０００Å程度積層させて形成するこ
とができる。
【００１０】
【作用】上記した構成によれば、ワードラインとワード
ラインとの間に形成されたビットラインコンタクトと、
２つのトランジスタ上方に配設されたキャパシタとのＸ
−Ｙ軸方向の配置密度の偏りが解消されることとなる。
ラインとの間に形成されたビットラインコンタクトと、
２つのトランジスタ上方に配設されたキャパシタとのＸ
−Ｙ軸方向の配置密度の偏りが解消されることとなる。
【００１１】
【実施例】本発明に係るＤＲＡＭを図面に基づいて説明
する。２つのトランジストと１つのキャパシタとから構
成されたＤＲＡＭは、図１に示したように、半導体基板
上に活性領域２が所定ピッチでＸ軸方向に配設されて活
性領域２列を構成している。そしてこの活性領域２列は
１／３ピッチずつＸ軸方向にずれて、Ｙ軸方向に複数列
配設されている。また、これら活性領域２にほぼ直行す
るように、複数のワードライン１が形成されている。
する。２つのトランジストと１つのキャパシタとから構
成されたＤＲＡＭは、図１に示したように、半導体基板
上に活性領域２が所定ピッチでＸ軸方向に配設されて活
性領域２列を構成している。そしてこの活性領域２列は
１／３ピッチずつＸ軸方向にずれて、Ｙ軸方向に複数列
配設されている。また、これら活性領域２にほぼ直行す
るように、複数のワードライン１が形成されている。
【００１２】活性領域２には、ワードライン１と直行す
る２つの部分にトランジスタが２つ形成されており、さ
らにこれら２つのトランジスタが共有するビットライン
コンタクト６が形成されている。また、各活性領域２の
一方に形成されたトランジスタは、Ｙ軸方向に最も近接
して配置されたトランジスタと、これら２つのトランジ
スタの上方であって、Ｘ−Ｙ軸方向に対して対角線上に
架設されたキャパシタ３を介して接続されて構成されて
いる。
る２つの部分にトランジスタが２つ形成されており、さ
らにこれら２つのトランジスタが共有するビットライン
コンタクト６が形成されている。また、各活性領域２の
一方に形成されたトランジスタは、Ｙ軸方向に最も近接
して配置されたトランジスタと、これら２つのトランジ
スタの上方であって、Ｘ−Ｙ軸方向に対して対角線上に
架設されたキャパシタ３を介して接続されて構成されて
いる。
【００１３】つまり、活性領域２はＹ軸方向に３周期で
繰り返されている。ここで、トランジスタはそれぞれゲ
ート電極を構成するワードライン１により制御可能に構
成されており、このゲート電極はＳｉＯ2 保護膜で被覆
されている。キャパシタ３は、例えば、ポリシリコン膜
からなる下部電極４と、ＳｉＯ2 換算で６０Å相当のＳ
ｉ3 Ｎ4 ／ＳｉＯ2 膜（図示せず）と、ポリシリコン膜
からなる上部電極５とが積層されて構成されており、そ
れぞれ活性領域２に形成された不純物拡散領域を介して
トランジスタに接続されている。
繰り返されている。ここで、トランジスタはそれぞれゲ
ート電極を構成するワードライン１により制御可能に構
成されており、このゲート電極はＳｉＯ2 保護膜で被覆
されている。キャパシタ３は、例えば、ポリシリコン膜
からなる下部電極４と、ＳｉＯ2 換算で６０Å相当のＳ
ｉ3 Ｎ4 ／ＳｉＯ2 膜（図示せず）と、ポリシリコン膜
からなる上部電極５とが積層されて構成されており、そ
れぞれ活性領域２に形成された不純物拡散領域を介して
トランジスタに接続されている。
【００１４】上記のように構成されたＤＲＡＭは、図２
に示したように作製することができる。図２は図１のＡ
−Ａ線断面図を示しており、まず、図２（ａ）に示した
ように、シリコン基板１２上にフィールド酸化膜１１か
らなる素子分離領域を形成することにより活性領域を確
保した後、シリコン基板１２全面にゲート絶縁膜として
１００Å程度のＳｉＯ2 膜１５を形成する。次いでＳｉ
Ｏ2 膜１５上にポリシコンを２０００Å程度積層し、公
知の方法によりエッチングしてワードライン１となるゲ
ート電極を形成した後、例えばＣＶＤ法によりＳｉＯ2
の堆積及びエッチバックを行ってゲート電極に保護膜１
９を形成する。そして、このゲート電極及び保護膜１９
をマスクとしてイオン注入を行うことにより、ｎ型の不
純物拡散領域１６を形成する。そして、不純物拡散領域
１６と後工程で形成されるキャパシタ下部電極４とのコ
ンタクト９形成のために、一部の不純物拡散領域１６上
のＳｉＯ2 膜１５を除去しておく。
に示したように作製することができる。図２は図１のＡ
−Ａ線断面図を示しており、まず、図２（ａ）に示した
ように、シリコン基板１２上にフィールド酸化膜１１か
らなる素子分離領域を形成することにより活性領域を確
保した後、シリコン基板１２全面にゲート絶縁膜として
１００Å程度のＳｉＯ2 膜１５を形成する。次いでＳｉ
Ｏ2 膜１５上にポリシコンを２０００Å程度積層し、公
知の方法によりエッチングしてワードライン１となるゲ
ート電極を形成した後、例えばＣＶＤ法によりＳｉＯ2
の堆積及びエッチバックを行ってゲート電極に保護膜１
９を形成する。そして、このゲート電極及び保護膜１９
をマスクとしてイオン注入を行うことにより、ｎ型の不
純物拡散領域１６を形成する。そして、不純物拡散領域
１６と後工程で形成されるキャパシタ下部電極４とのコ
ンタクト９形成のために、一部の不純物拡散領域１６上
のＳｉＯ2 膜１５を除去しておく。
【００１５】次いで、図２（ｂ）に示したように、ゲー
ト電極及び保護膜１９上にポリシリコンを２５００Å程
度積層し、所望の形状にパターニングすることによりキ
ャパシタ下部電極４を形成する。そして、図２（ｃ）に
示したように、キャパシタ下部電極４上に、キャパシタ
絶縁膜として、例えば、１００Å程度のＳｉ3 Ｎ4 膜を
ＣＶＤ法で堆積後、熱酸化をしてＳｉＯ2 換算で６０Å
相当のＳｉ3 Ｎ4 ／ＳｉＯ2 膜１３を形成する。その
後、１５００Å程度のポリシリコンを積層、パターニン
グしてキャパシタ上部電極５を形成する。
ト電極及び保護膜１９上にポリシリコンを２５００Å程
度積層し、所望の形状にパターニングすることによりキ
ャパシタ下部電極４を形成する。そして、図２（ｃ）に
示したように、キャパシタ下部電極４上に、キャパシタ
絶縁膜として、例えば、１００Å程度のＳｉ3 Ｎ4 膜を
ＣＶＤ法で堆積後、熱酸化をしてＳｉＯ2 換算で６０Å
相当のＳｉ3 Ｎ4 ／ＳｉＯ2 膜１３を形成する。その
後、１５００Å程度のポリシリコンを積層、パターニン
グしてキャパシタ上部電極５を形成する。
【００１６】次いで、図２（ｄ）に示したように、キャ
パシタ上部電極５上全面にわたって層間絶縁膜１７とし
て、例えば、ＨＴＯ（ＣＶＤ法を使った高温ＳｉＯ
2 膜）を１０００Å程度積層する。そして、層間絶縁膜
１７に不純物拡散領域１６とキャパシタ上部電極５とを
接続するための局所配線接続穴（図１中、７）を開孔
し、例えば、ポリシリコンを１５００Å程度堆積し、パ
ターニングして局所配線８を形成する。これにより、不
純物拡散領域１６とキャパシタ上部電極５とが接続する
こととなる。そしてさらに、局所配線８上全面にわたっ
て、層間絶縁膜１４として、たとえば、ＮＳＧを１５０
０Å程度、ＢＰＳＧを４０００Å程度堆積した後、層間
絶縁膜１４にビットラインコンタクト６を開孔する。次
いで、例えば、Ｗを４０００Å程度堆積し、エッチバッ
クした後、ＡｌあるいはＴｉＷ等の配線材料を積層して
ビットライン（図示せず）を形成する。
パシタ上部電極５上全面にわたって層間絶縁膜１７とし
て、例えば、ＨＴＯ（ＣＶＤ法を使った高温ＳｉＯ
2 膜）を１０００Å程度積層する。そして、層間絶縁膜
１７に不純物拡散領域１６とキャパシタ上部電極５とを
接続するための局所配線接続穴（図１中、７）を開孔
し、例えば、ポリシリコンを１５００Å程度堆積し、パ
ターニングして局所配線８を形成する。これにより、不
純物拡散領域１６とキャパシタ上部電極５とが接続する
こととなる。そしてさらに、局所配線８上全面にわたっ
て、層間絶縁膜１４として、たとえば、ＮＳＧを１５０
０Å程度、ＢＰＳＧを４０００Å程度堆積した後、層間
絶縁膜１４にビットラインコンタクト６を開孔する。次
いで、例えば、Ｗを４０００Å程度堆積し、エッチバッ
クした後、ＡｌあるいはＴｉＷ等の配線材料を積層して
ビットライン（図示せず）を形成する。
【００１７】従って、２つのトランジスタＴｒ１、Ｔｒ
２及び１つのキャパシタＣにより２ビットの情報を蓄積
する単位セルは、図３に示すように、トランジスタＴｒ
１はキャパシタＣの下部電極４と接続され、下部電極４
に対向する上部電極５は局所配線を介してトランジスタ
Ｔｒ２と接続されて構成されている。このように作製さ
れたＤＲＡＭを実際にメモリに適用すると、従来の配置
の場合に適用されるセンスアンプの４／３倍必要とな
り、図４に示したように、２nから３進変換回路を有す
ることとなり、周期３で切りかえる方式となる。
２及び１つのキャパシタＣにより２ビットの情報を蓄積
する単位セルは、図３に示すように、トランジスタＴｒ
１はキャパシタＣの下部電極４と接続され、下部電極４
に対向する上部電極５は局所配線を介してトランジスタ
Ｔｒ２と接続されて構成されている。このように作製さ
れたＤＲＡＭを実際にメモリに適用すると、従来の配置
の場合に適用されるセンスアンプの４／３倍必要とな
り、図４に示したように、２nから３進変換回路を有す
ることとなり、周期３で切りかえる方式となる。
【００１８】
【発明の効果】本発明に係るＤＲＡＭによれば、ワード
ラインとワードラインとの間に形成されたビットライン
コンタクトと、２つのトランジスタ上方に配設されたキ
ャパシタとのＸ−Ｙ方向の配置密度の偏りを解消するこ
とができる。
ラインとワードラインとの間に形成されたビットライン
コンタクトと、２つのトランジスタ上方に配設されたキ
ャパシタとのＸ−Ｙ方向の配置密度の偏りを解消するこ
とができる。
【図１】本発明に係わるＤＲＡＭのセル配置を示した概
略平面図である。
略平面図である。
【図２】本発明に係わるＤＲＡＭの製造方法の一例を示
す概略断面図である。
す概略断面図である。
【図３】本発明に係わるＤＲＡＭの周辺回路図である。
【図４】本発明に係わるＤＲＡＭの単位セルを示す等価
回路図である。
回路図である。
【図５】従来のＤＲＡＭのセル配置を示した概略平面図
である。
である。
１ ワードライン（ゲート電極） ２ 活性領域 ３ キャパシタ ６ ビットラインコンタクト
Claims (1)
- 【請求項１】 半導体基板上のＸ軸方向に所定ピッチで
並設された複数の活性領域からなる活性領域列が、Ｘ軸
方向に１／３ピッチずつずれてＹ軸方向に複数列配設さ
れ、かつ前記活性領域にほぼ直行するように複数のワー
ドラインが形成されて構成されており、前記活性領域に
は、前記ワードラインと直行する２領域にトランジスタ
が２つ形成され、さらにこれらトランジスタが共有する
ビットラインコンタクトとが形成されており、前記活性
領域に形成された一方の前記トランジスタがＹ軸方向に
最も近接して配置されたトランジスタと、これら２つの
トランジスタの上方であってＸ−Ｙ軸方向に対して対角
線上に架設されたキャパシタを介して接続されて構成さ
れることを特徴とするダイナミックランダムアクセスメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031894A JP2806676B2 (ja) | 1992-02-19 | 1992-02-19 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031894A JP2806676B2 (ja) | 1992-02-19 | 1992-02-19 | ダイナミックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235298A JPH05235298A (ja) | 1993-09-10 |
| JP2806676B2 true JP2806676B2 (ja) | 1998-09-30 |
Family
ID=12343729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031894A Expired - Fee Related JP2806676B2 (ja) | 1992-02-19 | 1992-02-19 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806676B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3302796B2 (ja) * | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
| US5732010A (en) * | 1992-09-22 | 1998-03-24 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
| TW318281B (ja) * | 1994-08-30 | 1997-10-21 | Mitsubishi Electric Corp | |
| JP2004221473A (ja) * | 2003-01-17 | 2004-08-05 | Renesas Technology Corp | 半導体記憶装置 |
| KR100914972B1 (ko) * | 2003-03-12 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7547936B2 (en) | 2004-10-08 | 2009-06-16 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including offset active regions |
| KR100706233B1 (ko) * | 2004-10-08 | 2007-04-11 | 삼성전자주식회사 | 반도체 기억 소자 및 그 제조방법 |
-
1992
- 1992-02-19 JP JP4031894A patent/JP2806676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235298A (ja) | 1993-09-10 |
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