JP2830496B2 - 半導体メモリー - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】 本発明は半導体メモリーに関
し、特にスタックド型セルを有するダイナミック・ラン
ダム・アクセス・メモリー（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】１チップ上に形成されるＤＲＡＭの記憶
容量は、３年に４倍の割合で向上してきており、今後も
同様な向上が期待される。記憶容量の増大は、微細加工
技術の進歩に伴なう集積度の向上によって画られてき
た。ところで、ＤＲＡＭのメモリーセルは１つの絶縁ゲ
ート電界効果トランジスタと１つの蓄積容量とから構成
されており、メモリーセルの占有面積は記憶容量の向上
とともに小さくする必要がある。しかし、記憶を保持す
る蓄積電荷量は信頼性を保つためにある一定の値以上に
する必要があり、狭い面積で大きな蓄積容量を得る工夫
が必要である。蓄積容量の増大は、容量絶縁膜の実効的
な厚さを薄くすることと実効的な容量面積を増大させる
ことによって可能になる。後者の方法の１つとして蓄積
容量を上部に積み重ねて形成するスタックド型メモリー
セルがある。この構造を用いれば、容量電極の形状を３
次元的に工夫することで単位面積当りの容量電極の表面
積が増加する。また、スタックド型メモリーセルを構成
するトランジスタのゲート電極（ワード線），その両側
のビット拡散層，ノード拡散層，ビット線，蓄積容量部
の形成順序、即ち空間的な配置は、メモリーセルの占有
面積を小さくする上で重要である。スタックド型蓄積容
量のストレージ・ノード電極を形状を自由に変化させる
ためには、蓄積容量部が一番上段にあることがのぞまし
い。ただし、一番下段にあうトランジスタとノード拡散
層と一番上段にあるストレージ・ノード電極とを結合す
る配線は、ワード線およびビット線との接触をさけて通
る必要がある。

【０００３】このような構造を得るための半導体メモリ
ーセルとその製造方法が、平成２年５月２３日に寺田に
よって提出された特願平２−１３３１４６号明細書にあ
る。蓄積容量がビット線の上部に形成される構造におい
て、一対のビット線と一対のワード線とにより囲まれた
領域，特に一対のビット線に起因する絶縁膜の激しい窪
みのある領域においてストレージ・ノード電極とノード
拡散層との接続を行なう場合、この領域直下にノード拡
散層が存在して直接この領域にノード・コンタクト孔を
設けるとすると、フォトリソグラフィ技術，エッチング
技術の困難さからビット線の間隔を大きくしなければな
らない。ここでは、ノード拡散層とストレージ・ノード
電極との間に導電体層を介在させ、さらに１つのノード
・コンタクト孔ではなく第１，第２の２つのノード・コ
ンタクト孔を設けるている。これにより、ストレージ・
ノード電極とノード拡散層との接続を容易にし、さらに
ビット線間隔の縮小を実現している。

【０００４】図５の平面図と、図５に示されたＡ−Ａ’
線，およびＢ−Ｂ’線における断面を示す図６（ａ），
（ｂ）の断面図により説明する。

【０００５】活性領域２０２上を走る隣合うビット線２
１６ａ，２１６ｂが対となる折り返しビット線構造で蓄
積容量２２３がビット線の上部に形成されている。ｐ型
のシリコン基板２０１表面は、素子分離酸化膜２０３に
より、活性領域２０２および素子分離領域とに分割され
る。活性領域２０２は、ｎ型のノード拡散層２０７，ビ
ット拡散層２０８が設けられ、これらはゲート電極を兼
るワード線２０４ａ，２０４ｂ，２０４ｃ等により分離
されている。活性領域２０２とワード線２０４との間に
は、ゲート絶縁膜２２４が介在し、ワード線２０４，ゲ
ート絶縁膜２２４，ノード拡散層２０７，ビット拡散層
２０８によりトランジスタが構成される。蓄積容量２２
３は、ストレージ・ノード電極２２０，容量絶縁膜２２
１，セル・プレート電極２２２とから構成される。上
面，側面がＣＶＤシリコン酸化膜２０５，２０６により
覆われたワード線２０４並びにノード拡散層２０７並び
にビット拡散層２０８並びに素子分離酸化膜２０３とビ
ット線２１６との間には、第１の層間絶縁膜２１３ａお
よび第２の層間絶縁膜２１３ｂが設けられている。ビッ
ト線２１６と蓄積容量２２３との間には、第３の層間絶
縁膜２１７が設けられている。ビット線２１６ａ，２１
６ｂ等は、第２，第１の層間絶縁膜に設けられたビット
拡散層２０８に達するビット・コンタクト孔２１４を介
して、ビット拡散層２０８と接続する。

【０００６】ストレージ・ノード電極２２０とノード拡
散層２０７との接続には、導電体層２１２が介在する。
導電体層２１２の一端は、第１の層間絶縁膜２１３ａに
設けられたノード拡散層２０７に達する第１のノード・
コンタクト孔２０９を介して、ノード拡散層２０７と接
続する。例えば、ビット線２１６ｂと接続する活性領域
２０２に一端が接続する場合、導電体層２１２の他端
は、ビット線２１６ａ，２１６ｂとワード線２０４ａ，
２０４ｂとにより囲まれた領域において、素子分離酸化
膜２０３上に形成された第１の層間絶縁膜２１３ａ上に
設けられている。ストレージ・ノード電極２２０は、第
３の層間絶縁膜２１７，第２の層間絶縁膜２１３ｂに設
けられた導電体層２１２の他端に達する第２のノード・
コンタクト孔２１８を介して、導電体層２１２の他端と
接続する。この導電体層２１２を介した接続により、セ
ル面積が小さくなる。

【０００７】以下に製造方法の説明をする。通常の製造
方法により、ｐ型のシリコン基板２０１表面に素子分離
酸化膜２０３，活性領域２０２，ゲート絶縁膜２２４を
形成した後、全面にｎ型の多結晶シリコン膜を形成し、
この表面にパターニングされたＣＶＤシリコン酸化膜２
０５を形成する。ＣＶＤシリコン酸化膜２０５をマスク
にしたエッチングにより、ワード線２０４ａ，２０４
ｂ，２０４ｃ等を形成する。ワード線２０４をマスクに
したｎ型不純物の導入により、活性領域２０２表面にノ
ード拡散層２０７，ビット拡散層２０８を形成する。通
常のエッチバック技術を用いて、ワード線２０４の側面
にスペーサとなるＣＶＤシリコン酸化膜２０６を形成す
る。このときのエッチバックにより、拡散層上のゲート
絶縁膜は除去される。

【０００８】全面に第１の層間絶縁膜２１３ａを堆積
し、ノード拡散層２０７上の第１の層間絶縁膜２１３ａ
をエッチング除去し、第１のノード・コンタクト孔２０
９を形成する。次に、前述の位置に一端，他端が位置す
る導電体層２１２を形成する。全面に第２の層間絶縁膜
２１３ｂを堆積し、ビット拡散層２０８上の第２の層間
絶縁膜２１３ｂ，第１の層間絶縁膜２１３ａを順次エッ
チング除去し、ビット・コンタクト孔２１４を形成す
る。ビット・コンタクト孔２１４を介してビット拡散層
２０８と接続するビット線２１６ａ，２１６ｂ等を形成
する。全面に第３の層間絶縁膜を堆積し、導電体層２１
２の他端上の第３の層間絶縁膜，第２の層間絶縁膜２１
３ｂを順次エッチング除去し、第２のノード・コンタク
ト孔２１８を形成する。次に、第２のノード・コンタク
ト孔２１８を介して導電体層２１２と接続するストレー
ジ・ノード電極２２０を形成する。続いて、全面に容量
絶縁膜２２１，セル・プレート電極２２２を堆積形成
し、蓄積容量２２を形成する。

【０００９】

【発明が解決しようとする課題】上述の半導体メモリー
セルは、ビット線間隔を縮小するという点での有効性は
ある。この有効性を発揮するために、第２のノード・コ
ントクト孔を設ける導電体層の端部を第１の層間絶縁膜
上に設ける必要がある。このため、第１の層間絶縁膜を
形成してからノード拡散層に達する第１のノード・コン
タクト孔を設けなければならない。この第１のノード・
コンタクト孔は、２本のワード線の間に設けられるた
め、ワード線の間隔を縮小することは困難である。これ
により、セル面積の縮小は制約されることになる。

【００１０】本発明の目的は、ワード線の間隔を縮小
し、セル面積の縮小をはかることにある。

【００１１】本発明の半導体メモリーは、ビット線下方
の半導体基板表面に絶縁膜からなる素子分離領域に囲ま
れた矩形素子領域が形成され、該素子領域は長手方向に
対して交差しそれぞれゲート電極を兼ねる２本のワード
線によって３つの活性領域に分離され、前記３つの活性
領域のうちの両端の活性領域表面にはノード拡散層が形
成され、該ノード拡散層は前記ビット線上方に形成され
た蓄積容量のストレージ・ノード電極に接続され、前記
３つの活性領域のうちの中央の活性領域表面には前記ビ
ット線と接続するビット拡散層が形成されたメモリーセ
ルを有し、前記ビット線および前記ワード線はそれぞれ
周期的に配列されており、前記ビット線に沿って該ビッ
ト線が４本のワード線と交差する毎に前記素子領域が１
個配置されるように前記メモリーセルが周期的に配列さ
れた折り返しビット線構造の半導体メモリーにおいて、
前記メモリーセルは、一端が前記ノード拡散層と接続し
他端は素子分離領域上に延長する導電体層と、２本のビ
ット線と２本のワード線に囲まれた領域内を上下方向に
貫通し下端で前記素子分離領域上にある導電体層と接続
し上端でストレージ・ノード電極と接続する縦配線とを
有し、前記導電体層はノード拡散層上から素子分離領域
上に延長する方向がワード線に平行かつ１つの素子領域
両端のノード拡散層と接続する２つの導電体層間では互
いに逆方向であり、隣接するビット線に接続される前記
素子領域は前記周期的に配列されたワード線における１
周期分に等しい長さだけビット線と平行な方向にずれて
配置されることを特徴とする半導体メモリーである。

【００１２】また、本発明によれば、前記ビット拡散層
上を被覆する導電体層をさらに有し、該導電体層と、下
端で該導電体層と接続し上端で前記ビット線と接続する
縦配線とにより前記ビット拡散層と前記ビット線とを接
続することを特徴とする半導体メモリーが得られる。さ
らに、前記ノード拡散層上を被覆する導電体層および前
記ビット拡散層上を被覆する導電体層の両者が、それぞ
れ２本のワード線間に該ワード線の側壁を被覆する絶縁
膜を介して自己整合的に形成されたことを特徴とする半
導体メモリーが得られる。これらの半導体メモリーにお
いて、前記ワード線がメモリーセルが配置された領域内
で直線状であることができる。

【００１３】

【実施例】次に本発明について図面を参照して説明す
る。図１〜図４は本発明の一実施例を説明するための図
である。図１，図２は本実施例に係わる半導体メモリー
セルを説明するための図であり、図１は平面図、図２
（ａ），（ｂ）は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’
線における断面図である。図３，図４は本実施例に係わ
る半導体メモリーセルの製造方法を説明するための図で
あり、図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における
断面図である。ここで、図１は、煩雑さを避けるため、
図１（ａ）と図１（ｂ）とに分割してある。図１（ａ）
は、活性領域，ワード線，第１のビット・コンタクト
孔，第１のノード・コンタクト孔，第１の導電体層，お
よび第２の導電体層の位置関係を図示し、図１（ｂ）
は、第１の導電体層，第２の導電体層，第２のビット・
コンタクト孔，第２のノード・コンタクト孔，ビット
線，および蓄積容量の位置関係を図示してある。

【００１４】まず、図１，図２を参照して、本実施例に
係わる半導体メモリーセルを説明する。

【００１５】活性領域１０２上を走る隣合うビット線１
１６ａ，１１６ｂ等が対となる折り返しビット線構造で
蓄積容量１２３がビット線の上部に形成されている。ｐ
型のシリコン基板１０１表面は、素子分離酸化膜１０３
により、活性領域１０２および素子分離領域とに分割さ
れる。活性領域１０２は、ｎ型のノード拡散層１０７，
ビット拡散層１０８が設けられ、これらはゲート電極を
兼るワード線１０４ａ，１０４ｂ，１０４ｃ等により分
離されている。活性領域１０２とワード線１０４との間
には、ゲート絶縁膜が介在し、ワード線１０４，ゲート
絶縁膜，ノード拡散層１０７，ビット拡散層１０８によ
りトランジスタが構成される。蓄積容量１２３は、スト
レージ・ノード電極１２０，容量絶縁膜１２１，セル・
プレート電極１２２とから構成される。上面，側面がそ
れぞれＣＶＤシリコン酸化膜により覆われたワード線１
０４並びにノード拡散層１０７並びにビット拡散層１０
８並びに素子分離酸化膜１０３とビット線１１６との間
には、第１の層間絶縁膜１１３が設けられている。ビッ
ト線１１６と蓄積容量１２３との間には、第２の層間絶
縁膜１１７が設けられている。

【００１６】ビット線１１６ａ，１１６ｂ，１１６ｃ等
とビット拡散層１０８との接続は、第１の縦配線１１
５，および第１の導電体層１１１を介して行なわれる。
第１の導電体層１１１は、第１のビット・コンタクト孔
１１０を介して、ビット拡散層１０８と接続し、かつビ
ット拡散層１０８を覆っている。さらに第１の導電体層
１１１は、ワード線１０４を覆うＣＶＤシリコン酸化膜
を介して、ワード線１０４の上部に設けることが可能と
なる。第１のビット・コンタクト孔１１０は、ビット拡
散層１０８に対して、自己整合的な構造である。第１の
縦配線１１５は、その上端が直接ビット線１１６と接続
し、その下端が第１の導電体層１１１の上端と接続し、
第１の層間絶縁膜１１３に設けられた第２のビット・コ
ンタクト孔１１４内に埋め込まれている。

【００１７】蓄積容量１２３におけるストレージ・ノー
ド電極１２０とノード拡散層１０７との接続は、第２の
縦配線１１９，および第２の導電体層１１２を介して行
なわれる。第２の導電体層１１２の一端は、第１のノー
ド・コンタクト孔１０９を介して、ノード拡散層１０７
と接続し、かつノード拡散層１０７を覆っている。さら
に第２の導電体層１１２は、ワード線１０４を覆うＣＶ
Ｄシリコン酸化膜を介して、ワード線１０４の上部に設
けることが可能となる。例えば、ビット線１１６ａと接
続する活性領域１０２に一端が接続する場合、第２の導
電体層１１２の他端は、ビット線１１６ａ，１１６ｂと
ワード線１０４ａ，１０４ｂとにより囲まれた領域にお
いて、素子分離酸化膜１０３上に設けられている。第１
のノード・コンタクト孔１０９は、ノード拡散層１０７
に対して、自己整合的な構造である。第２の縦配線１１
９は、その上端が直接ストレージ・ノード電極１２０と
接続し、その下端が第２の導電体層１１２の他端と接続
し、第２の層間絶縁膜１１７，第１の層間絶縁膜１１３
に設けられた第２のノード・コンタクト孔１１８内に埋
め込まれている。

【００１８】本実施例においては、第１のノード・コン
タクト孔１１８，第１のビット・コンタクト孔１１０が
それぞれノード拡散層１０７，ビット拡散層１０８に対
して自己整合的な構造であり、これらのコンタクト孔を
介してこれらの拡散層と接続する第２の導電体層１１
２，第１の導電体層１１１がＣＶＤシリコン酸化膜で覆
われたワード線１０４の上部に設けることが可能となる
ことにより、ワード線１０４の間隔を縮小することが可
能となる。また、第２のビット・コンタクト孔１１４，
第１の縦配線１１５，第２のノード・コンタクト孔１１
８，第２の縦配線１１９を設けることにより、従来より
ビット線１１６の間隔も縮小することができる。従来と
同じ設計ルールを用いた場合、本実施例によりメモリー
セルの面積は１０％〜２０％縮小され、第２のビット・
コンタクト孔１１４の深さも従来の半導体メモリーセル
のビット・コンタクト孔より３０％〜５０％低減され
る。

【００１９】次に、図３，図４をを参照して、本実施例
に係わる半導体メモリーセルの製造方法を説明する。

【００２０】通常の製造方法により、ｐ型のシリコン基
板１０１表面に素子分離酸化膜１０３，活性領域１０２
（図１（ａ）参照），ゲート絶縁膜１２４を形成した
後、全面にｎ型の多結晶シリコン膜を形成し、この表面
にパターニングされたＣＶＤシリコン酸化膜１０５を形
成する。ＣＶＤシリコン酸化膜１０５をマスクにしたエ
ッチングにより、ワード線１０４ａ，１０４ｂ，１０４
ｃ等を形成する。ワード線１０４をマスクにしたｎ型不
純物の導入により、活性領域１０２表面にノード拡散層
１０７，ビット拡散層１０８を形成する〔図３
（ａ）〕。

【００２１】通常のエッチバック技術を用いて、ワード
線１０４の側面にスペーサとなるＣＶＤシリコン酸化膜
１０６を形成する。このときのエッチバックにより、拡
散層上のゲート絶縁膜は除去されると同時に、ノード拡
散層１０７，ビット拡散層１０８と自己整合的な第１の
ノード・コンタクト孔１０９，第１のビット・コンタク
ト孔１１０が形成される。次に、全面にｎ型の多結晶シ
リコン膜を堆積し、これをパターニングし、第１の導電
体層１１１，おおび前述の位置に一端，他端が位置する
第２の導電体層１１２を形成する〔図３（ｂ）〕。

【００２２】第１の層間絶縁膜１１３を全面に堆積し、
表面を平坦化する。次に、第１の導電体層１１１に達す
る第２のビットコンタクト孔１１４を、第１の層間絶縁
膜１１３に開口する。第２のビットコンタクト孔１１４
内に、多結晶シリコン，あるいはタングステンを埋め込
み、第１の縦配線１１５を形成する。次に、例えば、タ
ングステン・シリサイドにより、ビット線１１６ａ等を
形成する〔図３（ｃ），図４（ａ）〕。

【００２３】全面に第２の層間絶縁膜１１７を堆積し、
表面を平坦化する。次に、第２の層間絶縁膜１１７，第
１の層間絶縁膜１１３を順次エッチングして、第２の導
電体層１１０に達する第２のノード・コンタクト孔１１
８を設ける。第２のノード・コンタクト孔１１８内に、
多結晶シリコン，あるいはタングステンを埋め込み、第
２の縦配線１１９を形成する。続いて、多結晶シリコン
からなるストレージ・ノード電極１２０を形成する〔図
４（ｂ）〕。さらに、ストレージ・ノード電極１２０の
表面に容量絶縁膜１２１を形成し、全面に多結晶シリコ
ンからなるセル・プレート電極１２２を形成し、図１，
図２に示した構造の半導体メモリーセルを得る。

【００２４】

【発明の効果】 以上説明したように本発明は、蓄積容
量がビット線の上部にあるスタック型のＤＲＡＭにおい
て、第１の縦配線を介してビット線とビット拡散層とを
接続する第１の導電体層と、ビット拡散層に対して自己
整合的な構造を有してビット拡散層と第１の導電体層と
を接続させる第１のビット・コンタクト孔と、第２の縦
配線を介してストレージ・ノード電極とノード拡散層と
を接続する第２の導電体層と、ノード拡散層に対して自
己整合的な構造を有してノード拡散層と第２の導電体層
とを接続させる第１のノード・コンタクト孔と、が形成
されている。これらの存在により、ワード線の間隔の縮
小が可能となり、これにより半導体メモリーセルのセル
面積を縮小することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる半導体メモリーセル
を説明するための略平面図である。

【図２】本発明の一実施例に係わる半導体メモリーセル
を説明するための略断面図であり、分図（ａ），（ｂ）
は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。

【図３】本発明の一実施例に係わる半導体メモリーセル
の製造方法を説明するための略断面図であり、図１に示
されたＡ−Ａ’線，における略断面図である。

【図４】本発明の一実施例に係わる半導体メモリーセル
の製造方法を説明するための略断面図であり、図１に示
されたＢ−Ｂ’線，における略断面図である。

【図５】従来の半導体メモリーセルおよびその製造方法
を説明するための平面模式図である。

【図６】従来の半導体メモリーセルおよびその製造方法
を説明するための略断面図であり、分図（ａ），（ｂ）
は図５に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。

【符号の説明】

１０１，２０１ シリコン基板 １０２，２０２ 活性領域 １０３，２０３ 素子分離酸化膜 １０４，２０４ ワード線 １０５，１０６，２０５，２０６ ＣＶＤシリコン酸
化膜 １０７，２０７ ノード拡散層 １０８，２０８ ビット拡散層 １０９，１１８，２０９，２１８ ノード・コンタク
ト孔 １１０，１１４，２１４ ビット・コンタクト孔 １１１，１１２，２１２ 導電体層 １１３，１１７，２１３ａ，２１３ｂ，２１７ 層間
絶縁膜 １１５，１１９ 縦配線 １１６，２１６ ビット線 １２０，２２０ ストレージ・ノード電極 １２１，２２１ 容量絶縁膜 １２２，２２２ セル・プレート電極 １２３，２２３ 蓄積容量 １２４，２２４ ゲート絶縁膜

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ビット線下方の半導体基板表面に絶縁膜
   からなる素子分離領域に囲まれた矩形素子領域が形成さ
   れ、該素子領域は長手方向に対して交差しそれぞれゲー
   ト電極を兼ねる２本のワード線によって３つの活性領域
   に分離され、前記３つの活性領域のうちの両端の活性領
   域表面にはノード拡散層が形成され、該ノード拡散層は
   前記ビット線上方に形成された蓄積容量のストレージ・
   ノード電極に接続され、前記３つの活性領域のうちの中
   央の活性領域表面には前記ビット線と接続するビット拡
   散層が形成されたメモリーセルを有し、 前記ビット線および前記ワード線はそれぞれ周期的に配
   列されており、 前記ビット線に沿って該ビット線が４本のワード線と交
   差する毎に前記素子領域が１個配置されるように前記メ
   モリーセルが周期的に配列された折り返しビット線構造
   の半導体メモリーにおいて、 前記メモリーセルは、一端が前記ノード拡散層と接続し
   他端は素子分離領域上に延長する導電体層と、２本のビ
   ット線と２本のワード線に囲まれた領域内を上下方向に
   貫通し下端で前記素子分離領域上にある導電体層と接続
   し上端でストレージ・ノード電極と接続する縦配線とを
   有し、前記導電体層はノード拡散層上から素子分離領域
   上に延長する方向がワード線に平行かつ１つの素子領域
   両端のノード拡散層と接続する２つの導電体層間では互
   いに逆方向であり、 隣接するビット線に接続される前記素子領域は前記周期
   的に配列されたワード線における１周期分に等しい長さ
   だけビット線と平行な方向にずれて配置されることを特
   徴とする半導体メモリー。
2. 【請求項２】 前記ビット拡散層上を被覆する導電体層
   をさらに有し、該導電体層と、下端で該導電体層と接続
   し上端で前記ビット線と接続する縦配線とにより前記ビ
   ット拡散層と前記ビット線とを接続することを特徴とす
   る請求項１に記載の半導体メモリー。
3. 【請求項３】 前記ノード拡散層上を被覆する導電体層
   および前記ビット拡散層上を被覆する導電体層の両者
   が、それぞれ２本のワード線間に該ワード線の側壁を被
   覆する絶縁膜を介して自己整合的に形成されたことを特
   徴とする請求項２に記載の半導体メモリー。
4. 【請求項４】 前記ワード線がメモリーセルが配置され
   た領域内で直線状であることを特徴とする請求項１から
   請求項３のいずれかに記載の半導体メモリー。