KR0135803B1 - 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 - Google Patents
상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000003860 storage Methods 0.000 claims abstract description 81
- 125000006850 spacer group Chemical group 0.000 claims abstract description 53
- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 94
- 238000005530 etching Methods 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 23
- 239000011810 insulating material Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 80
- 239000004020 conductor Substances 0.000 description 38
- 239000000463 material Substances 0.000 description 23
- 238000000151 deposition Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 238000002955 isolation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000002512 chemotherapy Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
- H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
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- Manufacturing & Machinery (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
셀 커패시터를 트랜지스터의 상부 및 하부에 각각 형성하는 반도체 메모리장치 및 그 제조방법에 관한 것이다. 이는 제 1 레벨에 형성된 제 1 트랜지스터와 제 2 트랜지스터, 제 1 트랜지스터와 연결되고 상기 제 1 레벨의 하부에 형성된 제 1 스토리지전극 및 제 2 트랜지스터와 연결되고 상기 제 1 레벨의 상부에 형성된 제 2 스토리지전극을 포함한다. 제 1 및 제 2 스토리지전극은 각 소오스의 측면에 형성된 스페이서를 통해 각 소오스와 연결되고, 각 스토리지전극의 최하면에는 언더컷이 형성되어 있다. 종래 DRAM 장치에 비해 두 배 이상의 셀 커패시턴스를 향상시킬 수 있을 뿐만 아니라, 셀 트랜지스터의 특성을 안정시킬 수 있고, 쇼트 채널효과를 줄일 수 있다.
Description
제 1A 도 내지 제 1E 도는 매몰 커패시터를 가진 DRAM(Dynamic Random Access Memory)의 제조방법을 종래 방식을 기초로 하여 설명하기 위해 도시한 단면도.
제 2A 도 내지 제 2C 도는 본 발명의 제 1 실시예에 의해 제조된 매몰 커패시터를 가진 DRAM의 단면도.
제 3A 도 내지 제 3G 도는 본 발명의 제 1 실시예에 의한 매몰 커패시터를 가진 DRAM을 제조하기 위해 공정 단계별로 도시한 레이아웃도.
제 4A 도 내지 제 4G 도는 상기 제 3A 도 내지 제 3G 도의 Ⅳ-Ⅳ선을 각각 잘라 본 단면도.
제 5A 도 내지 제 5G 도는 상기 제 3A 도 내지 제 3G 도의 Ⅴ-Ⅴ선을 각각 잘라 본 단면도.
제 6A 도 내지 제 6G 는 상기 제 3A 도 내지 제 3G 도의 Ⅵ-Ⅵ선을 각각 잘라 본 단면도.
제 7 도는 본 발명의 제 2 실시예에 의한 매몰 커패시터를 가진 DRAM을 제조하기 위해 도시한 레이아웃도.
제 8 도는 본 발명의 제 3 실시예에 의한 매몰 커패시터를 가진 DRAM을 제조하기 위해 도시한 레이아웃도.
제 9 도는 본 발명의 제 4 실시예에 의한 매몰 커패시터를 가진 DRAM을 제조하기 위해 도시한 레이아웃도.
제 10A 도 내지 제 10C 도는 상기 제 9 도의 AA선, BB선, CC선을 각각 잘라 본 단면도.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 상·하로 분리된 커패시터를 갖는 DRAM 및 그 제조방법에 관한 것이다.
최근, 256M급 및 그 이상급의 DRAM을 위해 스택 커패시터 셀 및 트렌치 커패스터 셀의 구조를 향상시키기 위한 몇몇의 연구가 시도되고 있다. 그러나 매우 복잡한 제조 공정에도 불구하고, 1.5V의 동작 전압 및 0.5μ㎡의 셀 크기를 가지는 DRAM셀에 있어서, 메모리 동작을 위한 충분한 셀 커패시턴스를 확보하는 데는 많은 어려움이 따른다. 더우기 충분한 정렬(alignment) 마아진을 가지는 레이아웃을 위해서는, 현재의 최소 피쳐 사이즈(minimum feature size) 보다 더 작은 크기의 피쳐사이즈나 더 큰 단차의 스토리지전극을 요구하게 되는데, 전자는 현재의 사진식각 공정의 한계에 의해 불가능하며, 후자는 소자 제조시 많은 문제점을 발생시키므로 바람직하지 않다. 또한 MOS 소자를 구성하는 소오스 및 드레인의 불순물 농도가 점점 고농도화됨에 따라 접합 누설전류도 점차 커지게 되어, 이에 의한 데이타 보존 문제도 심각하게 대두되고 있다.
상술한 문제점들을 해결하기 위해서는, 단위 셀 면적의 확장에 의해 큰 셀 커패시턴스를 확보하면서도 고집적도를 달성할 수 있는 메모리 소자가 필요하다.
IEDM지에 기재된 Tosiyuki NIshihara 등의 논문(논문 제목 : A Buried Capacitor DRAM with Bonded SOI for 256M and 1Gbit DRAMs, 발표 년도 ; 1992년, 페이지; p803~p806)은 상술한 바와 같은 문제점을 해결하는 일 방안을 제시한다.
제 1A 도 내지 제 1E 도는 매몰 커패시터를 가진 DRAM의 제조방법을 Toshiyuki Nishihara 등의 논문을 기초로 하여 설명하기 위해 도시한 단면도이다.
실리콘기판(500)에 셀 분리절연막을 형성하기 위한 트렌치를 형성한 후 SiO2막을 도포/식각하여 셀 분리절연막(502)을 형성한다. 이어서, 반도체기판과 접속하는 스토리지전극을 형성하기 위하여 다결정 실리콘/SiO2기둥(504)들을 형성한다. 이때, 스토리지전극을 형성되지 않을 주변영역에는 기둥(504)의 단차를 보상하기 위하여 모형 패턴(dummy pattern)(505)들이 형성된다(제1A도).
결과물 전면에 다결정실리콘을 중착한 후 에치백하여 기둥들의 측벽에 스페이서(506)를 형성한다(제1B도).
주변영역을 포토레지스트 패턴(508)으로 덮은 후, 기둥을 구성하는 SiO2를 HF를 사용하여 제거하면, 결과적으로 1.6㎛ 높이의 스토리지전극(510)이 형성된다(제1C도).
스토리지전극(510), 유전체막(512) 및 플레이트전극(514)으로 구성된 커패시터를 형성한다. 이어서, 완충 다결정실리콘(516)을 증착한 후 에치백하여 그 표면을 평탄화하고, 지지 웨이퍼(supporting wafer)(518)를 부착한다(제1D도).
원래의 실리콘기판(500)의 뒷편을 폴리싱(polishing)하면, 상기 셀분리절연막(502) 사이에는 80nm의 활성영역(520)만 남는다(제1E도).
Toshiyuki Nishihara 등의 발명에 의하면, 셀 커패시터를 활성영역의 하부에 형성하여 완전히 매몰시킴으로써, 이후의 공정에서 형성되는 워드라인 및 비트라인을 평탄하게 형성할 수 있고, 스토리지전극 형성을 위한 마아진이 다소 커진다.
그러나 Toshiyuki Nishihara등의 방법으로 스토리지전극 형성을 위한 마아진이 다소 커진다하더라도, 첫째, 이러한 셀 사이즈에서 일정 정도 이상의 셀 커패시턴스를 확보하기 위해서는, 실린더형의 스토리지전극의 경우 그 높이가 1.5㎛ 이상 높아져야 하고, 제조 실패율을 줄이기 위해서 모형 패턴을 이용해야 하는 등 공정상의 어려움이 증가한다.
둘째, 일정정도 크기의 활성영역 안에, 스토리지 전극을 활성영역과 접속시키기 위한 접촉창 및 비트라인을 활성영역과 접속시키기 위한 접촉창을 같이 형성해야 하므로, 결과적으로 접촉창의 크기 및 채널길이가 감소하고, 이는 접촉 저항의 증가 및 쇼트 채널 현상(short channel pattern) 등을 유발하여, 소자의 동작에 심각한 문제를 야기할 수도 있다.
셋째, 전하의 충전/방출(charge/discharge)을 반복하는 스토리지전극이 트랜지스터의 상부에 형성될 경우, 이 충전/방출 작용에 의해 트랜지스터의 동작 특성이 불안정하게 된다. 그러므로 스토리지전극은 트랜지스터가 형성된 영역을 피하여 형성함이 바람직하다. Toshiyuki Nishihara등의 발명의 경우, 트랜지스터의 동작 특성 안정을 위해 접힌 비트라인(folded bit line)구조(활성영역의 길이(length) 방향으로는 비트라인을 형성하고 폭(width) 방향으로는 워드라인을 형성하는 구조)를 채택할 경우, 워드라인 방향의 셀 크기는 0.3㎛~0.4㎛ 정도가 되므로 셀 커패시터가 차지하는 면적이 매우 작아져, 결과적으로 충분한 셀 커패시턴스 확보는 매우 어렵게 된다. 따라서, 충분한 셀 커패시턴스 확보를 위해서는 보다 복잡한 공정이 추가되거나 스토리지전극의 높이를 보다 높게 해야 하는 문제점이 있다.
따라서, 본 발명은 상기 Toshiyuki Nishihara등의 발명에서 제시된 문제점을 개선한 상·하로 분리된 커패시터를 갖는 반도체 메모리장치를 제공하는 것을 다른 목적으로 한다.
본 발명은 동일 셀 면적에서 종래보다 두 배 이상의 셀 커패시턴스를 얻을 수 있는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치를 제공하는 것을 다른 목적으로 한다.
본 발명은 상기 반도체 메모리장치를 제조하기 위한 바람직한 제조방법을 제공하는 것을 또 다른 목적으로 한다.
본 발명의 상기 목적 및 다른 목적은, 제 1 레벨에 형성된 제 1 트랜지스터와 제 2 트랜지스터; 제 1 트랜지스터와 연결되고 상기 제 1 레벨의 하부에 형성된 하부 스토리지전극; 및 제 2 트랜지스터와 연결되고 상기 제 1 레벨의 상부에 형성된 상부 스토리지전극을 포함하는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치에 의해 달성한다.
바람직한 실시예로, 상기 트랜지스터들은 SOI(실리콘 온인슐레이터)구조이고, 상기 스토리지전극들은 각 트랜지스터의 소오스의 측면에 형성된 스페이서를 통해 상기 각 트랜지스터와 연결되는 모양으로 형성된다.
그리고, 상기 상부 스토리지전극과 하부 스토리지전극은 서로 어긋나게 겹치는 모양으로 형성되며, 상기 스토리지전극들과 트랜지스터들 사이에 언더컷이 형성된다.
본 발명의 상기 목적 및 다른 목적은, 서로 격리된 제 1 활성영역과 제 2 활성영역; 상기 제 1 활성영역의 가장자리부에 소오스가 형성된 제 1 트랜지스터와 상기 제 2 활성영역의 가장자리부체 소오스가 형성된 제 2 스페이서와 제 2 트랜지스터의 상기 소오스의 측면에 형성된 제 2 스페이서; 및 상기 제 1 스페이서와 연결된 하부 스토리지전극과 상기 제 2 스페이서와 연결된 상부 스토리지전극을 포함하는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치에 의해 달성된다.
바람직한 실시예는, 상기 트랜지스터 SOI 구조이고, 상기 스토리지전극들과 트랜지스터들 사이에는 언더컷이 형성된다.
또한, 상기 스토리지전극들은 패드들을 통하여 상기 스페이스들과 연결되고, 상기 트랜지스터들을 구성하는 드레인들과 연결되는 비트라인들은 상기 활성영역들 사이에 위치한다. 이때, 상기 비트라인들은 패드들을 통하여 상기 드레인들과 연결된다.
바람직한 다른 실시예는, 상기 트랜지스터들을 구성하는 드레인들과 연결되는 비트라인들은 상기 활성영역들 상에 위치한다.
본 발명의 상기 또 다른 목적은, 제 1 기판 상에 절연막패턴을 형성한 후, 이를 식각 마스크로 하여 상기 제 1 기판을 식각함으로써 서로 격리되고 돌출된 제 1 활성영역 및 제 2 활성영역을 형성하는 제 1 공정; 상기 활성영역들 측벽에 스페이서를 형성하는 제 2 공정; 트랜지스터의 소오스가 형성될 영역의 측벽에 형성되어 있는 상기 스페이스만 남겨 상기 제 1 활성영역과 접하는 제 1 스페이서 및 상기 제 2 활성영역과 접하는 제 2 스페이서를 형성하는 제 3 공정; 결과물 전면에 절연물질을 도포한 후 에치백하여 상기 활성영역들 사이에만 상기 절연물질로 채우는 제 4 공정; 결과물 상에 상기 제 1 스페이서와 연결되는 제 1 스토리지전극, 제 1 유전체막 및 제 1 플레이트전극으로 구성된 제 1 커패시터를 형성하는 제 5 공정; 상기 제 1 플레이트전극의 표면을 평탄화하는 제 6 공정; 상기 제 1 플레이트전극 상에 절연막을 형성한 후 제 2 기판을 접착하는 제 7 공정; 기판을 뒤집은 후, 상기 스페이서들이 표면으로 노출되도록 상기 제 1 기판을 에치백하여 제 1 활성영역과 제 2 활성영역만 남기는 제 8 공정; 상기 제 1 활성영역 및 제 2 활성영역 상에 제 1 트랜지스터 및 제 2 트랜지스터를 각각 형성하는 제 9 공정; 및 결과물 상에 상기 제 2 스페이서와 연결되는 제 2 스토리지전극, 제 2 유전체막 및 제 2 플레이트전극으로 구성된 제 2 커패시터를 형성하는 제 10 공정을 포함하는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치의 제조방법에 의해 달성된다.
바람직한 실시예로, 상기 제 9 공정 이후에, 상기 제 2 스페이서 및 트랜지스터의 소오스와 접속하는 제 1 패드 및 드레인과 접속하는 제 2 패드를 각각 형성하는 공정 및 상기 제 2 패드와 접속하고 상기 활성영역들 사이에 위치하는 비트라인을 형성하는 공정을 더 추가한다.
바람직한 다른 실시예로, 상기 제 9 공정 이후에, 상기 제 2 스페이서와 접속하는 제 1 패드만을 형성하는 공정을 더 추가한다.
바람직한 또 다른 실시예로, 상기 제 4 공정 및 제 9 공정 이후에 , 결과물 전면에 절연층을 형성하는 공정을 더 추가하고, 이 절연층은 스토리지전극들을 완성한 후에 제거한다.
본 발명에 의한 반도체 메모리장치 및 그 제조방법에 의하면, 활성영역의 상부 및 하부에 트랜지스터와 각각 접속하는 셀 커패시터를 형성함으로써, 칩 내에서 단위 셀 당 커패시터가 차지하는 면적을 증가시켜, 결과적으로 셀 커패시턴스를 증가시켰다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하기로 한다.
제 2A 도 내지 제 2C 도는 본 발명의 제 1 실시예에 의해 제조된 매몰 커패시터를 가진 DRAM의 단면도들이다.
상기 본 발명의 제 1 실시예에 의해 제조된 DRAM 소자는, 제 1 활성영역(37)에 형성되고 제 1 소오스(40), 제 1 드레인(41) 및 제 1 게이트전극(45)으로 구성된 제 1 트랜지스터; 상기 제 1 활성영역(37)과 동일 레벨의 물질층에 형성된 제 2 활성영역(38)에 형성되고 제 2 소오스(42), 제 2 드레인(43) 및 제 2 게이트전극(46)으로 구성된 제 2 트랜지스터; 상기 제 1 소오스(40)의 측면과 접속되는 제 1 스페이서(21); 상기 제 2 소오스(42)의 측면과 접속되는 제 2 스페이서(23); 상기 제 1 활성영역의 하부에 형성된 제 1 활성절연막패턴(13); 상기 제 2 활성영역의 하부에 형성된 제 2 활성절연막패턴 하부에 형성된 제 1 스토리지전극(200); 상기 제 1 스토리지전극 표면에 형성된 제 1 유전체막(210); 상기 제 1 유전체막 상에 형성되고 그 하면에 평탄한 제 플레이트전극(220) 하면에 형성된 절연막(34); 상기 절연막 하면에 부착된 제 2 기판(36); 제 1 드레인(41)과 접속하며 상기 트랜지스터의 상부에 형성된 제 1 패드(53); 제 2 드레인(43)과 접속하며 상기 제 1 패드와 동일 레벨의 물질층에 형성된 제 2 패드(54); 제 2 소오스(42)와 접속하며 상기 제 1 패드와 동일 레벨의 물질층에 형성된 제 3 패드(55); 상기 제 1 패드(53)와 접속하며 그 상부에 형성된 제 1 비트라인(62); 상기 제 2 패드(54)와 접속하며 상기 제 1 패드와 동일 레벨의 물질층에 형성된 제 2 비트라인(63); 상기 제 3 패드(55)와 접속하며 상기 비트라인들 상부에 형성된 제 2 스토리지전극(300); 상기 제 2 스토리지전극 표면에 형성된 제 2 유전체막(310); 및 상기 제 2 유전체막상에 형성된 제 2 플레이트전극(320)을 포함한다.
이때, 도면부호 '44'는 게이트절연막을, '52'는 게이트전극(45 및 46)을 다른 도전층으로부터 절연시키기 위한 절연막을 '22'는 활성영역 사이를 절연시키기 위한 분리영역을, '58 및 64'는 층간절연막을, '24 및 66'은 식각저지막을 그리고 '70'은 소자보호막을 나타낸다.
상기 제 2C 도를 참조하면, 셀 커패시터를 동일 레벨의 물질층에 형성된 제 1 및 제 2 트랜지스터의 하부 및 상부에서, 서로 어긋나게 겹쳐지는 모양으로 형성되어 있다는 것을 알 수 있다. 또한, 상기 제 2A 도 및 제 2B 도를 참조하면, 각 셀의 스토리지전극은 소오스 측면에 형성되어 있는 스페이서를 통해 각 셀 트랜지스터와 연결되어 있고, 각 스토리지전극의 최하면에는 언더컷이 형성되어 있다는 것을 알 수 있다.
따라서, 셀 커패시터를 트랜지스터의 상부 및 하부로 나누어 형성하므로, 종래의 DRAM에 비해 셀 커패시터 형성을 위한 면적을 두 배로 확보할 수 있어, 결과적으로 셀 커패시턴스를 용이하게 증가시킬 수 있다. 스토리지전극을 소오스의 측면에 형성된 스페이서를 통해 상기 소오스와 접속시키므로, 스토리지전극을 셀 트랜지스터의 소오스와 접속하기 위해 2차원적으로 형성되던 접촉창의 면적을 활성영역에서 고려하지 않아도 되므로, 결과적으로 그 만큼의 채널길이를 더 확보할 수 있다. 또한 각 스토리지 전극의 최하면에 언더컷을 형성하므로, 셀 트랜지스터와 대향하는 것이 전하의 충전/방출이 거듭되는 스토리지전극이 아니라 일정전압으로 고정되어 있는 플레이트전극이므로, 스토리지전극의 충전/방출에 의해 셀 트랜지스터의 특성이 불안정해지는 것을 방지할 수 있다.
계속해서, 본 발명의 제 1 실시예를 설명하기 위해, 제 3A 도 내지 제 3G 도, 제 4A도 내지 제 4G 도, 제 5A 도 내지 제 5G 도 및 제 6A 도 내지 제 6G 도를 동시에 참조한다.
제 3A 도 내지 제 3G 도는 본 발명의 제 1 실시예에 의한 매몰 커패시터를 가진 DRAM을 제조하기 위해 공정 단계별로 도시한 레이아웃도들이고, 제 4A 도 내지 제 4G 도는 상기 제 3A 도는 내지 제 3G 도의 Ⅳ-Ⅳ선을 각각 잘라 본 단면도들이며, 제 5A 도 내지 제 5G 도는 상기 제 3A 도 내지 제 3G 도의 Ⅴ-Ⅴ선을 각각 잘라 본 단면도들이고, 제 6A 도 내지 제 6G 도는 상기 제 3A 도 내지 제 3G 도의 Ⅵ-Ⅵ선을 각각 잘라 본 단면들이다.
먼저, 제 3A 도, 제 4A 도, 제 5A 도 및 제 6A 도를 참조하면, 제 1 활성절연막패턴(13), 제 2 활성절연막패턴(15), 제 1 스페이서(18) 및 제 2 스페이서(19)를 형성하는 공정을 도시한 것으로서, 이는 제 1 기판(10)상에 제 1 절연막(12)과 제 2 절연막(14)을 차례대로 형성하는 제 1 공정, 제 1 및 제 2 활성영역 형성을 위한 마스크 패턴(100 및 102)을 이용하고 상기 제 1 절연막 및 제 2 절연막을 식각대상물로 한 사진 식각공정을 행하여 제 1 절연막 및 제 2 절연막으로 구성된 상기 제 1 활성절연막 패턴을 식각마스크로 이용한 식각 공정을 행하여 상기 제 1 기판에 트렌치(17)를 형성하는 제 3 공정, 표면으로 노출된 제 1 기판의 표면에 열산화막(16)을 형성하는 제 4 공정, 결과물 전면에 제 1 물질층을 형성한 후, 이방성식각하여 상기 활성절연막패턴 및 트렌치측벽에 상기 제 1 물질층으로 구성된 스페이서를 형성하는 제 5 공정, 결과물 전면에 식각방지막을 형성한 후, 제 1 및 제 2 스페이서 형성을 위한 마스크 패턴(104 및 106)을 이용하여 트랜지스터의 소오스가 형성될 영역과 접하는 스페이서만 남기기 위한 식각방지막패턴(20)을 형성하는 제 6 공정, 및 상기 식각방지막패턴(20)을 식각마스클 이용하고, 상기 스페이서를 식각대상물로 한 식각공정을 행함으로써, 상기 제 1 활성절연막패턴(13)의 측벽에는 제 1 스페이서(18)를 상기 제 2 활성절연막패턴(15)의 측벽에서는 제 2 스페이서(19)를 남기는 제 7 공정으로 진행된다.
이때, 상기 제 1 절연막(12)은, 예컨대 고온산화막(HTO)와 같은 절연물질을 약 2,000Å 정도의 두께로 증착하여 형성한다. 상기 제 2 절연막(14)은, 예컨대 실리콘나이트라이드(SiN)과 같은 절연물질을 약 500Å 정도의 두께로 증착하여 형성한다. 상기 트렌치(17)의 깊이는 약 2,000Å 정도이다. 상기 열산화막(16)은 약 200Å 정도의 두께로 형성한다. 상기 제 1 물질층은, 예컨대 불순물이 도우프되지 않은 다결정실리콘으로 구성된다. 상기 스페이서는 약 500Å 정도의 두께로 형성된다. 상기 식각방지막패턴(20)은, 예컨대 감광막으로 구성된다. 그리고, 상기 제 5 공정에서 행한 이방성식각은, 예컨대 CDE(Chemical Dry Etch)나 플라즈마 에칭과 같은 에칭법을 이용한다.
상기 마스크패턴(104 및 106)의 모양은 상기 3A 도에서 도시된 것외에, 제 7 도에 도시된 마스크 패턴(170 및 172) 및 제 8 도에 도시된 마스크 패턴(180)과 같은 모양으로도 형성될 수 있다. 상기 제 3A 도에 도시된 마스크 패턴(104 및 106)에 의하면, 제 1 및 제 2 스페이서는 제 1 및 제 2 활성절연막 패턴의 한 면에만 형성되지만, 상기 제 7 도 및 제 8 도에 도시된 마스크 패턴에 의하면, 두 면 및 세 면에도 상기 제 1 및 제 2 스페이서를 형성할 수 있어, 결과적으로 스토리지전극과의 접촉면적을 넓힐 수 있다. 이는 스토리지전극과 소오스 사이의 접촉저항을 감소시키므로 메모리 셀의 특성을 향상시킬 수 있다.
상기 제 1 물질층을 구성하는 물질로 불순물이 도우프되지 않은 다결정실리콘을 사용한 것은, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 사용할 경우, 상기 다결정실리콘 내에 도우프되어 있는 불순물이 제 1 기판으로 확산하여 소오스 및 드레인이 형성되지 않아도 될 영역에까지 불순물이 도우프되는 문제점이 발생하기 때문이다. 상기 제 1 물질층을 구성하는 물질로 불순물이 도우프 되지 않은 다결정실리콘 대신, 제 1 절연막 및 소자분리막(이후의 공정에서 설명)을 구성하는 물질과 식각선택도가 좋은 물질이면 어느 것이나 가능함은 물론이다.
제 3B 도, 제 4B 도, 제 5B 도 및 제 6B 도는 소자분리막(22), 제 1 스토리지전극 형성을 위한 물질층들 및 제 1 스토리지전극을 제 1 스페이서(21)와 접속시키기 위한 접촉창(31)을 형성하는 공정을 도시한 것으로서, 이는 상기 식각방지막패턴을 제거하는 제 1 공정, 결과물 전면에 제 3 절연막을 형성하는 제 2 공정, 상기 제 3 절연막을 에치백하여 상기 트렌치 내부에만 제 3 절연막을 남김으로써 상기 소자분리막(22)이 형성되는 제 3 공정, 상기 제 3 공정에 의해 표면으로 노출되는 상기 제 1 및 제 2 스페이서를 제거하는 제 4 공정, 상기 열산화막을 제거하는 제 5 공정, 결과물 전면에 제 1 도전물층을 증착한 후, 상기 소자분리막의 표면을 엔드 포인트로 하는 에치백을 행하여 상기 제 1 도전물질층으로된 제 1 및 제 2 스페이서(21 및 23)을 재형성하는 제 6 공정, 결과물 전면에 제 4 절연막(24), 제 5 절연막(26), 제 2 도전물질층(28) 및 제 6 절연막(30)을 차례대로 형성하는 제 7 공정, 제 1 스토리지전극을 제 1 스페이서에 접속시키기 위한 접촉창 형성을 위한 마스크 패턴(110)을 이용하고 상기 제 4 절연막, 제 5 절연막, 제 2 도전물질층 및 제 6 절연막을 식각대상물로 한 식각공정을 행하여 상기 접촉창(31)을 형성하는 제 8 공정 및 결과물 전면에 제 3 도전물질층(32)을 형성하는 제 9 공정으로 진행된다.
이때, 상기 제 3 절연막으로, 예컨대 CVD(Chemical Vapor Deposition) 방식으로 형성된 산화막을 사용한다. 상기 에치백은 CMP(Chemo Mechanical Polishing)등의 방식으로 상기 활성절연막패턴을 구성하는 제 2 절연막을 엔드 포인트(end point)로 하여 진행한다. 상기 제 4 공정은 CDE(Chemical Dry Etch) 방식이나 플라즈마 에치 방식으로 진행한다. 상기 제 1 도전물질층은, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 증착하여 형성한다. 상기 제 4 절연막(24)은, 예컨대 실리콘나이트라이드(SiN)과 같은 절연물질을 약 200Å 정도의 두께로 증착하여 형성한다. 상기 제 5 절연막(26)은, 예컨대 산화막을 화학기상증착법과 같은 증착 방식으로 약 1,000Å 정도의 두께로 증착하여 형성한다. 상기 제 2 도전물질층(28)은, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 약 3,000Å 정도의 두께로 증착하여 형성한다. 상기 제 6 절연막(30)은, 예컨대 산화막 화학기상증착법과 같은 증착방식으로 약 1,000Å 정도의 두께로 증착하여 형성한다. 그리고 상기 제 3 도전물질층(32)은, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 약 3,000Å~5,000Å 정도의 두께로 증착하여 형성한다.
상기 제 5 절연막(26)은 스토리지전극 최하면에 언더컷(이후의 공정에서 설명)을 형성하기 위해 형성되고, 상기 제 4 절연막(24)은 상기 언더컷 형성 공정시, 하부 물질층(예컨대 소자분리막 또는 활성절연막 패턴)이 손상되는 것을 방지하기 위해 형성된다. 상기 제 3 도전물질층(32)은 상기 접촉창을 통해 상기 제 1 스페이서(21)와 접속한다.
제 3C 도, 제 4C 도, 제 5C 도 및 제 6C 도를 참조하면, 제 1 스토리지전극(200)을 형성하는 공정을 도시한 것으로서, 이는 제 1 스토리지전극 형성을 위한 마스크 패턴(120)을 이용하여 결과물 상에 제 1 스토리지전극 형성을 위한 감광막패턴(33)을 형성하는 제 1 공정 및 상기 감광막패턴(33)을 식각마스크로 이용한 식각 공정을 행하여 상기 제 1 스토리지전극(200)을 형성하는 제 2 공정으로 진행한다.
이때, 상기 감광막패턴(33)은 제 1 트랜지스터의 소오스(이후의 공정에서 상기 제 1 스페이서와 접속하는 반도체기판에 형성됨)를 중심으로 각 셀 단위로 한정되는 모양이고, 상기 제 2 공정에서 행해지는 식각 공정은, 제 3 도전물질층 및 제 2 도전물질층은 감광막패턴에 의해 표면으로 노출되는 부분만을 제 6 절연막 및 제 5 절연막은 그 전부를 식각대상물로 한다.
상기 제 4C 도 및 제 6C 도를 참고하면, 제 1 스토리지전극(200)의 최하면에는 언더컷(uc)이 형성되어 있고, 이는 상기 제 5 절연막의 제거에 의해 형성된다는 것을 알 수 있다. 이때 상기 제 4 절연막(24)은 상기 제 5 절연막 제거 공정시, 하부 물질층이 손상되는 것을 방지하는 역할을 한다.
제 3D 도, 제 4D 도, 제 5D 도 및 제 6D 도를 참조하면, 제 1 캐패시터(200,210 및 220), 제 2 기판(36), 제 1 트랜지스터(40,41 및 45) 및 제 2 트랜지스터(42,43 및 46)를 형성하는 공정을 도시한 것으로서, 이는 상기 감광막패턴을 제거한 후, 제 1 스토리지전극 전면에 제 1 유전체막(210)을 형성하는 제 1 공정, 결과물 전면에 제 4 도전물질층을 형성한 후 에치백하여 그 표면이 평탄한 제 1 플레이트전극(220)을 형성함으로써 제 1 스토리지전극, 제 1 유전체막 및 제 1 플레이트전극으로 구성된 상기 제 1 캐패시터를 완성하는 제 2 공정, 결과물 전면에 제 7 절연막(34)을 형성하는 제 3 공정, 결과물 상에 제 2 기판(36)을 접착(wafe bonding)하는 제 4 공정, 결과물을 뒤집어 상기 제 2 기판(36)을 최하부에 놓은 제 5 공정, 상기 소자 분리막(22)의 표면을 엔드 포인트로 하고 상기 제 1 기판(10)을 식각 대상물로 한 에치백 공정을 행하여 상기 제 1 및 제 2 활성절연막 패턴(13 및 15) 상에 제 1 기판으로 된 제 1 및 제 2 활성영역(37 및 38)을 각각 형성하는 제 5 공정, 상기 제 1 및 제 2 활성영역의 표면에 게이트 산화막(44)을 형성하는 제 6 공정, 결과물 전면에 제 5 도전물질층 및 제 8 절연막(48)을 형성한 후, 제 1 및 제 2 게이트전극 형성을 위한 마스크 패턴(130 및 132)을 이용한 식각 공정을 행하여 상기 제 1 활성영역 상을 가로 지르는 제 1 게이트 전극(45) 및 제 2 활성영역 상을 가로지르는 제 2 게이트전극(46)을 형성하는 제 7 공정, 결과물 전면에 불순물을 도우프하여 제 1 트랜지스터를 구성하는 제 1 소오스(40) 및 제 1 드레인(41) 및 제 2 트랜지스터를 구성하는 제 2 소오스(42) 및 제 2 드레인(43)을 형성함으로써 상기 제 1 게이트전극(45), 제 1 소오스(40) 및 제 1 드레인(41)으로 구성되는 제 1 트랜지스터 및 상기 제 2 게이트전극(46), 제 2 소오스(42) 및 제 2 드레인(43)으로 구성되는 제 2 트랜지스터를 완성하는 제 8 공정 및 결과물 전면에 제 9 절연막(50)을 형성하는 제 9 공정으로 진행된다.
이때, 상기 제 4 도전물질층(220)은, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 약 2,000Å 정도의 두께로 증착하여 형성한다. 상기 제 7 절연막(34)를 구성하는 물질로 산화막을 사용한다. 상기 제 5 공정에서 행한 에치백 공정은, 예컨대 CMP와 같은 폴리싱 방식이다. 제 1 및 제 2 게이트전극(45 및 46)을 구성하는 상기 제 5 도전물질층은; 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질로 구성된다. 상기 제 1 소오스(40) 및 제 1 드레인(41)은 제 1 게이트전극(45)에 자기 정합되게, 그리고 상기 제 2 소오스(42) 및 제 2 드레인(43)은 제 2 게이트전극(46)에 자기 정합되게 형성되며 상기 활성절연막패턴들(13 및 15)의 표면과 그 하부면이 접하도록 형성된다. 상기 제 8 및 제 9 절연막(48 및 50)은, 예컨대 불순물이 도우프 되지 않은 순수 산화막으로 구성된다.
상기 제 8 절연막(48)은 제 1 및 제 2 트라인(이후의 공정에서 형성됨)을 제 1 및 제 2 드레인(41 및 43)에 각각 접속시키는 패드를 상기 제 1 및 제 2 드레인(41 및 43)에 각각 접속시키기 위한 접촉창 및 제 2 스토리지전극(이후의 공정에서 형성됨)을 제 2 소오스(42)에 접속시키는 패드를 상기 제 2 소오스(42)에 접속시키기 위한 접촉창을 상기 제 1 및 제 2 게이트전극(45 및 46)에 자기 정합되게 만들기 위하여 형성되었다.
제 3E 도, 제 4E 도, 제 5E 도 및 제 6E 도를 참조하면, 제 1 패드(53), 제 2 패드(54), 제 3 패드(55), 제 1 접촉창(56) 및 제 2 접촉창(57) 형성하는 공정을 도시한 것으로서, 이는 제 9 절연막이 형성되어 있는 결과물 전면에 상기 제 9 절연막을 식각 대상물로 한 식각 공정을 행함으로써, 상기 제 1 및 제 2 게이트전극을 다른 도전층으로부터 절연시키기 위한 보호막(52)을 형성함과 동시에, 이후의 공정에서 형성되는 제 1 비트라인, 제 2 비트라인 및 제 2 스토리지전극을 제 1 드레인(41), 제 2 드레인(43) 및 제 2 소오스(42)와 각각 접속시키기 위한 접촉창을 형성하는 제 1 공정, 결과물 전면에 제 6 도전물질층을 형성한 후, 제 1 패드, 제 2 패드 및 제 3 패드 형성을 위한 마스크 패턴(140,141 및 144)을 이용하고 상기 제 6 도전물질층을 식각 대상물로 한 사진식각 공정을 행하여 상기 제 1 드레인(41)과 접속하는 제 1 패드(53), 상기 제 2 드레인(43)과 접속하는 제 2 패드(54) 및 상기 제 2 소오스(42)와 접속하는 제 3 패드(55)를 형성하는 제 2 공정, 결과물 전면에 제 10 절연막(58)을 형성한 후 평탄화하는 제 3 공정 및 제 1 접촉창 및 제 2 접촉창 형성을 위한 마스크패턴(146 및 148)을 이용하고 상기 제 10 절연막을 식각대상물로 한 사진식각 공정을 행하여 상기 제 1 패드(53)을 부분적으로 노출시키는 제 1 접촉창(56) 및 상기 제 2 패드(54)를 부분적으로 노출시키는 제 2 접촉창(57)을 형성하는 제 4 공정으로 진행된다.
이때, 상기 제 6 도전물질층은, 예컨대 불순물이 도우프된 다결정실리콘을 약 1,000Å 정도의 두께로 증착하여 형성한다. 상기 제 10 절연막(58)은, 예컨대 산화막과 같은 절연물질을 화학기상증착법을 이용하여 약 2,000Å~4,000Å 정도의 두께로 증착하여 형성한다.
상기 패드들은 비트라인들 및 제 2 스토리지전극을 트랜지스터에 접속할 때, 접촉창의 어스펙트비(aspect ratio : 접촉창의 높이/접촉창의 폭)을 낮춰 접촉실패(contact failure)를 줄이기 위하여 형성된다.
제 3F 도, 제 4F 도, 제 5F 도 및 제 6F 도를 참조하면, 제 1 비트라인(62) 및 제 2 비트라인(63)을 형성하는 공정을 도시한 것으로서, 이는 제 1 및 제 2 접촉창이 형성되어 있는 결과물 전면에 제 7 도전물질층을 형성하는 제 1 공정 및 제 1 및 제 2 비트라인 형성을 위한 마스크패턴(150 및 152)을 이용하고 상기 제 7 도전물질층을 식각 대상물로 한 식각 공정을 행하여 상기 제 1 패드(53)을 통해 제 1 드레인(41)과 접속하는 제 1 비트라인(62) 및 상기 제 2 패드(54)를 통해 제 2 드레인(43)과 접속하는 제 2비트라인(63)을 형성하는 제 2 공정으로 진행된다.
이때, 상기 제 7 도전물질층은, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질로 구성된다. 상기 제 1 비트라인(62) 및 제 2 비트라인(63)을 활성영역 사이에서 그 길이 긴 모양으로 형성된다(상기 제3F도 참조).
제 3G 도, 제 4G 도, 제 5G 도 및 제 6G 도를 참조하면 제 2 커패시터(300,310 및 320)를 형성하는 공정을 도시한 것으로서, 이는 제 1 및 제 2 비트라인에 형성되어 있는 결과물 전면에 그 표면이 평탄화된 제 11 절연막(64)을 형성하는 제 1 공정, 상기 제 11 절연막(64) 상에 제 12 절연막(66), 제 13 절연막, 제 8 도전물질층 및 제 14 절연막을 차례대로 형성하는 제 2 공정, 제 3 접촉창 형성을 위한 마스크 패턴(160)을 이용하고 상기 제 3 패드(55) 상에 형성되어 있는 물질층을 식각 대상물로 한 식각공정을 행하여 상기 제 3 패드를 표면으로 노출시키는 제 3 접촉창(68)을 형성하는 제 3 공정, 결과물 전면에 제 9 도전물질층을 형성한 후, 제 2 스토리지전극 형성을 위한 마스크패턴(162)을 이용하고 상기 제 12 절연막(66)상에 형성되어 있는 물질층을 식각 대상물로 한 식각 공정을 행하여 제 2 스토리지전극(300)을 형성하는 제 4 공정, 상기 제 2 스토리지전극 표면에 제 2 유전체막(310)을 형성하는 제 5 공정, 결과물 전면에 제 10 도전물질층을 형성하여 제 2 플레이트전극(320)을 형성한 후 그 표면을 평탄화하는 제 6 공정 및 결과물 전면에 제 15 절연막(70)을 형성하는 제 7 공정으로 진행한다.
이때, 상기 제 11 절연막(64)은, 예컨대 산화막과 같은 절연물질을 약 2,000Å~3,000Å 정도의 두께로 증착하여 형성한다. 상기 제 12 절연막(66)은, 예컨대 실리콘나이트라이드(SiN)를 약 300Å~500Å 정도의 두께로 증착하여 형성한다. 상기 제 13 절연막 및 제 14 절연막은, 예컨대 산화막과 같은 절연물질을 화학기상증착법으로 증착하여 형성한다. 상기 제 8 도전물질층 및 제 9 도전물질층은, 에컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 증착하여 형성한다. 상기 제 10 도전물질층은 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 약 2,000Å 정도의 두께로 증착하여 형성한다. 제 15 절연막(70)은, 예컨대 산화막과 같은 절연물질로 구성된다.
상기 제 5G 도를 참조하면, 제 2 스토리지전극(300)은 제 3 패드(55)를 통해 제 2 소오스(42)와 접속하고, 제 2 스토리지전극의 최하면에는 상기 제 1 스토리지전극과 같이 언더컷이 형성되어 있다. 이때, 상기 제 12 절연막(66)은 언더컷을 형성하기 위해 상기 제 13 절연막을 제거하는 공정에 의해 그 하부 물질층이 손상되는 것을 방지하는 역할을 한다.
또한, 상기 제 3G 도를 참조하면, 제 2 스토리지전극 형성을 위한 마스크 패턴(162)은 상기 제 1 스토리지전극 형성을 위한 마스크 패턴(제3C도의 참조번호 120)과의 서로 어긋나면서도 부분적으로 겹치는 모양으로 형성되어 있다는 것을 알 수 있다.
따라서, 본 발명의 제 1 실시예에 의하면, 첫째, 같은 레벨의 물질층에 형성된 셀 트랜지스터를 기준으로 그 상부 및 하부에 각각 셀 커패시터를 형성함으로써, 셀 트랜지스터의 상부 또는 하부에만 셀 커패시터를 형성하던 종래에 비해 2배 이상의 셀 커패시턴스 향상을 꾀할 수 있다.
둘째, 소오스의 측면에 형성된 스페이서를 이용하여 스토리지전극과 소오스를 접속시키므로, 소오스 상부에 2차원적으로 형성된 접촉창을 통해 스토리지전극과 소오스의 접속을 꾀하던 종래에 비해, 활성영역에서의 게이트전극이 차지하는 비를 늘일 수 있다. 이는, 결과적으로 트랜지스터의 쇼트 채널 효과를 줄인다.
셋째, 각 스토리지전극의 최하면에 언더컷을 형성하므로, 셀 트랜지스터와 대향하는 것이 전하의 충전/방출이 거듭되는 스토리지전극이 아니라 일정 전압으로 고정되어 있는 플레이트전극이므로, 스토리지전극의 충전/방출에 의해 셀 트랜지스터의 특성이 불안정해지는 것을 방지할 수 있다.
제 7 도 및 제 8 도는 본 발명의 제 2 및 제 3 실시예에 의한 매몰 커패시터를 가진 DRAM을 제조하기 위해 도시한 레이아웃도들로서, 상기 제 3A 도에서 설명한 바와 같이, 제 1 및 제 2 스페이서를 활성절연막 패턴의 한 면에 뿐만 아니라, 두 면(제 7 도 참조) 또는 세 면(제 8 도 참조)에 까지 형성한다.
상기 제 2 및 제 3 실시예에 의하면, 제 1 및 제 2 스토리지전극과 접속하게 되는 제 1 및 제 2 스페이서의 면적을 확장할 수 있으므로, 제 1 및 제 2 스토리지전극과 제 1 및 제 2 소오스와의 접촉 특성을 제 1 실시예 보다 더 좋게 한 것이다.
제 7 도 및 제 8 도에 있어서, 상기 제 3A 도에서 참조한 도면부호와 동일한 도면부호는 동일 마스크 패턴을 나타낸다.
제 9 도는 본 발명의 제 4 실시에에 의한 매몰 커패시터를 가진 DRAM를 제조하기 위해 도시한 레이아웃도로서, 제 1 및 제 2 비트라인을 패드 통하지 않고 바로 트랜지스터의 드레인과 연결하는 방법을 설명한다. 이때, 도면부호 '190'은 제 3 패드를 제 2 소오스와 접속시키기 위한 접촉창 형성을 위한 마스크 패턴이고, '192'는 제 3 패드 형성을 위한 마스크 패턴이며, 상기 제 3E 도 내지 제 3G 도에서 참조한 도면부호와 동일한 도면부호는 동일 마스크 패턴을 의미한다.
제 10A 도 내지 제 10C 도는 상기 제 9 도의 AA선, BB선 및 CC선을 각각 잘라 본 단면도들로서, 제 3D 도, 제 4D 도, 제 5D 도 및 제 6D 도에서 제 9 절연막(50)을 형성하는 공정까지 행한 후, 제 3 패드를 제 2 소오스와 접속시키기 위한 접촉창 형성을 위한 마스크 패턴(190)을 이용하여 제 2 소오스(42) 근방의 상기 제 9 절연막을 식각 대상물로 한 식각 공정을 행하여 상기 제 2 소오스(42)를 표면으로 노출하는 제 1 공정, 결과물 전면에 제 6 도전물질층을 형성한 후, 제 3 패드 형성을 위한 마스크 패턴(192)을 이용하고 상기 제 6 도전물질층을 식각 대상물로 한 식각 공정을 행하여 제 2 스토리지전극을 제 2 소오스(42)에 접속시키기 위한 제 3 패드(55)를 형성하는 제 2 공정 및 상기 제 1 및 제 2 드레인(41 및 43) 상에 적층되어 있는 물질들을 제거하여 제 1 및 제 2 비트라인을 상기 제 1 및 제 2 드레인에 각각 접속시키기 위한 접촉창을 형성하는 제 3 공정을 행한다. 그 이후의 공정은 제 1 실시예와 동일하다.
이때, 제 10A 도 내지 제 10C 도에서 상기 제 3A 도 내지 제 60 도에서 참조한 참조부호와 동일한 도면부호는 동일 부분을 나타낸다.
따라서, 본 발명에 의한 반도체 메모리장치 및 그 제조방법에 의하면, 종래에 비해 두 배 이상의 셀 커패시턴스를 얻을 수 있을 뿐만 아니라, 셀 트랜지스터의 특성을 안정시킬 수 있고, 쇼트 채널효과를 줄일 수 있는, 차세대 DRAM 제조가 가능하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (16)
- 제 1 레벨에 형성된 제 1 트랜지스터와 제 2 트랜지스터; 제 1 트랜지스터와 연결되고 상기 제 1 레벨의 하부에 형성된 하부 스토리지전극; 및 제 2 트랜지스터와 연결되고 상기 제 1 레벨의 상부에 형성된 상부 스토리지전극을 포함하는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 트랜지스터들은 SOI(실리콘 온인슐레이터) 구조인 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 스토리지전극들은 각 트랜지스터의 소오스의 측면에 형성된 스페이서를 통해 상기 각 트랜지스터와 연결되는 모양으로 형성된 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 상부 스토리지전극과 하부 스토리지전극은 서로 어긋나게 겹치는 모양으로 형성된 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 스토리지전극 하부에 언더컷이 형성된 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 서로 격리된 제 1 활성영역과 제 2 활성영역; 상기 제 1 활상영역의 가장자리부에 소오스가 형성된 제 1 트랜지스터와 상기 제 2 활성영역의 가장자리부에 소오스가 형성된 제 2 트랜지스터; 제 1 트랜지스터의 상기 소오스의 측면에 형성된 제 1 스페이서와 제 2 트랜지스터의 상기 소오스의 측면에 형성된 제 2 스페이서; 및 상기 제 1 스페이서와 연결된 하부 스토리지전극과 상기 제 2 스페이서와 연결된 상부 스토리지전극을 포함하는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 6 항에 있어서, 상기 트랜지스터는 SOI 구조인 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 7 항에 있어서, 상기 스토리지전극들과 트랜지스터들 사이에 언더컷이 형성된 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 8 항에 있어서, 상기 스토리지전극들은 패드들을 통하여 상기 스페이스들과 연결된 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 9 항에 있어서, 상기 트랜지스터들을 구성하는 드레인들과 연결되는 비트라인들은 상기 활성영역들 사이에 위치하는 것을 특징으로 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 10 항에 있어서, 상기 비트라인들은 패드들을 통하여 상기 드레인들과 연결된 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 1 기판 상에 절연막 패턴을 형성한 후, 이를 식각마스크로 하여 상기 제 1 기판을 식각함으로써 서로 격리되고 돌출된 제 1 활성영역 및 제 2 활성영역을 형성하는 제 1 공정; 상기 활성영역들 측벽에 스페이서를 형성하는 제 2 공정; 트랜지스터의 소오스가 형성될 영역의 측벽에 형성되어 있는 상기 스페이스만 남겨 상기 제 1 활성영역과 접하는 제 1 스페이서 및 상기 제 2 활성영역과 접하는 제 2 스페이서를 형성하는 제 3 공정; 결과물 전면에 절연물질을 도포한 후 에치백하여 상기 활성영역들 사이에만 상기 절연물질로 채우는 제 4 공정; 결과물 상에 상기 제 1 스페이서와 연결되는 제 1 스토리지전극, 제 1 유전체막 및 제 1 플레이트전극으로 구성된 제 1 커패시터를 형성하는 제 5 공정; 상기 제 1 플레이트전극의 표면을 평탄화하는 제 6 공정; 상기 제 1 플레이트전극 상에 절연막을 형성한 후 제 2 기판을 접착하는 제 7 공정; 기판을 뒤집은 후, 상기 스페이서들이 표면으로 노출되도록 상기 제 1 기판을 에치백하여 제 1 활성영역 상에 제 1 트랜지스터 및 제 2 트랜지스터를 각각 형성하는 제 9 공정; 및 결과물 상에 상기 제 2 스페이서와 연결되는 제 2 스토리지전극, 제 2 유전체막 및 제 2 플레이트전극으로 구성된 제 2 커패시터를 형성하는 제 10 공정을 포함하는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치의 제조방법.
- 제 12 항에 있어서, 상기 제 9 공정 이후에, 상기 제 2 스페이서 및 트랜지스터의 드레인과 접속하는 제 1 패드 및 제 2 패드를 각각 형성하는 공정이 더 추가되는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치.
- 제 13 항에 있어서, 제 1 패드 및 제 2 패드를 형성하는 상기 공정 이후에, 상기 제 2 패드와 접속하고 상기 활성영역들 사이에 위치하는 비트라인을 형성하는 공정을 더 추가하는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치의 제조방법.
- 제 12 항에 있어서, 상기 제 9 공정 이후에, 상기 제 2 스페이서와 접속하는 제 1 패드를 형성하는 공정이 더 추가되는 것을 특징으로 하는 상·하로 분리된 커패시터를 갖는 반도체 메모리장치의 제조방법.
- 제 12 항에 있어서, 상기 제 4 공정 및 제 9 공정 이후에, 결과물 전면에 절연층을 형성하는 공정을 더 추가하고, 이 절연층은 스토리지전극들을 완성한 후에 제거하는 것을 특징으로 하는 상· 하로 분리된 커패시터를 갖는 반도체 메모리장치의 제조방법.
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940010487A KR0135803B1 (ko) | 1994-05-13 | 1994-05-13 | 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 |
| EP95303231A EP0682372B1 (en) | 1994-05-13 | 1995-05-12 | DRAM device with upper and lower capacitor and production method |
| RU95107653/28A RU2194338C2 (ru) | 1994-05-13 | 1995-05-12 | Полупроводниковое запоминающее устройство с конденсаторами, образованными над и под транзистором ячейки памяти (варианты), и способ его изготовления |
| TW084104722A TW271010B (ko) | 1994-05-13 | 1995-05-12 | |
| JP11439495A JP3571108B2 (ja) | 1994-05-13 | 1995-05-12 | 半導体メモリ装置およびその製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010487A KR0135803B1 (ko) | 1994-05-13 | 1994-05-13 | 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034443A KR950034443A (ko) | 1995-12-28 |
| KR0135803B1 true KR0135803B1 (ko) | 1998-04-24 |
Family
ID=19383014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940010487A KR0135803B1 (ko) | 1994-05-13 | 1994-05-13 | 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US5684316A (ko) |
| EP (1) | EP0682372B1 (ko) |
| JP (1) | JP3571108B2 (ko) |
| KR (1) | KR0135803B1 (ko) |
| CN (1) | CN1092403C (ko) |
| DE (1) | DE69523091T2 (ko) |
| RU (1) | RU2194338C2 (ko) |
| TW (1) | TW271010B (ko) |
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- 1995-05-12 JP JP11439495A patent/JP3571108B2/ja not_active Expired - Fee Related
- 1995-05-12 DE DE69523091T patent/DE69523091T2/de not_active Expired - Lifetime
- 1995-05-12 US US08/440,380 patent/US5684316A/en not_active Expired - Lifetime
- 1995-05-12 CN CN95106068A patent/CN1092403C/zh not_active Expired - Fee Related
- 1995-05-12 TW TW084104722A patent/TW271010B/zh active
- 1995-10-19 US US08/543,865 patent/US5661063A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120676B1 (ko) * | 2008-12-11 | 2012-03-23 | 이상윤 | 반도체 메모리 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846157A (ja) | 1996-02-16 |
| US5661063A (en) | 1997-08-26 |
| DE69523091T2 (de) | 2002-07-11 |
| EP0682372A1 (en) | 1995-11-15 |
| EP0682372B1 (en) | 2001-10-10 |
| US5684316A (en) | 1997-11-04 |
| RU95107653A (ru) | 1997-05-10 |
| JP3571108B2 (ja) | 2004-09-29 |
| RU2194338C2 (ru) | 2002-12-10 |
| TW271010B (ko) | 1996-02-21 |
| KR950034443A (ko) | 1995-12-28 |
| CN1113610A (zh) | 1995-12-20 |
| DE69523091D1 (de) | 2001-11-15 |
| CN1092403C (zh) | 2002-10-09 |
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