JPH1050962A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH1050962A
JPH1050962A JP9086329A JP8632997A JPH1050962A JP H1050962 A JPH1050962 A JP H1050962A JP 9086329 A JP9086329 A JP 9086329A JP 8632997 A JP8632997 A JP 8632997A JP H1050962 A JPH1050962 A JP H1050962A
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Abstract

(57)【要約】 【課題】 工程マージンの減少を克服しうる半導体装置
の製造方法を提供する。 【解決手段】 シリコン基板１００上に素子分離膜を形
成する段階と、活性領域内２１０にトランジスタと層間
絶縁膜を形成する段階と、複数個の第１コンタクトホー
ルを形成する段階と、パッド導電層を形成する段階と、
複数個のトレンチを形成する段階と、前段階の結果物の
全面に第１絶縁層を形成する段階と、第１絶縁層内に第
２コンタクトホールを形成する段階と、第２コンタクト
ホールを通してパッド導電層及びトランジスタのドレイ
ン領域と電気的に連結されるビットラインを形成する段
階と、第２絶縁層を形成する段階と、第３コンタクトホ
ールを形成する段階と、第３コンタクトホールを通して
パッド導電層及びトランジスタのソース領域と電気的に
連結されるストレージ電極を形成する段階とを具備す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シタの製造方法に係り、特に工程マージンの減少を克服
しうる半導体装置のキャパシタの製造方法に関する。
【０００２】
【従来の技術】一般的に高い集積度と速い動作速度の特
性を示しているＤＲＡＭは１つのトランジスタと１つの
キャパシタよりなる半導体素子の装置であって、セルキ
ャパシタンスを向上させるため表面積を増大させたり、
誘電物質の厚さを減少させたり、TaO2のような高誘電率
の物質を使用したりした。
【０００３】一方、キャパシタの表面積を増大させるた
めプレーナ構造よりスタックセル工程によるキャパシタ
が製造されたが、ＤＲＡＭのデザインルールが減少する
ことにより前記のようなスタックセル工程は２５６Ｍ級
の集積回路の形成過程で深刻な工程マージンの減少をも
たらすことになる。このような工程マージンの減少は現
在６４Ｍ級以上のＤＲＡＭスタック工程で最も普遍的に
使用される構造、即ちビットラインがストレージキャパ
シタの下部に存在する構造で写真蝕刻工程の焦点深度の
減少と重畳マージンの減少をもたらす。
【０００４】また、メモリセル面積の減少によるセルキ
ャパシタンスの減少はＤＲＡＭ（Dynamic Random Acces
s Memory）の集積度の増加に深刻な障害要因となる。こ
れはメモリセルの読出能力を低下させ、ソフトエラー率
を増加させるだけでなく、低電圧での素子動作を難しく
して作動時の過多電力消耗を誘発するので半導体メモリ
装置の高集積化のためには必ず解決すべき課題である。
【０００５】通常、約１．５μｍ2 のメモリセル面積を
有する６４Ｍｂ級ＤＲＡＭにおいては一般的な２次元的
スタック形メモリセルを使用すればTa2O5 のような高誘
電率の物質を使用しても充分なキャパシタンスを得にく
いので３次元的構造のスタック形キャパシタを提案して
キャパシタンスの増加を図っている。ここで、図１乃至
図３に基づき従来の技術によるキャパシタの製造方法を
説明すれば次のようである。
【０００６】まず、図１を参照すれば、半導体基板１上
で非活性領域として作用するフィールド酸化膜３により
限定された活性領域上に、ドレイン領域５、ソース領域
７及びゲート電極９を具備するトランジスタを形成し、
前記ゲート電極９を絶縁させる絶縁膜１１を所定の形で
形成する。引続き、その結果物の全面に第１層間絶縁膜
１５を形成してから部分的に蝕刻してビットラインコン
タクトホールを形成し、前記ビットラインコンタクトホ
ールを充填するように導電物を蒸着してからパタニング
することにより前記ドレイン領域５と接続される埋没ビ
ットライン１３を形成する。
【０００７】次いで、ビットライン１３及びトランジス
タが形成された結果物の全面に、第２層間絶縁膜１５’
を形成した後、ソース領域７の上部に積層されている第
１及び第２層間絶縁膜１５、１５’を部分的に蝕刻して
ストレージノードコンタクトホール１７を形成する。
図２を参照すれば、前記ストレージノードコンタクトホ
ール１７を充填しながら前記第２層間絶縁膜１５’上に
所定の厚さを有するように多結晶シリコン膜１９を形成
した後、前記多結晶シリコン膜１９上にストレージ電極
の形成のためのフォトレジストパターン２１を形成す
る。
【０００８】図３を参照すれば、フォトレジストパター
ン２１を蝕刻マスクとして前記多結晶シリコン膜１９の
一部を蝕刻してストレージ電極１９ａを形成し、ストレ
ージ電極１９ａが形成されたシリコン基板１の全面に誘
電体膜２３及び導電性のプレート電極２５を形成するこ
とによりキャパシタを具備する半導体装置を製造する。
【０００９】しかし、前記のような従来の半導体装置の
キャパシタの製造方法によれば、トランジスタのドレイ
ン領域５と電気的に接続されているビットライン１３を
絶縁させるための第１及び第２層間絶縁膜１５、１５’
によりストレージ電極１９ａとソース領域７との間の段
差が増大される。その結果、前記ストレージ電極１９ａ
を前記ソース領域７に電気的に連結させるためのコンタ
クトホールの形成時、重畳マージンが減少したり、焦点
深度が減少することになる。これにより、ストレージ電
極とソース領域との誤整列が発生する恐れが高まり、ソ
ース領域が露出されなくなり、その結果半導体装置の性
能を低下させる。
【００１０】
【発明が解決しょうとする課題】本発明は前記ような従
来の問題点を解消させるため創出されたものであって、
ストレージ電極とソース領域間の段差を減少させること
によりその性能を向上させうる半導体装置の製造方法を
提供することをその目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
本発明は、シリコン基板上に活性領域と素子分離領域と
を限定する素子分離膜を形成する段階と、前記活性領域
内にドレイン領域、ソース領域及びゲート電極よりなる
トランジスタを形成する段階と、前記トランジスタ上に
層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニ
ングして前記トランジスタのソース領域及びドレイン領
域を開口させる複数個の第１コンタクトホールを形成す
る段階と、前記第１コンタクトホールを充填するパッド
導電層を形成する段階と、前記パッド導電層及び層間絶
縁膜を部分的に蝕刻して複数個のトレンチを形成する段
階と、前記トレンチが形成された結果物の全面に第１絶
縁層を形成する段階と、前記第１絶縁層を部分的に蝕刻
して除去することにより前記トランジスタのドレイン領
域の上部に形成されたトレンチの表面を露出させる第２
コンタクトホールを形成する段階と、前記第２コンタク
トホールを充填する第１導電層を形成することにより前
記第２コンタクトホールを通してパッド導電層及びトラ
ンジスタのドレイン領域と電気的に連結されるビットラ
インを形成する段階と、ビットラインが形成された結果
物の全面に第２絶縁層を形成する段階と、前記第２絶縁
層をパタニングして前記トランジスタのソース領域の上
部の前記パッド導電層を部分的に露出させる第３コンタ
クトホールを形成する段階と、前記第３コンタクトホー
ルが形成された結果物の全面に第２導電層を形成した
後、パタニングして前記第３コンタクトホールを通して
パッド導電層及びトランジスタのソース領域と電気的に
連結されるストレージ電極を形成する段階とを具備する
ことを特徴とする半導体装置の製造方法を提供する。
【００１２】本発明の一実施例によれば、前記層間絶縁
膜は流動特性の良好な酸化物膜よりなる第１層間絶縁膜
と酸化物膜よりなる第２層間絶縁膜とで形成する。本発
明の一実施例によれば、前記層間絶縁膜を形成する段階
後、前記層間絶縁膜上に反射防止膜を形成する段階をさ
らに具備する。
【００１３】
【本発明の実施の形態】以下、添付された図面に基づき
本発明の望ましい一実施例を詳しく説明すれば次のよう
である。図４は本発明の実施例により製造されたＤＲＡ
Ｍセルを示した平面図である。図４を参照すれば、部材
番号１１０はゲート電極を、２１０は活性領域を、３１
０はビットラインを、４１０はストレージ電極を、Ｂ．
Ｈ．はビットラインコンタクトホールを、Ｓ．Ｈ．はス
トレージノードコンタクトホールを各々示す。
【００１４】図５乃至図８は本発明の一実施例による半
導体装置の製造方法を説明するため前記図４のＡ−Ａ’
線に沿って見た断面図であって、パッド導電層を形成す
る段階まで示す。図５を参照すれば、シリコン基板１０
０の表面に通常の局部的酸化工程（LOCal Oxidation of
Silicon）またはトレンチを用いた素子分離方法を使用
してフィールド酸化膜１０５を形成して活性領域２１０
を限定する。次いで、前記活性領域２１０上に熱酸化工
程を用いてゲート酸化膜（図示せず）を形成した後、ポ
リシリコンを蒸着してゲート電極用導電層を形成し、前
記ゲート電極用導電層上に化学気相蒸着によりシリコン
窒化物を約５００Å乃至３０００Åの厚さで蒸着させ窒
化物層を形成した後、前記窒化物層及びゲート電極用導
電層の一部を除去することによりゲート電極１１０とゲ
ート電極の上面を覆う絶縁層を形成する。以降、約６０
０℃乃至９５０℃の温度下で約３０Å乃至１００Åの厚
さを有するように酸化膜（図示せず）が形成でき、これ
によりゲート電極のパタニング時損傷されたゲート電極
が直せる。
【００１５】次いで、その結果物の全面に約２００Å乃
至２０００Åの厚さでシリコン窒化物を蒸着させた後、
乾式蝕刻工程及びエッチングバック工程を用いてゲート
電極１１０の側壁にスペーサの形の絶縁層を形成するこ
とにより、ゲート電極の上面及び側面を取囲むゲート絶
縁層１１１を形成する。以降、前記ゲート絶縁層１１１
を通して露出された前記シリコン基板１００に不純物注
入を行ってソース領域及びドレイン領域を具備するトラ
ンジスタを形成する。
【００１６】図６を参照すれば、前記ゲート絶縁層１１
１を通して露出された前記ソース領域及びドレイン領域
上に約６００℃乃至９５０℃の温度下で約１０Å乃至１
００Åの厚さを有する熱酸化膜１２１を形成し、その結
果物の全面にシリコン窒化物を化学気相蒸着工程により
蒸着させ約５０Å乃至５００Åの厚さを有する第１窒化
物層１２２を形成する。
【００１７】第１窒化物層１２２が形成された結果物の
全面にＢＰＳＧ，ＰＳＧ、Ｏ3 −ＴＥＯＳのように高温
で流動特性の良好な絶縁物質を化学気相蒸着工程により
ゲート電極１１０、ゲート絶縁層１１１及び第１窒化物
層１２２を合わせた厚さより厚い所定の厚さで蒸着させ
た後、高温雰囲気下でフローさせることにより第１層間
絶縁膜１３１を形成する。前記第１層間絶縁膜１３１を
ＢＰＳＧを用いて形成する場合、例えば約６０００Åの
厚さで前記第１窒化物層１２２上にＢＰＳＧを蒸着し、
約８００℃の高温の蒸気雰囲気または約８３０℃の高温
の窒素雰囲気下でフローさせる。
【００１８】引続き、前記第１窒化物層１２２が露出さ
れるまで化学機械研磨工程（ＣＭＰ）を用いて前記第１
層間絶縁膜１３１を研磨することにより第１層間絶縁膜
を所定の厚さで残存させ、その結果物の全面に高温酸化
物ＨＴＯ、プラズマＴＥＯＳまたはプラズマシラン等の
酸化物を化学気相蒸着工程等により約５００Å乃至５０
００Åの厚さで蒸着させることにより平坦な表面状態を
有する第２層間絶縁膜１４１を形成する。
【００１９】図７を参照すれば前記第２層間絶縁膜１４
１上に写真蝕刻工程により所定の形のパターンを具備し
たマスク（図示せず）を形成し、前記マスクのパターン
を通して露出される第２層間絶縁膜１４１の一部及び第
１層間絶縁膜１３１の一部を蝕刻工程により除去してト
ランジスタのソース領域及びドレイン領域領域を開放さ
せることにより、ストレージノードコンタクトホール及
びビットラインコンタクトホールを形成させる。この
際、前記蝕刻工程は第２層間絶縁膜１４１及び第１層間
絶縁膜１３１を前記第１窒化物層１２２に対して選択的
に除去する自体整列されたコンタクトエッチング（self
aligned contact etching）により行われる。
【００２０】この際、本発明の他の実施例によれば、写
真蝕刻工程がＫｒＦ等のＤＵＶ（deep UV ）写真蝕刻工
程により行われる際、非反射コーティング効果を得るた
めに前記第２層間絶縁膜１４１上に化学気相蒸着工程に
よりポリシリコンを約５００Åの厚さで蒸着させた後、
前記のような写真蝕刻工程及び自体整列されたコンタク
トエッチングを行ってストレージノードコンタクトホー
ル及びビットラインコンタクトホールを形成させる。
【００２１】そして、前記第２層間絶縁膜１４１上に残
存するマスクを除去し、前記ストレージノードコンタク
トホール及びビットラインコンタクトホールを通して露
出される前記第１窒化物層１２２の一部及び熱酸化膜１
２１を前記ゲート絶縁層１１１に対して蝕刻選択比のほ
とんどない残差処理工程等を用いて除去する。図８を参
照すれば、前記ストレージノードコンタクトホール及び
ビットラインコンタクトホールを完全に充填させること
だけでなく図面上に点線で示されているように前記第２
層間絶縁膜１４１上に所定の厚さを具備するように燐ド
ーピングされたポリシリコンを化学気相蒸着工程により
蒸着した後、化学機械研磨工程またはイオンミリング工
程のような平坦化工程により前記第２層間絶縁膜１４１
が露出されるまで前記燐ドーピングされたポリシリコン
を研磨することにより前記ストレージノードコンタクト
ホール及びビットラインコンタクトホールを充填するパ
ッド導電層１５１を形成する。
【００２２】図９乃至図１３は本発明の一実施例による
埋没ビットライン及びストレージ電極の形成方法を説明
するため前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見
た断面図であって、パッド導電層を形成する段階以降を
示す。ここで、各ＡはＢ−Ｂ’線に、各ＢはＣ−Ｃ’線
に沿って見た断面図である。図９Ａ及び図９Ｂを参照す
れば、前記パッド導電層１５１及び第２層間絶縁膜１４
１の表面上に写真蝕刻工程を用いてフォトレジストパタ
ーン（図示せず）を形成し、これをマスクとして前記パ
ッド導電層１５１の一部及び第２層間絶縁膜１４１の一
部を、反応性イオン蝕刻工程のような乾式蝕刻工程によ
り所定の深さで除去することによりトレンチＴを形成す
る。次いで、前記フォトレジストパターンを除去した
後、トレンチが形成された結果物の全面に化学気相蒸着
工程等によりシリコン酸化物（SiO2）、シリコン窒化物
（SiN ）またはSiONのような絶縁物質を所定の厚さで蒸
着させビットライン絶縁膜１６１を形成する。
【００２３】ここで、前記トレンチＴは以降の工程によ
り形成されるビットラインと同一なパターンで形成さ
れ、前記トレンチＴの形成深さは以降の工程により形成
されるビットラインが前記第２層間絶縁膜１４１に完全
に埋立てられたり、またはビットラインの一部のみが埋
立てられる状態で調節される。ここで、本発明の他の実
施例によれば、前記トレンチの形成のためのフォトレジ
ストを塗布する前、前記パッド導電層１５１及び第２層
間絶縁膜１４１の表面上にTEOS、HTO 、またはP-Silane
のような酸化物を化学気相蒸着工程により所定の厚さで
蒸着させ酸化膜（図示せず）を形成する段階がさらに具
備でき、この酸化膜はフォトレジストパターンの除去時
共に除去する。
【００２４】一方、前記ビットライン絶縁膜１６１はト
レンチＴが形成された結果物のトポロジーと同一に形成
され、前記トレンチＴにより限定されたビットラインの
線幅を減少させうる。それだけでなく、以降の蒸着工程
によりトランジスタのドレイン領域とパッド導電層１５
１を通して電気的に連結されるビットラインが隣接する
ビットラインと電気的に導通されることを防止し、また
トランジスタのソース領域に連結されたパッド導電層１
５１と電気的に導通されることを防止する。
【００２５】図１０Ａ乃至図１０Ｂを参照すれば、前記
ビットライン絶縁膜１６１上にフォトレジストを所定の
厚さで塗布させた後、写真蝕刻工程により所定の形に保
たれるフォトレジストパターン（図示せず）を形成し、
これをマスクとしてトランジスタのドレイン領域と電気
的に連結されている前記パッド導電層１５１に形成され
たトレンチＴの表面に形成されている前記ビットライン
絶縁膜１６１を除去する。
【００２６】この際、前記ビットライン絶縁膜１６１の
一部は異方性蝕刻特性の良好な反応性イオン蝕刻のよう
な乾式蝕刻により除去することが望ましく、これにより
前記トランジスタのドレイン領域と電気的に連結されて
いる前記パッド導電層１５１の一部を露出させるビット
ラインコンタクトホール（Ｂ．Ｈ．）が形成される。図
１１Ａ及び図１１Ｂを参照すれば、ビットラインコンタ
クトホール（Ｂ．Ｈ．）が形成された結果物の全面に化
学気相蒸着または物理気相蒸着のような蒸着工程を用
い、導電性物質を蒸着することにより、前記ビットライ
ンコンタクトホール（Ｂ．Ｈ．）充填してその結果物上
に所定の厚さで蒸着する。
【００２７】以降、前記第２層間絶縁膜１４１及びパッ
ド導電層１５１が露出されるまでにＣＭＰ工程を行って
前記導電性物質層の一部及び前記ビットライン絶縁膜１
６１を除去することにより、所定の線幅を有するビット
ライン３１０を形成する。この際、前記ビットライン３
１０は前記トランジスタのドレイン領域とパッド導電層
を通して電気的に連結され、隣接のトランジスタのドレ
イン領域と前記第２層間絶縁膜１４１により電気的に絶
縁される。また、前記ビットライン３１０はビットライ
ン絶縁膜１６１により前記トランジスタのソース領域及
びこれと電気的に導通されたパッド導電層と電気的に絶
縁され、よって前記ビットライン３１０は、図４に示さ
れているように、前記トランジスタのドレイン領域と電
気的に導通される反面に前記トランジスタのソース領域
と電気的に絶縁される。
【００２８】ここで、前記ビットライン３１０は不純物
がドーピングされた多結晶シリコンを化学気相蒸着工程
により蒸着した後、ＣＭＰ工程により平坦化させるダマ
シーン（damascene ）工程で形成したり、またはチタン
を蒸着させＲＴＡ（Rapid Thermal Annealing ）で反応
させた後、残存するチタンを除去し、次いで蒸着工程に
より形成されるＴｉＮ／Ｗ層をＣＭＰ工程により平坦化
させるダマシーン工程で形成する。
【００２９】この際、前記ＣＭＰ工程は前記ビットライ
ン絶縁膜１６１が露出されるまで行ったり、前記ビット
ラインコンタクトホールを充填するビットラインの一部
の厚さが蝕刻されるまで行える。図１２Ａ乃至図１２Ｂ
を参照すれば、ビットライン３１０が形成された結果物
上に酸化物または窒化物を化学気相蒸着工程または物理
気相蒸着工程により所定の厚さで蒸着することによりノ
ード絶縁膜３１１を形成し、前記ノード絶縁膜３１１上
にフォトレジストをスピンコーティングにより所定の厚
さで塗布した後、パタニングして所定の形のフォトレジ
ストパターン（図示せず）を形成する。
【００３０】次いで、前記フォトレジストパターンを通
して露出される前記ノード絶縁膜３１１の一部を異方性
蝕刻特性の良好な反応性イオン蝕刻（ＲＩＥ）工程のよ
うな乾式蝕刻により除去することにより、ストレージノ
ードコンタクトホール（Ｓ．Ｈ．）を形成する。この
際、前記ストレージノードコンタクトホール（Ｓ．
Ｈ．）を通して前記トランジスタのソース領域と電気的
に連結されている前記パッド導電層１５１の一部が露出
される。前記ビットライン３１０が前記第２層間絶縁膜
１４１及びパッド導電層１５１に埋立てられた状態であ
るので前記ノード絶縁膜３１１の積層が厚く形成されな
くてもよい。従って、前記ストレージノードコンタクト
ホール（Ｓ．Ｈ．）は容易に形成されうる。
【００３１】図１３Ａ乃至図１３Ｂを参照すれば、スト
レージノードコンタクトホール（Ｓ．Ｈ．）が形成され
た結果物上に導電性物質を化学気相蒸着工程または物理
気相蒸着工程により所定の厚さで蒸着させ、前記ストレ
ージノードコンタクトホール（Ｓ．Ｈ．）を通して前記
トランジスタのソース領域と電気的に連結される導電層
を形成させた後、前記導電層上に写真蝕刻工程により形
成されるマスクパターンを用いて前記導電層を所定の形
でパタニングすることにより複数個のストレージ電極４
１０を形成する。
【００３２】以降、示されなかったが、前記ストレージ
電極４１０上に誘電特性の良好な誘電物質及び導電物質
を順次的に積層させることにより、誘電層及びプレート
電極を形成する。
【００３３】
【発明の効果】前述したように本発明によれば、ビット
ラインをパッド導電層及び第２層間絶縁膜内に埋立てら
れた状態で形成することにより、キャパシタオーバー・
ビットラインの構造で形成されるＤＲＡＭキャパシタの
ストレージ電極とトランジスタのソース領域間の段差を
減少させうる。従って、ストレージ電極とソース領域と
の誤整列が発生する可能性を減少させるだけでなく、ソ
ース領域を完全にオープンさせうるので半導体装置の性
能向上が可能である。
【００３４】以上、前記内容は本発明の望ましい一実施
例を添付の図面に基づきただ例示したものであって、本
発明の当業者は添付された請求範囲に記載された本発明
の要旨の変更なく本発明に対した修正及び変更が可能で
ある。
【図面の簡単な説明】
【図１】従来の技術による半導体装置の製造方法を説明
するため示した断面図である。
【図２】従来の技術による半導体装置の製造方法を説明
するため示した断面図である。
【図３】従来の技術による半導体装置の製造方法を説明
するため示した断面図である。
【図４】本発明の一実施例により製造された半導体装置
を概略的に示した平面図である。
【図５】本発明の一実施例による半導体装置の製造方法
を説明するため前記図４のＡ−Ａ’線に沿って見た断面
図である。
【図６】本発明の一実施例による半導体装置の製造方法
を説明するため前記図４のＡ−Ａ’線に沿って見た断面
図である。
【図７】本発明の一実施例による半導体装置の製造方法
を説明するため前記図４のＡ−Ａ’線に沿って見た断面
図である。
【図８】本発明の一実施例による半導体装置の製造方法
を説明するため前記図４のＡ−Ａ’線に沿って見た断面
図である。
【図９】Ａ乃至Ｂは、本発明の一実施例による埋没ビッ
トライン及びストレージ電極の形成方法を説明するため
前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面図
である。
【図１０】Ａ乃至Ｂは、本発明の一実施例による埋没ビ
ットライン及びストレージ電極の形成方法を説明するた
め前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面
図である。
【図１１】Ａ乃至Ｂは、本発明の一実施例による埋没ビ
ットライン及びストレージ電極の形成方法を説明するた
め前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面
図である。
【図１２】Ａ乃至Ｂは、本発明の一実施例による埋没ビ
ットライン及びストレージ電極の形成方法を説明するた
め前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面
図である。
【図１３】Ａ乃至Ｂは、本発明の一実施例による埋没ビ
ットライン及びストレージ電極の形成方法を説明するた
め前記図４のＢ−Ｂ’及びＣ−Ｃ’線に沿って見た断面
図である。
【符号の説明】
１００ シリコン基板 １０５ フィールド酸化膜（素子分離膜） １１０ ゲート電極 １１１ ゲート絶縁膜 １２１ 熱酸化膜 １２２ 第１窒化物層 １３１ 第１層間絶縁層 １４１ 第２層間絶縁層 １５１ パッド導電層 １６１ ビットライン絶縁膜 ２１０ 活性領域 ３１０ ビットライン ４１０ ストレージ電極 Ｂ．Ｈ． ビットラインコンタクトホール Ｓ．Ｈ． ストレージノードコンタクトホール

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に活性領域と素子分離領
    域とを限定する素子分離膜を形成する段階と、 前記活性領域内にドレイン領域、ソース領域及びゲート
    電極よりなるトランジスタを形成する段階と、 前記トランジスタ上に層間絶縁膜を形成する段階と、 前記層間絶縁膜をパタニングして前記トランジスタのソ
    ース領域及びドレイン領域を開口させる複数個の第１コ
    ンタクトホールを形成する段階と、 前記第１コンタクトホールを充填するパッド導電層を形
    成する段階と、 前記パッド導電層及び層間絶縁膜を部分的に蝕刻して複
    数個のトレンチを形成する段階と、 前記トレンチを形成する段階の結果物の全面に第１絶縁
    層を形成する段階と、 前記第１絶縁層を部分的に蝕刻して除去することにより
    前記トランジスタのドレイン領域の上部に形成されたト
    レンチの表面を露出させる第２コンタクトホールを形成
    する段階と、 前記第２コンタクトホールを充填する第１導電層を形成
    することにより前記第２コンタクトホールを通してパッ
    ド導電層及びトランジスタのドレイン領域と電気的に連
    結されるビットラインを形成する段階と、 前記ビットラインを形成する段階の結果物の全面に第２
    絶縁層を形成する段階と、 前記第２絶縁層をパタニングして前記トランジスタのソ
    ース領域の上部の前記パッド導電層を部分的に露出させ
    る第３コンタクトホールを形成する段階と、 前記第３コンタクトホールを形成する段階の結果物の全
    面に第２導電層を形成した後、パタニングして前記第３
    コンタクトホールを通してパッド導電層及びトランジス
    タのソース領域と電気的に連結されるストレージ電極を
    形成する段階とを具備することを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 前記トランジスタのゲート電極はシリコ
    ン窒化物よりなるスペーサを具備するゲート絶縁層によ
    り絶縁されることを特徴とする請求項１に記載の半導体
    装置の製造方法。
  3. 【請求項３】 前記層間絶縁膜は流動特性の良好な酸化
    物よりなる第１層間絶縁膜と酸化物よりなる第２層間絶
    縁膜とを積層して形成することを特徴とする請求項２に
    記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１層間絶縁膜は化学−機械的研磨
    工程を用いて平坦化することを特徴とする請求項３に記
    載の半導体装置の製造方法。
  5. 【請求項５】 前記層間絶縁膜を形成する段階後、前記
    層間絶縁膜上に反射防止膜を形成する段階をさらに具備
    することを特徴とする請求項１に記載の半導体装置の製
    造方法。
  6. 【請求項６】 前記パッド導電層は燐がドーピングされ
    たポリシリコンで形成することを特徴とする請求項１に
    記載の半導体装置の製造方法。
  7. 【請求項７】 前記第２コンタクトホール及び第３コン
    タクトホールは異方性特性の良好な乾式蝕刻工程を用い
    て形成することを特徴とする請求項１に記載の半導体装
    置の製造方法。
  8. 【請求項８】 前記第１絶縁層の厚さを調節してビット
    ラインの線幅を調節することを特徴とする請求項１に記
    載の半導体装置の製造方法。
  9. 【請求項９】 前記ビットラインを形成する段階は、不
    純物がドーピングされた多結晶シリコン層を形成する工
    程及び前記多結晶シリコン層を形成する工程の結果物の
    表面を化学−機械的研磨工程を用いて平坦化する工程よ
    りなることを特徴とする請求項１に記載の半導体装置の
    製造方法。
  10. 【請求項１０】 前記化学−機械的研磨工程は前記パッ
    ド導電層が露出されるまでに行うことを特徴とする請求
    項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記化学−機械的研磨工程は前記第１
    絶縁層が露出されるまでに行うことを特徴とする請求項
    ９に記載の半導体装置の製造方法。
  12. 【請求項１２】 前記化学−機械的研磨工程は第２コン
    タクトホールを充填する第２導電層が所定の厚さに蝕刻
    されるまでに行うことを特徴とする請求項９に記載の半
    導体装置の製造方法。
  13. 【請求項１３】 前記ビットラインを形成する段階は、
    チタンを蒸着する工程、チタンとシリコンを反応させて
    から残存するチタンを除去する工程、ＴｉＮ／Ｗを蒸着
    してＴｉＮ／Ｗ層を形成する工程及び前記ＴｉＮ／Ｗ層
    を形成する工程の結果物の表面を前記パッド導電層が露
    出されるまでに化学−機械的研磨工程を用いて平坦化す
    る工程よりなることを特徴とする請求項１に記載の半導
    体装置の製造方法。
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