JP4406945B2 - 半導体記憶装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000003860 storage Methods 0.000 claims description 340
- 238000000034 method Methods 0.000 claims description 107
- 238000005530 etching Methods 0.000 claims description 65
- 239000003990 capacitor Substances 0.000 claims description 61
- 230000015572 biosynthetic process Effects 0.000 claims description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 8
- 238000013461 design Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 160
- 239000011229 interlayer Substances 0.000 description 85
- 230000008569 process Effects 0.000 description 78
- 238000005229 chemical vapour deposition Methods 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 229920005591 polysilicon Polymers 0.000 description 29
- 239000012535 impurity Substances 0.000 description 18
- 238000001020 plasma etching Methods 0.000 description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000009413 insulation Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 239000012466 permeate Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）などの記憶ノード電極を有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
近年のＶＬＳＩ等の半導体装置においては、３年で７割の縮小化を実現し、高集積化および高性能化を達成してきた。例えば、ＤＲＡＭは、スイッチング用のメタル−酸化物−半導体積層体を有する電界効果型トランジスタ（ＭＯＳＦＥＴ）とメモリキャパシタとを有するメモリセル構造を持っており、半導体デバイスにおけるプロセスドライバーとして、学会レベルにおいては１Ｇｂの記憶容量を持つＤＲＡＭの発表も行われているなど、近年ますます微細化、縮小化され、大容量化、高集積化が進められている。その微細化に伴いメモリセル面積は縮小化され、メモリキャパシタの占有面積も縮小化している。
【０００３】
しかしながら、動作マージンを確保し、アルファー線によるソフトエラー耐性を確保して記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量ＣｓはＤＲＡＭの世代にかかわらず１ビットあたり２０〜３０ｆＦと一定値に保たれている。
【０００４】
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、その蓄積容量Ｃｓは必要量確保する必要があり、そのための様々な工夫がなされてきた。
【０００５】
例えば、キャパシタ絶縁膜の膜厚を薄くすることにより蓄積容量を増加させる方法の他、キャパシタ絶縁膜として窒化シリコン膜と酸化シリコン膜の複合膜であるＯＮ膜（あるいはＯＮＯ膜）に代わって、比誘電率の高い酸化タンタル（Ta2O5 ）、ＢＳＴあるいはＳＴＯなどを用い、キャパシタ絶縁膜の構成材料を改良することによりキャパシタの蓄積容量を増加させるなどの方法が開発されている。
【０００６】
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリ・キャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの接地している電極）とその間のキャパシタ絶縁膜とを有しており、記憶ノード電極とプレート電極の表面積を増加することによりキャパシタの蓄積容量を増加させることができる。
【０００７】
従来は平面的な構造を持つプレーナ型が使用されていたが、現在では記憶ノード電極を立体化して複雑な形状とし、記憶ノード電極の側壁面などを利用し、キャパシタの占有面積は増加させずに記憶ノード電極の表面積を増加させて蓄積容量を増加させることが一般的となっている。立体化した記憶ノード電極として、例えば、スタック型およびトレンチ型などがある。
トレンチ型は基板に対して深さ方向に記憶ノード電極を形成したもので、基板を掘ることによる弊害を検討する必要がある。一方スタック型はＣＯＢ（capacitor over bitline）とＣＵＢ（capacitor under bitline ）という２タイプに分類でき、中でもＣＯＢのスタック型の場合、ビット線よりも後にキャパシタ（記憶ノード電極）を形成するため、セル領域上に微細加工で決まる最大のキャパシタ（記憶ノード電極）を形成することができる利点がある。
【０００８】
上記のようなＣＯＢのスタック型には、ペデスタルスタック（Pedestal Stack）型、フィン（Fin ）型、シリンダ（Cylinder）型（クラウン（Crown ）型）などの様々なタイプが開発されている。シリンダ型には、円筒部分が１重構造のタイプのほか２重構造のタイプも開発されている。また、同じく表面積を増やす目的で記憶ノード電極表面を粗面化する方法や、ポリシリコン電極の形成温度を制御して表面に半円球の凹凸を設ける方法も開発されている。
なかでも、シリンダ型記憶ノード電極は電極の周囲長を有効に表面積として使用できるため、その占有面積の縮小化の中においても、蓄積容量を確保しやすく、半導体記憶装置の微細化、高集積化および縮小化に最も適した電極構造の一つである。シリンダ型の記憶ノード電極を形成する方法としては、例えば凸型の酸化膜の側壁部にサイドウォール状の電極を形成する方法と、凹型の酸化膜の内壁に電極材料を形成する方法とに大別される。一般的には、後者の方がリソグラフィーの露光マージンおよび焦点深度に対する余裕が大きくとれるので、さらなる微細化に対して有利である。
【０００９】
上記の従来方法によるシリンダ型の記憶ノード電極を有する半導体記憶装置およびその製造方法について図１５〜２１を参照して説明する。
【００１０】
図１５（ａ）は、上記の従来方法によるシリンダ型の記憶ノード電極を有する半導体記憶装置の断面図であり、図１５（ｂ）は図１５（ａ）中の領域Ｘの拡大図である。
シリコン半導体基板１０上のトレンチ型の素子分離絶縁膜２０に区切られた活性領域上に、不図示のゲート絶縁膜、ゲート電極Ｇおよびソース・ドレイン拡散層１１などからなるトランジスタが形成されており、その上層に例えば酸化シリコンからなる第１層間絶縁膜２１が形成されている。
【００１１】
第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する第１記憶ノードコンタクトホールＣＨ１が開口され、第１記憶ノードコンタクトプラグＰ１が埋め込まれている。さらに、第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する不図示のビットコンタクトホールが開口され、ビットコンタクトプラグが埋め込まれている。第１層間絶縁膜２１の上層には例えば酸化シリコンからなる第２層間絶縁膜２２が形成されており、その上層に例えばポリサイド構造のビット線３３が形成され、上記のビットコンタクトプラグに接続している。
【００１２】
ビット線３３を被覆して例えば窒化シリコンからなる第３層間絶縁膜２３が形成されており、その上層に例えば酸化シリコンからなる第４層間絶縁膜２４が形成されており、その上層に例えば窒化シリコンからなる第５層間絶縁膜２５が形成されている。第３〜第５層間絶縁膜（２３，２４，２５）を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２が開口され、第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトプラグＰ２が埋め込まれている。
【００１３】
第２記憶ノードコンタクトプラグＰ２の上方には、例えば導電性不純物を含有するポリシリコンからなる記憶ノード電極３７ａが第２記憶ノードコンタクトプラグＰ２に接続するように形成されている。記憶ノード電極３７ａの表面を被覆して、例えばＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８が形成されており、その上層には例えば導電性不純物を含有するポリシリコンからなるプレート電極３８が形成されており、記憶ノード電極３７ａ、キャパシタ絶縁膜２８およびプレート電極３８からなるメモリキャパシタが形成されている。
【００１４】
次に、上記の図１５に示す半導体記憶装置の製造方法について説明する。まず、図１６（ａ）に至るまでの工程について説明する。半導体基板１０に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜２０を形成し、活性領域において不図示のゲート絶縁膜、ゲート電極Ｇおよびソース・ドレイン拡散層１１を形成し、トランジスタを形成する。
次に、例えばＣＶＤ（Chemical Vapor Deposition ）法により酸化シリコンを堆積させ、第１層間絶縁膜２１を形成し、ビットコンタクトホール（不図示）およびソース・ドレイン拡散層１１を露出させる第１記憶ノードコンタクトホールＣＨ１を第１層間絶縁膜２１に開口する。
次に、例えばＣＶＤ法により導電性不純物を含有するポリシリコンなどでビットコンタクトおよび第１記憶ノードコンタクトホールＣＨ１内を埋め込み、ビットコンタクトプラグ（不図示）および第１記憶ノードコンタクトプラグＰ１を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積させ、第２層間絶縁膜２２を形成し、その上層に例えばポリサイド構造を有するビット線３３を上記のビットコンタクトプラグと接続するようにして形成する。
次に、例えばＣＶＤ法によりビット線３３を被覆して全面に窒化シリコンを堆積させ、第３層間絶縁膜２３を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積させ、第４層間絶縁膜２４を形成する。
次に、例えばＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁膜２５を形成する。
【００１５】
次に、図１６（ｂ）に示すように、例えばＣＶＤ法により第５層間絶縁膜の上層にポリシリコンを堆積させ、第２記憶ノードコンタクトホールの開口パターンに加工して、マスク層３４を形成する。
【００１６】
次に、図１７（ｃ）に示すように、例えばＣＶＤ法によりマスク層３４の上層にポリシリコンを堆積させ、サイドウォールマスク用層３５を形成する。
【００１７】
次に、図１７（ｄ）に示すように、例えばＲＩＥ（反応性イオンエッチング）などのエッチングを施し、マスク層３４の側壁部を覆う部分を残してサイドウォールマスク用層３５を除去し、サイドウォールマスク層３５ａを形成する。このときマスク層３４ａも肩部が丸く成形される。
【００１８】
次に、図１８（ｅ）に示すように、マスク層３４ａおよびサイドウォールマスク層３５ａをマスクとしてＲＩＥなどのエッチングを施し、第２層間絶縁膜２２、第３層間絶縁膜２３、第４層間絶縁膜２４および第５層間絶縁膜２５を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２を開口する。
【００１９】
次に、図１８（ｆ）に示すように、例えばＣＶＤ法により導電性不純物を含有するポリシリコンなどで第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトホールＣＨ２内を埋め込んで全面に堆積させ、第２記憶ノードコンタクトプラグ用層３６を形成する。
【００２０】
次に、図１９（ｇ）に示すように、例えばＲＩＥなどのエッチングによりエッチバックし、第２記憶ノードコンタクトホールＣＨ２の内部を残して、第２記憶ノードコンタクトホールＣＨ２の外部に堆積されたポリシリコンを除去し、第２記憶ノードコンタクトプラグＰ２（３６ａ）を形成する。
【００２１】
次に、図１９（ｈ）に示すように、例えばＣＶＤ法により第２記憶ノードコンタクトプラグＰ２および第５層間絶縁膜２５の上層全面に酸化シリコンを堆積させ、第１記憶ノード形成用層２６を形成する。
【００２２】
次に、図２０（ｉ）に示すように、フォトリソグラフィー工程により第１記憶ノード形成用層２６の上層にレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、記憶ノード電極の型となる開口部Ｈを形成する。
【００２３】
次に、図２０（ｊ）に示すように、例えば、ＣＶＤ法により記憶ノード電極の型となる開口部Ｈの側壁を被覆して全面にリンなどの導電性不純物を含有するポリシリコンあるいはアモルファスシリコンを堆積させ、第２記憶ノードコンタクトプラグＰ２と接続する記憶ノード電極用層３７を形成する。
次に、例えばＣＶＤ法により記憶ノード電極用層３７の上層に、記憶ノード電極の型となる開口部Ｈを埋め込んで酸化シリコンを堆積させ、第２記憶ノード形成用層２７を形成する。
【００２４】
次に、図２１（ｋ）に示すように、例えば上方から第２記憶ノード形成用層２７と記憶ノード電極用層３７を順次エッチバックする、あるいはＣＭＰ法により上方から研磨することにより、個々に分割された記憶ノード電極３７ａおよび第２記憶ノード形成用層とする。
次に、例えばフッ酸系のウェットエッチングを施して、第１記憶ノード形成用層２６および第２記憶ノード形成用層２７を除去する。このとき、例えば窒化シリコンからなる第５層間絶縁膜２５はエッチングストッパとして機能する。
【００２５】
次に、図２２（ｌ）に示すように、例えば記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウェットエッチングにより除去した後、ＲＴＮ（Rapid Thermal Nitridation ）法および減圧ＣＶＤ法により窒化シリコン層を形成し、さらに熱酸化処理により窒化シリコン層の表層に酸化シリコン層を形成することにより、記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成する。
【００２６】
次に例えばＣＶＤ法により導電性不純物を含有するポリシリコンを堆積させてプレート電極３８を形成し、図１５に示す構造を有するキャパシタを完成させる。以降の工程としては、キャパシタなどの被覆して全面に上層絶縁膜を形成し、必要に応じて上層配線を形成するなどして、所望の半導体記憶装置を製造することができる。
【００２７】
【発明が解決しようとする課題】
しかしながら、上記の従来方法においては、（第２）記憶ノードコンタクトプラグの形成工程において、ＲＩＥなどのエッチングによりエッチバック時に、プラグロスが大きくなる場合がある。プラグロスが大きい場合には、記憶ノード形成用層のパターン加工工程において記憶ノードコンタクトプラグの上面を露出させることが困難となり、図２２に示すように、記憶ノードコンタクトプラグＰ２と記憶ノード電極３７ａとの接続不良Ｆが発生する。
【００２８】
また、上記の接続不良Ｆにまで至らない場合でも、以下の問題が発生する場合がある。図２３（ａ）は、上記の半導体記憶装置の製造方法において、記憶ノード電極用層３７を形成する工程までを示す断面図であり、図２３（ｂ）は図２３（ａ）中の領域Ｘにおける拡大図である。ここで、第１記憶ノード形成用層２６に形成された記憶ノード電極の型となる開口部Ｈの一方の端部が、記憶ノードコンタクトプラグＰ２の上部に位置する程度に、開口部Ｈが図面上左側に距離Δ分ずれて形成された場合を示している。
【００２９】
上記のように、開口部Ｈの一方の端部が、記憶ノードコンタクトプラグＰ２の上部に位置する場合、図２４（ａ）および同図中に領域Ｘの拡大図である図２４（ｂ）に示すように、例えばフッ酸系のウェットエッチングを施して、第１記憶ノード形成用層２６を除去するときに、記憶ノードコンタクトプラグＰ２と第５層間絶縁膜２５（エッチングストッパ）の間隙部からエッチング液Ｅが浸透し、第５層間絶縁膜２５の下層の第４層間絶縁膜２４などがエッチング除去されてしまい、最悪の場合にはビット線と記憶ノードのショートが発生する。
【００３０】
上記の問題を回避するために、第５層間絶縁膜（エッチングストッパ）を厚膜化して、記憶ノードコンタクトプラグの上面が第５層間絶縁膜の下面を下回らないようにする方法が考えられるが、この場合、層間絶縁膜全体の膜厚が厚くなってしまい、また、記憶ノードコンタクトプラグを露出させる開口が不十分となりやすくなり、上記の記憶ノードコンタクトプラグと記憶ノード電極間の接続不良を発生しやすくするなどの不都合があった。
【００３１】
本発明は、上記の問題に鑑みなされたものであり、従って本発明の目的は、ＤＲＡＭなどメモリキャパシタを有する半導体記憶装置において、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置およびその製造方法を提供することである。
【００３２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置を製造するために、基板にトランジスタを形成する工程と、前記トランジスタを被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記トランジスタのソース・ドレイン領域に達する記憶ノードコンタクトホールを開口する工程と、前記記憶ノードコンタクトホール内を導電体で埋め込んで記憶ノードコンタクトプラグを形成する工程と、前記第１絶縁膜の上層に前記第１絶縁膜とエッチング選択比の異なる第２絶縁膜を形成する工程と、前記第２絶縁膜の上層に前記第２絶縁膜とエッチング選択比の異なる第３絶縁膜を形成する工程と、前記第２絶縁膜および前記第３絶縁膜に、記憶ノード電極を形成するための型となり、前記記憶ノードコンタクトプラグの少なくとも上面を露出させる開口部を開口する工程と、前記第２絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を選択的に除去するエッチングにより、前記開口部の底面および側壁面を後退させる工程と、前記開口部を型として、前記第２絶縁膜と接触させながら、前記記憶ノードコンタクトプラグに接続して記憶ノード電極を形成する工程と、前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜を除去する工程と、前記記憶ノード電極の上層にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の上層にプレート電極を形成する工程とを有し、前記開口部の底面および側壁面を後退させる工程においては、前記底面において前記記憶ノードコンタクトプラグが前記開口部内に凸に突き出るように前記底面を、前記側壁面において前記第２絶縁膜が前記開口部内に凸に突き出るように前記側壁面をそれぞれ５ｎｍ以上後退させ、前記後退の幅の上限は使用する世代の最小設計寸法の半分程度である。
【００３３】
上記の本発明の半導体記憶装置によれば、記憶ノード電極と記憶ノードコンタクトプラグが、少なくとも記憶ノードコンタクトプラグの上面および側面の一部において接続して形成されている。従来は記憶ノードコンタクトプラグの上面のみで接続していたので、プラグロスが大きい場合には十分記憶ノードコンタクトプラグの上面を露出させることが困難な場合があったが、記憶ノードコンタクトプラグの上面および側面の一部において接続するようにすることで、確実に記憶ノード電極と記憶ノードコンタクトプラグ接続することが可能となる。
【００３４】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記開口部の底面および側壁面を後退させる工程においては、等方性エッチングにより前記第２絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を選択的に除去し、また、好適には、前記記憶ノードコンタクトプラグを形成する工程においては、前記記憶ノードコンタクトプラグの上面の高さが前記第１絶縁膜の表面の高さと一致するように前記記憶ノードコンタクトプラグを形成し、さらに、好適には、前記記憶ノードコンタクトプラグを形成する工程においては、前記記憶ノードコンタクトプラグの上面の高さが前記第１絶縁膜の表面の高さと一致するように前記記憶ノードコンタクトプラグを形成する。
【００３５】
また、上記の目的を達成するため、本発明の半導体記憶装置の製造方法は、前記記憶ノード電極を形成する工程が、前記開口部を型として、前記第２絶縁膜と接触させながら、前記記憶ノードコンタクトプラグに接続して記憶ノード電極用層を形成する工程と、前記記憶ノード電極用層の上層に第４絶縁膜を形成する工程と、前記第４絶縁膜の上面から研磨して前記記憶ノード電極用層を個々の記憶ノード電極に分割する工程とを含み、前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜を除去する工程においては、同時に前記第４絶縁膜を除去することを特徴とする。
【００３６】
上記の本発明の半導体記憶装置の製造方法によれば、第２絶縁膜および第３絶縁膜に、記憶ノード電極を形成するための型となる開口部を開口した後に、開口部の底面および側壁面を後退させることにより、底面において記憶ノードコンタクトプラグが開口部内に凸に突き出るように前記底面を後退させることが可能となり、記憶ノード電極と記憶ノードコンタクトプラグを少なくとも記憶ノードコンタクトプラグの上面および側面の一部において接続させることができる。これにより、確実に記憶ノード電極と記憶ノードコンタクトプラグ接続することが可能となる。
また、側壁面において前記第２絶縁膜が開口部内に凸に突き出るように側壁面を後退させることが可能となり、記憶ノード電極と第２絶縁膜とを間隙のないように接触させて、第２絶縁膜をエッチングストッパとして第３絶縁膜を除去する場合に、第２絶縁膜の下層の第１絶縁膜が除去されてしまうことを防止できる。
【００３７】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記トランジスタの上層に絶縁膜を介してビット線を形成する工程と、前記トランジスタおよび前記ビット線を前記第１絶縁膜で被覆する工程とを有する。ＣＯＢ（capacitor over bitline）型のキャパシタ（記憶ノード電極）として、セル領域上に微細加工で決まる最大のキャパシタ（記憶ノード電極）を形成することができる。
【００３８】
上記の本発明の半導体記憶装置製造方法は、好適には、前記第１絶縁膜および前記第３絶縁膜を酸化シリコンにより形成する。
【００３９】
また、上記の目的を達成するため、本発明は、
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置を製造するために、基板にトランジスタを形成する工程と、前記トランジスタを被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記トランジスタのソース・ドレイン拡散層を露出させる第１記憶ノードコンタクトホールを形成する工程と、前記第１記憶ノードコンタクトホール内を前記ソース・ドレイン拡散層と同じ導電型の導電体で埋め込んで第１記憶ノードコンタクトプラグを形成する工程と、前記第１記憶ノードコンタクトプラグの上面を被覆する、前記第１絶縁膜と選択比の異なる第２絶縁膜を形成する工程と、前記第２絶縁膜の上層に、前記第２絶縁膜と同じ材料からなる第３絶縁膜を形成する工程と、前記第３絶縁膜の上層に、前記第３絶縁膜と選択比の異なる第４絶縁膜を形成する工程と、前記第４絶縁膜の上層に第２記憶ノードコンタクトホールの開口パターンに加工して、第２マスク層および第２サイドウォールマスク層を形成する工程と、前記第２マスク層および前記第２サイドウォールマスク層をマスクとして、前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜を貫通して、前記第１記憶ノードコンタクトプラグの少なくとも上面を露出させる第２記憶ノードコンタクトホールを開口する工程と、前記第２記憶ノードコンタクトホールを、前記第１記憶ノードコンタクトプラグと同じ導電体で前記第１記憶ノードコンタクトプラグに接続するように埋め込んで第２記憶ノードコンタクトプラグを形成する工程と、前記第４絶縁膜および前記第２記憶ノードコンタクトプラグ上層に、前記第４絶縁膜と選択比の異なる第５絶縁膜を形成する工程と、前記第５絶縁膜の上層全面に第１記憶ノード形成用層を形成する工程と、前記第１記憶ノード形成用層および前記第５絶縁膜を貫通して、前記第２記憶ノードコンタクトプラグの少なくとも上面を露出させる開口部を形成する工程と、前記第５絶縁膜に対して前記第４絶縁膜および前記第１記憶ノード形成用層を選択的に除去するエッチングにより、前記開口部の底面および側壁面を後退させる工程と、前記開口部を型として、前記第４絶縁膜および前記第５絶縁膜と接触させながら、前記第２記憶ノードコンタクトプラグと接続する記憶ノード電極を形成する工程と、前記第５絶縁膜をエッチングストッパとして前記第１記憶ノード形成用層を除去する工程と、前記記憶ノード電極を被覆するキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の上層にプレート電極を形成する工程とを有し、前記開口部の底面及び側壁面を後退させる工程においては、前記底面において前記第２記憶ノードコンタクトプラグが前記開口部内に凸に突き出るように前記底面を、前記側壁面において前記第５絶縁膜が前記開口部内に凸に突き出るように前記側壁面をそれぞれ５ｎｍ以上後退させ、前記後退の幅の上限は使用する世代の最小設計寸法の半分程度である。
【００４０】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記開口部の底面および側壁面を後退させる工程においては、等方性エッチングにより前記第５絶縁膜に対して前記第４絶縁膜および前記第１記憶ノード形成層を選択的に除去する。
【００４２】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記第２記憶ノードコンタクトプラグを形成する工程においては、前記第２記憶ノードコンタクトプラグの上面の高さが前記第４絶縁膜の表面の高さと一致するように前記第２記憶ノードコンタクトプラグを形成し、また、好適には、前記第２記憶ノードコンタクトプラグを形成する工程が、前記第２記憶ノードコンタクトホールの内部を埋め込んで全面に導電体を形成する工程と、前記第２記憶ノードコンタクトホールの外部に形成された前記導電体を研磨処理により除去する工程とを含む。
【００４３】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記記憶ノード電極を形成する工程が、前記開口部を型として、前記第４絶縁膜および第５絶縁膜と接触させながら、前記第２記憶ノードコンタクトプラグに接続して記憶ノード電極用層を形成する工程と、前記記憶ノード電極用層の上層に第２記憶ノード形成用層を形成する工程と、前記第２記憶ノード形成用層と前記記憶ノード電極用層を順次エッチバック、あるいは上方から研磨することにより、個々の記憶ノード電極および第２記憶ノード形成用層に分割する工程と、前記第５絶縁膜をエッチングストッパとして前記第１記憶ノードコンタクト形成用層および前記第２記憶ノードコンタクト形成用層を除去する工程とを含む。
【００４５】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記第１絶縁膜および前記第４絶縁膜を酸化シリコンにより形成し、前記第２絶縁膜、前記第３絶縁膜および前記第５絶縁膜を窒化シリコンにより形成する。
【００４６】
【発明の実施の形態】
以下に、本発明の半導体記憶装置の製造方法の実施の形態について図面を参照して説明する。
【００４７】
本実施形態に係る半導体記憶装置は、シリンダ型の記憶ノード電極を有するＣＯＢ型のＤＲＡＭ（Dynamic Random Access Memory）であり、図１（ａ）は、その断面図であり、図１（ｂ）は図１（ａ）中の領域Ｘの拡大図である。
１個のトランジスタと１個のメモリキャパシタとから１個のメモリセルが構成されており、このメモリセルがマトリクス状にｎ×ｍ個（図面上は左右方向に５個としている）並べられて形成されている。
【００４８】
シリコン半導体基板１０上のトレンチ型の素子分離絶縁膜２０に区切られた活性領域上に、不図示のゲート絶縁膜、例えばポリシリコンとタングステンシリサイドの積層体であるポリサイド構造のゲート電極Ｇ、および、例えばＬＤＤ（Lightly Doped Drain ）構造のソース・ドレイン拡散層１１などからなるトランジスタが形成されており、その上層に例えば酸化シリコンからなる第１層間絶縁膜２１が形成されている。
【００４９】
第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する第１記憶ノードコンタクトホールＣＨ１が開口され、第１記憶ノードコンタクトプラグＰ１が埋め込まれている。さらに、第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する不図示のビットコンタクトホールが開口され、ビットコンタクトプラグが埋め込まれている。第１層間絶縁膜２１の上層には例えば酸化シリコンからなる第２層間絶縁膜２２が形成されており、その上層に例えばポリシリコンとタングステンシリサイドの積層体であるポリサイド構造のビット線３３が形成され、上記のビットコンタクトプラグに接続している。
【００５０】
ビット線３３を被覆して例えば窒化シリコンからなる第３層間絶縁膜２３が形成されており、その上層に例えば酸化シリコンからなる第４層間絶縁膜２４が形成されており、その上層に例えば窒化シリコンからなる第５層間絶縁膜２５が形成されている。第３〜第５層間絶縁膜（２３，２４，２５）を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２が開口され、第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトプラグＰ２が埋め込まれている。
【００５１】
第２記憶ノードコンタクトプラグＰ２の上方には、例えば導電性不純物を含有するポリシリコンからなる記憶ノード電極３７ａが第２記憶ノードコンタクトプラグＰ２に接続するように形成されている。ここで、第２記憶ノードコンタクトプラグＰ２の上面および側面の一部において、記憶ノード電極３７ａと接続するように形成されており、また、上記の記憶ノード電極３７ａと第５層間絶縁膜２５は、第５層間絶縁膜２５の上面および側面の一部において接して形成されている。
【００５２】
記憶ノード電極３７ａの表面を被覆して、例えばＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８が形成されており、その上層には例えば導電性不純物を含有するポリシリコンからなるプレート電極３８が形成されており、記憶ノード電極３７ａ、キャパシタ絶縁膜２８およびプレート電極３８からなるメモリキャパシタが形成されている。
【００５３】
上記の本実施形態の半導体記憶装置は、記憶ノードコンタクトプラグの上面および側面の一部において接続するようにすることで、確実に記憶ノード電極と記憶ノードコンタクトプラグ接続することが可能となり、また、記憶ノード電極と第５層間絶縁膜が、第５層間絶縁膜の上面および側面の一部において接して形成されていることにより、記憶ノード電極を形成するための型として用いる絶縁膜を第５層間絶縁膜に対して選択比を有して除去する場合に、第５層間絶縁膜の下層の第４層間絶縁膜が除去されてしまうことを防止できる。このように、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置である。
【００５４】
次に、上記の図１に示す半導体記憶装置の製造方法について説明する。まず、図２（ａ）に示すうように、シリコン半導体基板１０に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜２０を形成する。
【００５５】
次に、図２（ｂ）に示すように、導電性不純物をイオン注入などにより導入して不図示のウェルを形成した後、素子分離絶縁膜２０により分離される活性領域において例えば熱酸化法により不図示のゲート絶縁膜、例えばポリシリコンとタングステンシリサイドの積層体であるポリサイド構造のゲート電極Ｇ、および、ＬＤＤ構造のソース・ドレイン拡散層１１を形成し、トランジスタを形成する。ゲート電極Ｇは、ＤＲＡＭにおいてはワード線として機能し、図面上左右方向に配線され、図２（ｂ）に示す断面上とは異なる位置に配線されていることを示している。
【００５６】
次に、図３（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition ）法により酸化シリコンを堆積させ、第１層間絶縁膜２１を形成する。
次に、例えばＣＶＤ法により、ポリシリコンあるいはアモルファスシリコンなどのシリコン層を堆積させ、第１マスク層３０を形成する。第１マスク層３０中の不純物の有無はいずれでもかまわない。
【００５７】
次に、図３（ｄ）に示すように、第１マスク層３０の上層に記憶ノードコンタクトホールのパターンを有する不図示のレジスト膜を成膜し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施して、第１マスク層３０ａを貫通し、第１層間絶縁膜２１の途中までの深さを有する記憶ノードコンタクトホール用凹部Ｃを形成する。例えば、第１マスク層３０のエッチングには、（エッチングガス流量：Ｃｌ2 ＝７５ｓｃｃｍ、圧力＝４００ｍＰａ、電流＝２５０ｍＡ、ＲＦパワー＝７０Ｗ）という条件で行い、第１層間絶縁膜２１のエッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／３００／４００ｓｃｃｍ、圧力＝５．３Ｐａ、ＲＦパワー＝１７００Ｗ）という条件で行う。この後、レジスト膜は除去する。
【００５８】
次に、図４（ｅ）に示すように、例えばＣＶＤ法により、記憶ノードコンタクトホール用凹部Ｃ内を被覆してポリシリコンあるいはアモルファスシリコンなどのシリコン層を堆積させ、第１サイドウォールマスク用層３１を形成する。第１サイドウォールマスク用層３１の不純物の有無はいずれでもかまわない。
【００５９】
次に、図４（ｆ）に示すように、例えばＲＩＥ（反応性イオンエッチング）などのエッチングを施し、第１マスク層３０ａの側壁部を覆う部分を残して第１サイドウォールマスク用層３１を除去し、第１サイドウォールマスク層３１ａを形成する。このとき第１マスク層３０ａも肩部が丸く成形される。第１サイドウォールマスク層３１ａの内側が、第１記憶ノードコンタクトホールＣＨ１となる。第１マスク層３０ａの側壁部に第１サイドウォールマスク層３１ａを形成することにより、微細なコンタクトホールを開口することが可能となる。
【００６０】
次に、図５（ｇ）に示すように、第１マスク層３０ａおよび第１サイドウォールマスク層３１ａをマスクとしてＲＩＥなどのエッチングを施し、第１層間絶縁膜２１を貫通して、トランジスタのソース・ドレイン拡散層１１を露出させる第１記憶ノードコンタクトホールＣＨ１を開口する。例えば、第１層間絶縁膜２１のエッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 ＝１５／１５０／３００／７ｓｃｃｍ、圧力＝４Ｐａ、ＲＦパワー＝１５００Ｗ）という条件で行う。
【００６１】
次に、図５（ｈ）に示すように、例えばＣＶＤ法により、ソース・ドレイン拡散層１１と同じ導電型の導電性不純物を含有するポリシリコンあるいはアモルファスシリコンなどのシリコン層を、ソース・ドレイン拡散層１１に接続するように第１記憶ノードコンタクトホールＣＨ１内を埋め込んで全面に堆積させ、第１記憶ノードコンタクトプラグ用層３２を形成する。
【００６２】
次に、図６（ｉ）に示すように、例えばＲＩＥなどのエッチングによるエッチバック、および、ＣＭＰ（Chemical Mechanical Polishing ）法による研磨処理により、第１記憶ノードコンタクトホールＣＨ１の内部を残して、第１記憶ノードコンタクトホールＣＨ１の外部に堆積されたポリシリコン（あるいはアモルファスシリコン）を除去し、第１記憶ノードコンタクトプラグＰ１（３１ｂ，３２ａ）を形成する。ＣＭＰ法においては、例えばＫＯＨとシリカを主成分とする標準的な酸化シリコンの研磨条件とする。
次に、例えばＣＶＤ法により、第１記憶ノードコンタクトプラグＰ１の上面を被覆して全面に酸化シリコンを堆積させ、第２層間絶縁膜２２を形成する。
以上の工程においては、第１記憶ノードコンタクトホールの開口および第１記憶ノードコンタクトプラグの形成工程について説明したが、不図示のビットコンタクトホールの開口およびビットコンタクトプラグの形成工程を同時に行うことも好ましい。
【００６３】
次に、図６（ｊ）に示すように、例えばＣＶＤ法によりソース・ドレイン拡散層１１と同じ導電型の導電性不純物を含有するポリシリコン（あるいはアモルファスシリコン）およびタングステンシリサイドを積層させ、ビット線のパターンに加工して、ポリシリコン（あるいはアモルファスシリコン）からなる下層ビット線３３ａおよびタングステンシリサイドからなる上層ビット線３３ｂのポリサイド構造を有するビット線３３を形成する。ここで、ビット線３３は、上記の不図示のビットコンタクトプラグと接続するようにして形成する。
【００６４】
次に、図７（ｋ）に示すように、例えばＣＶＤ法によりビット線３３を被覆して全面に窒化シリコンを堆積させ、第３層間絶縁膜２３を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積させ、第４層間絶縁膜２４を形成する。
【００６５】
次に、図７（ｌ）に示すように、例えばＣＶＤ法により第４層間絶縁膜２４の上層にポリシリコン（あるいはアモルファスシリコン）を堆積させ、第２記憶ノードコンタクトホールの開口パターンに加工して、第２マスク層３４を形成する。第２マスク層３４中の不純物の有無はいずれでもかまわない。
【００６６】
次に、図８（ｍ）に示すように、例えばＣＶＤ法により第２マスク層３４の上層にポリシリコン（あるいはアモルファスシリコン）を堆積させ、第２サイドウォールマスク用層３５を形成する。第２サイドウォールマスク用層３５中の不純物の有無はいずれでもかまわない。
【００６７】
次に、図８（ｎ）に示すように、例えばＲＩＥ（反応性イオンエッチング）などのエッチングを施し、第２マスク層３４の側壁部を覆う部分を残して第２サイドウォールマスク用層３５を除去し、第２サイドウォールマスク層３５ａを形成する。このとき第２マスク層３４ａも肩部が丸く成形される。
【００６８】
次に、図９（ｏ）に示すように、第２マスク層３４ａおよび第２サイドウォールマスク層３５ａをマスクとしてＲＩＥなどのエッチングを施し、第２層間絶縁膜２２、第３層間絶縁膜２３および第４層間絶縁膜２４を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２を開口する。
【００６９】
次に、図９（ｐ）に示すように、例えばＣＶＤ法により第１記憶ノードコンタクトプラグＰ１と同じ導電型の導電性不純物を含有するポリシリコン（あるいはアモルファスシリコン）などで第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトホールＣＨ２内を埋め込んで全面に堆積させ、第２記憶ノードコンタクトプラグ用層３６を形成する。
【００７０】
次に、図１０（ｑ）に示すように、例えばＲＩＥなどのエッチングによるエッチバック、および、ＣＭＰ法による研磨処理により、第２記憶ノードコンタクトホールＣＨ２の内部を残して、第２記憶ノードコンタクトホールＣＨ２の外部に堆積されたポリシリコン（あるいはアモルファスシリコン）を除去し、第２記憶ノードコンタクトプラグＰ２（３６ｂ）を形成する。ここで、ＣＭＰ法により第２記憶ノードコンタクトホールＣＨ２の外部に堆積されたポリシリコンなどを除去することにより、第２記憶ノードコンタクトプラグの上面の高さを第４層間絶縁膜２４の表面の高さと一致するようにして、第２記憶ノードコンタクトプラグＰ２を形成することができ、プラグロスはほとんど生じない。
【００７１】
次に、図１０（ｒ）に示すように、例えばＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁膜２５を形成する。
次に、例えばＣＶＤ法により第５層間絶縁膜２５の上層全面に酸化シリコンを堆積させ、第１記憶ノード形成用層２６を形成する。
【００７２】
次に、図１１（ｓ）に示すように、フォトリソグラフィー工程により第１記憶ノード形成用層２６の上層にレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、第１記憶ノード形成用層２６および第５層間絶縁膜２５を貫通して、第２記憶ノードコンタクトプラグＰ２の上面を露出させる開口部Ｈを形成する。ここで、開口部Ｈは、記憶ノード電極の型となる。例えば、第１記憶ノード用層２６のエッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 ＝８／１５０／２００／３ｓｃｃｍ、圧力＝５．３Ｐａ、ＲＦパワー＝１７００Ｗ）という条件で行い、第５層間絶縁膜２５のエッチングには、（エッチングガス流量：ＣＨＦ3 ／ＣＯ／Ｏ2 ＝４０／１６０／１４ｓｃｃｍ、圧力＝５．３Ｐａ、ＲＦパワー＝１０００Ｗ）という条件で行う。
【００７３】
次に、図１１（ｔ）に示すように、例えばＮＨ4 Ｆなどのフッ酸系のウェットエッチング処理により、第５層間絶縁膜２５（窒化シリコン）に対して、第１記憶ノード形成用層２６および第４層間絶縁膜２４（酸化シリコン）を選択的にエッチング除去し、開口部の底面Ｈ’および側壁面Ｈ”を後退させる。後退させる幅としては、熱酸化膜換算で３ｎｍ以上、ＣＶＤ膜で５ｎｍ以上であり、上限は使用する世代の最小設計寸法の半分程度である。
このとき、開口部の底面において第２記憶ノードコンタクトプラグＰ２が開口部内に凸に突き出る形状となり、また、開口部の側壁面において第５層間絶縁膜２５が開口部内に凸に突き出る形状となる。
【００７４】
次に、図１２（ｕ）に示すように、例えば、ＣＶＤ法により記憶ノード電極の型となる開口部内を被覆して全面にリンなどの導電性不純物を含有するポリシリコンあるいはアモルファスシリコンを堆積させ、第２記憶ノードコンタクトプラグＰ２と接続する記憶ノード電極用層３７を形成する。
このとき、開口部の底面において第２記憶ノードコンタクトプラグＰ２が開口部内に凸に突き出る形状であるので、記憶ノード電極用層３７と第２記憶ノードコンタクトプラグＰ２を第２記憶ノードコンタクトプラグＰ２の上面および側面において接続させることができ、確実に記憶ノード電極用層３７と第２記憶ノードコンタクトプラグＰ２を接続することが可能となる。
また、開口部の側壁面において第５層間絶縁膜２５が開口部内に凸に突き出る形状であるので、記憶ノード電極用層３７と第５層間絶縁膜２５とが第５層間絶縁膜２５の上面および側面において接するように形成することができる。
次に、例えばＣＶＤ法により記憶ノード電極用層３７の上層に、記憶ノード電極の型となる開口部内を埋め込んで酸化シリコンを堆積させ、第２記憶ノード形成用層２７を形成する。
【００７５】
次に、図１２（ｖ）に示すように、例えば上方から第２記憶ノード形成用層２７と記憶ノード電極用層３７を順次エッチバックする、あるいはＣＭＰ法により上方から研磨することにより、個々に分割された記憶ノード電極３７ａおよび第２記憶ノード形成用層２７ａとする。
【００７６】
次に、図１３（ｗ）に示すように、例えばフッ酸系のウェットエッチングを施して、第１記憶ノード形成用層２６および第２記憶ノード形成用層２７ａを除去する。
このとき、記憶ノード電極用層３７と第５層間絶縁膜２５とが第５層間絶縁膜２５の上面および側面において接するように形成されていたことから、記憶ノード電極用層３７と第５層間絶縁膜２５とを間隙のないように接触させることができ、エッチング液が第４層間絶縁膜２４に浸透したりすることがなく、第５層間絶縁膜２５はエッチングストッパとして機能する。
【００７７】
次に、図１３（ｘ）に示すように、例えば記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウェットエッチングにより除去した後、ＲＴＮ（Rapid Thermal Nitridation ）法および減圧ＣＶＤ法により窒化シリコン層を形成し、さらに熱酸化処理により窒化シリコン層の表層に酸化シリコン層を形成することにより、記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成する。あるいは、キャパシタ絶縁膜としては、酸化タンタルなどの材料を用いることも可能である。
【００７８】
次に例えばＣＶＤ法により、記憶ノード電極３７ａと同じ導電型の導電性不純物を含有するポリシリコン（あるいはアモルファスシリコン）を堆積させてプレート電極３８を形成し、図１に示す構造を有するキャパシタを完成させる。以降の工程としては、キャパシタなどの被覆して全面に上層絶縁膜を形成し、必要に応じて上層配線を形成するなどして、所望の半導体記憶装置を製造することができる。
【００７９】
上記の本実施形態の半導体記憶装置の製造方法によれば、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置を製造することができる。
例えば、図１４（ａ）の断面図および図１４（ａ）中の領域Ｘの拡大図である図１４（ｂ）に示すように、第１記憶ノード形成用層２６に形成された記憶ノード電極の型となる開口部Ｈが図面上左側に距離Δ分ずれて形成された場合においても、記憶ノード電極用層３７と第５層間絶縁膜２５とを間隙のないように接触させることができ、エッチング液が第４層間絶縁膜２４に浸透したりすることがなく、安定に製造することが可能である。
【００８０】
上記の本実施形態の半導体記憶装置の製造方法においては、エッチングストッパ膜としての第５層間絶縁膜（窒化シリコン膜）の薄膜化が可能であり、層間絶縁膜の総計の膜厚を薄膜化できる。エッチングストッパ膜の薄膜化により、絶縁膜の低ストレス化が実現でき、結晶欠陥の少ない、例えばリテンション特性の少ないＤＲＡＭが製造できる。
また、メモリセル周辺部のコンタクトのアスペクト比が下がり、微細化が容易となり、ＤＲＡＭとロジック回路の混載に適している。
また、記憶ノード電極が、リソグラフィーの解像度以上の大きさとすることが可能であることから、大きな蓄積容量Ｃｓを確保でき、キャパシタの高さを低くしてキャパシタに起因する段差を低減することができる。この結果、絶縁膜の膜厚の薄膜化がさらに可能で、メモリセル周辺部のコンタクトのアスペクト比がさらに下がり、微細化がさらに容易となり、ＤＲＡＭとロジック回路の混載にさらに適する。
【００８１】
本発明の半導体記憶装置の製造方法は、メモリキャパシタを有するＤＲＡＭやＶＲＡＭなど、キャパシタ（記憶ノード）を有する半導体記憶装置であれば適用可能である。
【００８２】
本発明の半導体記憶装置の製造方法は、上記の実施の形態に限定されない。例えば、記憶ノード電極としては、アモルファスシリコンあるいはポリシリコンなどを用いることができる。
キャパシタの形状としては、シリンダ型の他、スタック型やフィン型など種々の形状に適用することができる。
また、トランジスタ部分の構造および製造方法などは特に限定されず、ポリサイドなどのゲート電極、ＬＤＤ構造のソース・ドレイン拡散層など、様々な構造をとることが可能である。
さらに、ロジックＬＳＩやその他の半導体素子あるいは装置との混載も可能である。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００８３】
【発明の効果】
本発明の半導体記憶装置は、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置である。
【００８４】
また、本発明の半導体記憶装置の製造方法によれば、上記の本発明の半導体記憶装置を容易に製造可能であり、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】図１（ａ）は実施形態に係る半導体記憶装置の断面図であり、図１（ｂ）は図１（ａ）中の領域Ｘの拡大図である。
【図２】図２は実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は素子分離絶縁膜の形成工程まで、（ｂ）はトランジスタの形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、（ｃ）は第１マスク層の形成工程まで、（ｄ）は記憶ノードコンタクトホール用凹部の形成工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、（ｅ）は第１サイドウォールマスク用層の形成工程まで、（ｆ）は第１サイドウォールマスク層の形成工程までを示す。
【図５】図５は図４の続きの工程を示す断面図であり、（ｇ）は第１記憶ノードコンタクトホールの開口工程まで、（ｈ）は第１記憶ノードコンタクトプラグ用層の形成工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、（ｉ）は第２層間絶縁膜の形成工程まで、（ｊ）はビット線の形成工程までを示す。
【図７】図７は図６の続きの工程を示す断面図であり、（ｋ）は第４層間絶縁膜の形成工程まで、（ｌ）は第２マスク層の形成工程までを示す。
【図８】図８は図７の続きの工程を示す断面図であり、（ｍ）は第２サイドウォールマスク用層の形成工程まで、（ｎ）は第２サイドウォールマスク層の形成工程までを示す。
【図９】図９は図８の続きの工程を示す断面図であり、（ｏ）は第２記憶ノードコンタクトホールの開口工程まで、（ｐ）は第２記憶ノードコンタクトプラグ用層の形成工程までを示す。
【図１０】図１０は図９の続きの工程を示す断面図であり、（ｑ）は第２記憶ノードコンタクトプラグの形成工程まで、（ｒ）は第１記憶ノード形成用層の形成工程までを示す。
【図１１】図１１は図１０の続きの工程を示す断面図であり、（ｓ）は記憶ノード電極の型となる開口部の形成工程まで、（ｔ）は記憶ノード電極の型となる開口部の底面および側壁面を後退させる工程までを示す。
【図１２】図１２は図１１の続きの工程を示す断面図であり、（ｕ）は第２記憶ノード形成用層の形成工程まで、（ｖ）は記憶ノード電極の分割工程までを示す。
【図１３】図１３は図１２の続きの工程を示す断面図であり、（ｗ）は第１および第２記憶ノード形成用層の除去工程まで、（ｘ）はキャパシタ絶縁膜の形成工程までを示す。
【図１４】図１４（ａ）は実施形態において、記憶ノード電極の形成パターンがずれた場合の断面図であり、図１４（ｂ）は図１４（ａ）中の領域Ｘの拡大図である。
【図１５】図１５（ａ）は従来例に係る半導体記憶装置の断面図であり、図１５（ｂ）は図１５（ａ）中の領域Ｘの拡大図である。
【図１６】図１６は従来例に係る半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第５層間絶縁膜の形成工程まで、（ｂ）はマスク層の形成工程までを示す。
【図１７】図１７は図１６の続きの工程を示す断面図であり、（ｃ）はサイドウォールマスク用層の形成工程まで、（ｄ）はサイドウォールマスク層の形成工程までを示す。
【図１８】図１８は図１７の続きの工程を示す断面図であり、（ｅ）は第２記憶ノードコンタクトホールの開口工程まで、（ｆ）は第２記憶ノードコンタクトプラグ用層の形成工程までを示す。
【図１９】図１９は図１８の続きの工程を示す断面図であり、（ｇ）は第２記憶ノードコンタクトプラグの形成工程まで、（ｈ）は第１記憶ノード形成用層の形成工程までを示す。
【図２０】図２０は図１９の続きの工程を示す断面図であり、（ｉ）は記憶ノード電極の型となる開口部の形成工程まで、（ｊ）は第２記憶ノード形成用層の形成工程までを示す。
【図２１】図２１は図２０の続きの工程を示す断面図であり、（ｋ）は第１および第２記憶ノード形成用層の除去工程まで、（ｌ）はキャパシタ絶縁膜の形成工程までを示す。
【図２２】図２２は従来例の問題点を説明するための断面図である。
【図２３】図２３（ａ）は従来例において、記憶ノード電極の形成パターンがずれた場合の問題点を説明するための断面図であり、図２３（ｂ）は図２３（ａ）中の領域Ｘの拡大図である。
【図２４】図２４（ａ）は従来例において、記憶ノード電極の形成パターンがずれた場合の問題点を説明するための断面図であり、図２４（ｂ）は図２４（ａ）中の領域Ｘの拡大図である。
【符号の説明】
１０…半導体基板、１１…ソース・ドレイン拡散層、２０…素子分離絶縁膜、２１…第１層間絶縁膜、２２…第２層間絶縁膜、２３…第３層間絶縁膜、２４…第４層間絶縁膜、２５…第５層間絶縁膜、２６…第１記憶ノード形成用層、２７…第２記憶ノード形成用層、２８…キャパシタ絶縁膜、３０，３０ａ…第１マスク層、３１…第１サイドウォールマスク用層、３１ａ…第１サイドウォールマスク層、３２…第１記憶ノードコンタクトプラグ用層、３３…ビット線、３４，３４ａ…第２マスク層、３５…第２サイドウォールマスク用層、３５ａ…第２サイドウォールマスク層、３６…第２記憶ノードコンタクトプラグ用層、３７…記憶ノード電極用層、３７ａ…記憶ノード電極、３８…プレート電極、Ｐ１…第１記憶ノードコンタクトプラグ、Ｐ２…第２記憶ノードコンタクトプラグ、ＣＨ１…第１記憶ノードコンタクトホール、ＣＨ２…第２記憶ノードコンタクトホール、Ｈ…開口部、Ｃ…記憶ノードコンタクトホール用凹部、Ｅ…エッチング液、Ｆ…接続不良。
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）などの記憶ノード電極を有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
近年のＶＬＳＩ等の半導体装置においては、３年で７割の縮小化を実現し、高集積化および高性能化を達成してきた。例えば、ＤＲＡＭは、スイッチング用のメタル−酸化物−半導体積層体を有する電界効果型トランジスタ（ＭＯＳＦＥＴ）とメモリキャパシタとを有するメモリセル構造を持っており、半導体デバイスにおけるプロセスドライバーとして、学会レベルにおいては１Ｇｂの記憶容量を持つＤＲＡＭの発表も行われているなど、近年ますます微細化、縮小化され、大容量化、高集積化が進められている。その微細化に伴いメモリセル面積は縮小化され、メモリキャパシタの占有面積も縮小化している。
【０００３】
しかしながら、動作マージンを確保し、アルファー線によるソフトエラー耐性を確保して記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量ＣｓはＤＲＡＭの世代にかかわらず１ビットあたり２０〜３０ｆＦと一定値に保たれている。
【０００４】
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、その蓄積容量Ｃｓは必要量確保する必要があり、そのための様々な工夫がなされてきた。
【０００５】
例えば、キャパシタ絶縁膜の膜厚を薄くすることにより蓄積容量を増加させる方法の他、キャパシタ絶縁膜として窒化シリコン膜と酸化シリコン膜の複合膜であるＯＮ膜（あるいはＯＮＯ膜）に代わって、比誘電率の高い酸化タンタル（Ta2O5 ）、ＢＳＴあるいはＳＴＯなどを用い、キャパシタ絶縁膜の構成材料を改良することによりキャパシタの蓄積容量を増加させるなどの方法が開発されている。
【０００６】
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリ・キャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの接地している電極）とその間のキャパシタ絶縁膜とを有しており、記憶ノード電極とプレート電極の表面積を増加することによりキャパシタの蓄積容量を増加させることができる。
【０００７】
従来は平面的な構造を持つプレーナ型が使用されていたが、現在では記憶ノード電極を立体化して複雑な形状とし、記憶ノード電極の側壁面などを利用し、キャパシタの占有面積は増加させずに記憶ノード電極の表面積を増加させて蓄積容量を増加させることが一般的となっている。立体化した記憶ノード電極として、例えば、スタック型およびトレンチ型などがある。
トレンチ型は基板に対して深さ方向に記憶ノード電極を形成したもので、基板を掘ることによる弊害を検討する必要がある。一方スタック型はＣＯＢ（capacitor over bitline）とＣＵＢ（capacitor under bitline ）という２タイプに分類でき、中でもＣＯＢのスタック型の場合、ビット線よりも後にキャパシタ（記憶ノード電極）を形成するため、セル領域上に微細加工で決まる最大のキャパシタ（記憶ノード電極）を形成することができる利点がある。
【０００８】
上記のようなＣＯＢのスタック型には、ペデスタルスタック（Pedestal Stack）型、フィン（Fin ）型、シリンダ（Cylinder）型（クラウン（Crown ）型）などの様々なタイプが開発されている。シリンダ型には、円筒部分が１重構造のタイプのほか２重構造のタイプも開発されている。また、同じく表面積を増やす目的で記憶ノード電極表面を粗面化する方法や、ポリシリコン電極の形成温度を制御して表面に半円球の凹凸を設ける方法も開発されている。
なかでも、シリンダ型記憶ノード電極は電極の周囲長を有効に表面積として使用できるため、その占有面積の縮小化の中においても、蓄積容量を確保しやすく、半導体記憶装置の微細化、高集積化および縮小化に最も適した電極構造の一つである。シリンダ型の記憶ノード電極を形成する方法としては、例えば凸型の酸化膜の側壁部にサイドウォール状の電極を形成する方法と、凹型の酸化膜の内壁に電極材料を形成する方法とに大別される。一般的には、後者の方がリソグラフィーの露光マージンおよび焦点深度に対する余裕が大きくとれるので、さらなる微細化に対して有利である。
【０００９】
上記の従来方法によるシリンダ型の記憶ノード電極を有する半導体記憶装置およびその製造方法について図１５〜２１を参照して説明する。
【００１０】
図１５（ａ）は、上記の従来方法によるシリンダ型の記憶ノード電極を有する半導体記憶装置の断面図であり、図１５（ｂ）は図１５（ａ）中の領域Ｘの拡大図である。
シリコン半導体基板１０上のトレンチ型の素子分離絶縁膜２０に区切られた活性領域上に、不図示のゲート絶縁膜、ゲート電極Ｇおよびソース・ドレイン拡散層１１などからなるトランジスタが形成されており、その上層に例えば酸化シリコンからなる第１層間絶縁膜２１が形成されている。
【００１１】
第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する第１記憶ノードコンタクトホールＣＨ１が開口され、第１記憶ノードコンタクトプラグＰ１が埋め込まれている。さらに、第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する不図示のビットコンタクトホールが開口され、ビットコンタクトプラグが埋め込まれている。第１層間絶縁膜２１の上層には例えば酸化シリコンからなる第２層間絶縁膜２２が形成されており、その上層に例えばポリサイド構造のビット線３３が形成され、上記のビットコンタクトプラグに接続している。
【００１２】
ビット線３３を被覆して例えば窒化シリコンからなる第３層間絶縁膜２３が形成されており、その上層に例えば酸化シリコンからなる第４層間絶縁膜２４が形成されており、その上層に例えば窒化シリコンからなる第５層間絶縁膜２５が形成されている。第３〜第５層間絶縁膜（２３，２４，２５）を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２が開口され、第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトプラグＰ２が埋め込まれている。
【００１３】
第２記憶ノードコンタクトプラグＰ２の上方には、例えば導電性不純物を含有するポリシリコンからなる記憶ノード電極３７ａが第２記憶ノードコンタクトプラグＰ２に接続するように形成されている。記憶ノード電極３７ａの表面を被覆して、例えばＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８が形成されており、その上層には例えば導電性不純物を含有するポリシリコンからなるプレート電極３８が形成されており、記憶ノード電極３７ａ、キャパシタ絶縁膜２８およびプレート電極３８からなるメモリキャパシタが形成されている。
【００１４】
次に、上記の図１５に示す半導体記憶装置の製造方法について説明する。まず、図１６（ａ）に至るまでの工程について説明する。半導体基板１０に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜２０を形成し、活性領域において不図示のゲート絶縁膜、ゲート電極Ｇおよびソース・ドレイン拡散層１１を形成し、トランジスタを形成する。
次に、例えばＣＶＤ（Chemical Vapor Deposition ）法により酸化シリコンを堆積させ、第１層間絶縁膜２１を形成し、ビットコンタクトホール（不図示）およびソース・ドレイン拡散層１１を露出させる第１記憶ノードコンタクトホールＣＨ１を第１層間絶縁膜２１に開口する。
次に、例えばＣＶＤ法により導電性不純物を含有するポリシリコンなどでビットコンタクトおよび第１記憶ノードコンタクトホールＣＨ１内を埋め込み、ビットコンタクトプラグ（不図示）および第１記憶ノードコンタクトプラグＰ１を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積させ、第２層間絶縁膜２２を形成し、その上層に例えばポリサイド構造を有するビット線３３を上記のビットコンタクトプラグと接続するようにして形成する。
次に、例えばＣＶＤ法によりビット線３３を被覆して全面に窒化シリコンを堆積させ、第３層間絶縁膜２３を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積させ、第４層間絶縁膜２４を形成する。
次に、例えばＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁膜２５を形成する。
【００１５】
次に、図１６（ｂ）に示すように、例えばＣＶＤ法により第５層間絶縁膜の上層にポリシリコンを堆積させ、第２記憶ノードコンタクトホールの開口パターンに加工して、マスク層３４を形成する。
【００１６】
次に、図１７（ｃ）に示すように、例えばＣＶＤ法によりマスク層３４の上層にポリシリコンを堆積させ、サイドウォールマスク用層３５を形成する。
【００１７】
次に、図１７（ｄ）に示すように、例えばＲＩＥ（反応性イオンエッチング）などのエッチングを施し、マスク層３４の側壁部を覆う部分を残してサイドウォールマスク用層３５を除去し、サイドウォールマスク層３５ａを形成する。このときマスク層３４ａも肩部が丸く成形される。
【００１８】
次に、図１８（ｅ）に示すように、マスク層３４ａおよびサイドウォールマスク層３５ａをマスクとしてＲＩＥなどのエッチングを施し、第２層間絶縁膜２２、第３層間絶縁膜２３、第４層間絶縁膜２４および第５層間絶縁膜２５を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２を開口する。
【００１９】
次に、図１８（ｆ）に示すように、例えばＣＶＤ法により導電性不純物を含有するポリシリコンなどで第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトホールＣＨ２内を埋め込んで全面に堆積させ、第２記憶ノードコンタクトプラグ用層３６を形成する。
【００２０】
次に、図１９（ｇ）に示すように、例えばＲＩＥなどのエッチングによりエッチバックし、第２記憶ノードコンタクトホールＣＨ２の内部を残して、第２記憶ノードコンタクトホールＣＨ２の外部に堆積されたポリシリコンを除去し、第２記憶ノードコンタクトプラグＰ２（３６ａ）を形成する。
【００２１】
次に、図１９（ｈ）に示すように、例えばＣＶＤ法により第２記憶ノードコンタクトプラグＰ２および第５層間絶縁膜２５の上層全面に酸化シリコンを堆積させ、第１記憶ノード形成用層２６を形成する。
【００２２】
次に、図２０（ｉ）に示すように、フォトリソグラフィー工程により第１記憶ノード形成用層２６の上層にレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、記憶ノード電極の型となる開口部Ｈを形成する。
【００２３】
次に、図２０（ｊ）に示すように、例えば、ＣＶＤ法により記憶ノード電極の型となる開口部Ｈの側壁を被覆して全面にリンなどの導電性不純物を含有するポリシリコンあるいはアモルファスシリコンを堆積させ、第２記憶ノードコンタクトプラグＰ２と接続する記憶ノード電極用層３７を形成する。
次に、例えばＣＶＤ法により記憶ノード電極用層３７の上層に、記憶ノード電極の型となる開口部Ｈを埋め込んで酸化シリコンを堆積させ、第２記憶ノード形成用層２７を形成する。
【００２４】
次に、図２１（ｋ）に示すように、例えば上方から第２記憶ノード形成用層２７と記憶ノード電極用層３７を順次エッチバックする、あるいはＣＭＰ法により上方から研磨することにより、個々に分割された記憶ノード電極３７ａおよび第２記憶ノード形成用層とする。
次に、例えばフッ酸系のウェットエッチングを施して、第１記憶ノード形成用層２６および第２記憶ノード形成用層２７を除去する。このとき、例えば窒化シリコンからなる第５層間絶縁膜２５はエッチングストッパとして機能する。
【００２５】
次に、図２２（ｌ）に示すように、例えば記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウェットエッチングにより除去した後、ＲＴＮ（Rapid Thermal Nitridation ）法および減圧ＣＶＤ法により窒化シリコン層を形成し、さらに熱酸化処理により窒化シリコン層の表層に酸化シリコン層を形成することにより、記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成する。
【００２６】
次に例えばＣＶＤ法により導電性不純物を含有するポリシリコンを堆積させてプレート電極３８を形成し、図１５に示す構造を有するキャパシタを完成させる。以降の工程としては、キャパシタなどの被覆して全面に上層絶縁膜を形成し、必要に応じて上層配線を形成するなどして、所望の半導体記憶装置を製造することができる。
【００２７】
【発明が解決しようとする課題】
しかしながら、上記の従来方法においては、（第２）記憶ノードコンタクトプラグの形成工程において、ＲＩＥなどのエッチングによりエッチバック時に、プラグロスが大きくなる場合がある。プラグロスが大きい場合には、記憶ノード形成用層のパターン加工工程において記憶ノードコンタクトプラグの上面を露出させることが困難となり、図２２に示すように、記憶ノードコンタクトプラグＰ２と記憶ノード電極３７ａとの接続不良Ｆが発生する。
【００２８】
また、上記の接続不良Ｆにまで至らない場合でも、以下の問題が発生する場合がある。図２３（ａ）は、上記の半導体記憶装置の製造方法において、記憶ノード電極用層３７を形成する工程までを示す断面図であり、図２３（ｂ）は図２３（ａ）中の領域Ｘにおける拡大図である。ここで、第１記憶ノード形成用層２６に形成された記憶ノード電極の型となる開口部Ｈの一方の端部が、記憶ノードコンタクトプラグＰ２の上部に位置する程度に、開口部Ｈが図面上左側に距離Δ分ずれて形成された場合を示している。
【００２９】
上記のように、開口部Ｈの一方の端部が、記憶ノードコンタクトプラグＰ２の上部に位置する場合、図２４（ａ）および同図中に領域Ｘの拡大図である図２４（ｂ）に示すように、例えばフッ酸系のウェットエッチングを施して、第１記憶ノード形成用層２６を除去するときに、記憶ノードコンタクトプラグＰ２と第５層間絶縁膜２５（エッチングストッパ）の間隙部からエッチング液Ｅが浸透し、第５層間絶縁膜２５の下層の第４層間絶縁膜２４などがエッチング除去されてしまい、最悪の場合にはビット線と記憶ノードのショートが発生する。
【００３０】
上記の問題を回避するために、第５層間絶縁膜（エッチングストッパ）を厚膜化して、記憶ノードコンタクトプラグの上面が第５層間絶縁膜の下面を下回らないようにする方法が考えられるが、この場合、層間絶縁膜全体の膜厚が厚くなってしまい、また、記憶ノードコンタクトプラグを露出させる開口が不十分となりやすくなり、上記の記憶ノードコンタクトプラグと記憶ノード電極間の接続不良を発生しやすくするなどの不都合があった。
【００３１】
本発明は、上記の問題に鑑みなされたものであり、従って本発明の目的は、ＤＲＡＭなどメモリキャパシタを有する半導体記憶装置において、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置およびその製造方法を提供することである。
【００３２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置を製造するために、基板にトランジスタを形成する工程と、前記トランジスタを被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記トランジスタのソース・ドレイン領域に達する記憶ノードコンタクトホールを開口する工程と、前記記憶ノードコンタクトホール内を導電体で埋め込んで記憶ノードコンタクトプラグを形成する工程と、前記第１絶縁膜の上層に前記第１絶縁膜とエッチング選択比の異なる第２絶縁膜を形成する工程と、前記第２絶縁膜の上層に前記第２絶縁膜とエッチング選択比の異なる第３絶縁膜を形成する工程と、前記第２絶縁膜および前記第３絶縁膜に、記憶ノード電極を形成するための型となり、前記記憶ノードコンタクトプラグの少なくとも上面を露出させる開口部を開口する工程と、前記第２絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を選択的に除去するエッチングにより、前記開口部の底面および側壁面を後退させる工程と、前記開口部を型として、前記第２絶縁膜と接触させながら、前記記憶ノードコンタクトプラグに接続して記憶ノード電極を形成する工程と、前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜を除去する工程と、前記記憶ノード電極の上層にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の上層にプレート電極を形成する工程とを有し、前記開口部の底面および側壁面を後退させる工程においては、前記底面において前記記憶ノードコンタクトプラグが前記開口部内に凸に突き出るように前記底面を、前記側壁面において前記第２絶縁膜が前記開口部内に凸に突き出るように前記側壁面をそれぞれ５ｎｍ以上後退させ、前記後退の幅の上限は使用する世代の最小設計寸法の半分程度である。
【００３３】
上記の本発明の半導体記憶装置によれば、記憶ノード電極と記憶ノードコンタクトプラグが、少なくとも記憶ノードコンタクトプラグの上面および側面の一部において接続して形成されている。従来は記憶ノードコンタクトプラグの上面のみで接続していたので、プラグロスが大きい場合には十分記憶ノードコンタクトプラグの上面を露出させることが困難な場合があったが、記憶ノードコンタクトプラグの上面および側面の一部において接続するようにすることで、確実に記憶ノード電極と記憶ノードコンタクトプラグ接続することが可能となる。
【００３４】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記開口部の底面および側壁面を後退させる工程においては、等方性エッチングにより前記第２絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を選択的に除去し、また、好適には、前記記憶ノードコンタクトプラグを形成する工程においては、前記記憶ノードコンタクトプラグの上面の高さが前記第１絶縁膜の表面の高さと一致するように前記記憶ノードコンタクトプラグを形成し、さらに、好適には、前記記憶ノードコンタクトプラグを形成する工程においては、前記記憶ノードコンタクトプラグの上面の高さが前記第１絶縁膜の表面の高さと一致するように前記記憶ノードコンタクトプラグを形成する。
【００３５】
また、上記の目的を達成するため、本発明の半導体記憶装置の製造方法は、前記記憶ノード電極を形成する工程が、前記開口部を型として、前記第２絶縁膜と接触させながら、前記記憶ノードコンタクトプラグに接続して記憶ノード電極用層を形成する工程と、前記記憶ノード電極用層の上層に第４絶縁膜を形成する工程と、前記第４絶縁膜の上面から研磨して前記記憶ノード電極用層を個々の記憶ノード電極に分割する工程とを含み、前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜を除去する工程においては、同時に前記第４絶縁膜を除去することを特徴とする。
【００３６】
上記の本発明の半導体記憶装置の製造方法によれば、第２絶縁膜および第３絶縁膜に、記憶ノード電極を形成するための型となる開口部を開口した後に、開口部の底面および側壁面を後退させることにより、底面において記憶ノードコンタクトプラグが開口部内に凸に突き出るように前記底面を後退させることが可能となり、記憶ノード電極と記憶ノードコンタクトプラグを少なくとも記憶ノードコンタクトプラグの上面および側面の一部において接続させることができる。これにより、確実に記憶ノード電極と記憶ノードコンタクトプラグ接続することが可能となる。
また、側壁面において前記第２絶縁膜が開口部内に凸に突き出るように側壁面を後退させることが可能となり、記憶ノード電極と第２絶縁膜とを間隙のないように接触させて、第２絶縁膜をエッチングストッパとして第３絶縁膜を除去する場合に、第２絶縁膜の下層の第１絶縁膜が除去されてしまうことを防止できる。
【００３７】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記トランジスタの上層に絶縁膜を介してビット線を形成する工程と、前記トランジスタおよび前記ビット線を前記第１絶縁膜で被覆する工程とを有する。ＣＯＢ（capacitor over bitline）型のキャパシタ（記憶ノード電極）として、セル領域上に微細加工で決まる最大のキャパシタ（記憶ノード電極）を形成することができる。
【００３８】
上記の本発明の半導体記憶装置製造方法は、好適には、前記第１絶縁膜および前記第３絶縁膜を酸化シリコンにより形成する。
【００３９】
また、上記の目的を達成するため、本発明は、
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置を製造するために、基板にトランジスタを形成する工程と、前記トランジスタを被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記トランジスタのソース・ドレイン拡散層を露出させる第１記憶ノードコンタクトホールを形成する工程と、前記第１記憶ノードコンタクトホール内を前記ソース・ドレイン拡散層と同じ導電型の導電体で埋め込んで第１記憶ノードコンタクトプラグを形成する工程と、前記第１記憶ノードコンタクトプラグの上面を被覆する、前記第１絶縁膜と選択比の異なる第２絶縁膜を形成する工程と、前記第２絶縁膜の上層に、前記第２絶縁膜と同じ材料からなる第３絶縁膜を形成する工程と、前記第３絶縁膜の上層に、前記第３絶縁膜と選択比の異なる第４絶縁膜を形成する工程と、前記第４絶縁膜の上層に第２記憶ノードコンタクトホールの開口パターンに加工して、第２マスク層および第２サイドウォールマスク層を形成する工程と、前記第２マスク層および前記第２サイドウォールマスク層をマスクとして、前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜を貫通して、前記第１記憶ノードコンタクトプラグの少なくとも上面を露出させる第２記憶ノードコンタクトホールを開口する工程と、前記第２記憶ノードコンタクトホールを、前記第１記憶ノードコンタクトプラグと同じ導電体で前記第１記憶ノードコンタクトプラグに接続するように埋め込んで第２記憶ノードコンタクトプラグを形成する工程と、前記第４絶縁膜および前記第２記憶ノードコンタクトプラグ上層に、前記第４絶縁膜と選択比の異なる第５絶縁膜を形成する工程と、前記第５絶縁膜の上層全面に第１記憶ノード形成用層を形成する工程と、前記第１記憶ノード形成用層および前記第５絶縁膜を貫通して、前記第２記憶ノードコンタクトプラグの少なくとも上面を露出させる開口部を形成する工程と、前記第５絶縁膜に対して前記第４絶縁膜および前記第１記憶ノード形成用層を選択的に除去するエッチングにより、前記開口部の底面および側壁面を後退させる工程と、前記開口部を型として、前記第４絶縁膜および前記第５絶縁膜と接触させながら、前記第２記憶ノードコンタクトプラグと接続する記憶ノード電極を形成する工程と、前記第５絶縁膜をエッチングストッパとして前記第１記憶ノード形成用層を除去する工程と、前記記憶ノード電極を被覆するキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の上層にプレート電極を形成する工程とを有し、前記開口部の底面及び側壁面を後退させる工程においては、前記底面において前記第２記憶ノードコンタクトプラグが前記開口部内に凸に突き出るように前記底面を、前記側壁面において前記第５絶縁膜が前記開口部内に凸に突き出るように前記側壁面をそれぞれ５ｎｍ以上後退させ、前記後退の幅の上限は使用する世代の最小設計寸法の半分程度である。
【００４０】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記開口部の底面および側壁面を後退させる工程においては、等方性エッチングにより前記第５絶縁膜に対して前記第４絶縁膜および前記第１記憶ノード形成層を選択的に除去する。
【００４２】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記第２記憶ノードコンタクトプラグを形成する工程においては、前記第２記憶ノードコンタクトプラグの上面の高さが前記第４絶縁膜の表面の高さと一致するように前記第２記憶ノードコンタクトプラグを形成し、また、好適には、前記第２記憶ノードコンタクトプラグを形成する工程が、前記第２記憶ノードコンタクトホールの内部を埋め込んで全面に導電体を形成する工程と、前記第２記憶ノードコンタクトホールの外部に形成された前記導電体を研磨処理により除去する工程とを含む。
【００４３】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記記憶ノード電極を形成する工程が、前記開口部を型として、前記第４絶縁膜および第５絶縁膜と接触させながら、前記第２記憶ノードコンタクトプラグに接続して記憶ノード電極用層を形成する工程と、前記記憶ノード電極用層の上層に第２記憶ノード形成用層を形成する工程と、前記第２記憶ノード形成用層と前記記憶ノード電極用層を順次エッチバック、あるいは上方から研磨することにより、個々の記憶ノード電極および第２記憶ノード形成用層に分割する工程と、前記第５絶縁膜をエッチングストッパとして前記第１記憶ノードコンタクト形成用層および前記第２記憶ノードコンタクト形成用層を除去する工程とを含む。
【００４５】
上記の本発明の半導体記憶装置の製造方法は、好適には、前記第１絶縁膜および前記第４絶縁膜を酸化シリコンにより形成し、前記第２絶縁膜、前記第３絶縁膜および前記第５絶縁膜を窒化シリコンにより形成する。
【００４６】
【発明の実施の形態】
以下に、本発明の半導体記憶装置の製造方法の実施の形態について図面を参照して説明する。
【００４７】
本実施形態に係る半導体記憶装置は、シリンダ型の記憶ノード電極を有するＣＯＢ型のＤＲＡＭ（Dynamic Random Access Memory）であり、図１（ａ）は、その断面図であり、図１（ｂ）は図１（ａ）中の領域Ｘの拡大図である。
１個のトランジスタと１個のメモリキャパシタとから１個のメモリセルが構成されており、このメモリセルがマトリクス状にｎ×ｍ個（図面上は左右方向に５個としている）並べられて形成されている。
【００４８】
シリコン半導体基板１０上のトレンチ型の素子分離絶縁膜２０に区切られた活性領域上に、不図示のゲート絶縁膜、例えばポリシリコンとタングステンシリサイドの積層体であるポリサイド構造のゲート電極Ｇ、および、例えばＬＤＤ（Lightly Doped Drain ）構造のソース・ドレイン拡散層１１などからなるトランジスタが形成されており、その上層に例えば酸化シリコンからなる第１層間絶縁膜２１が形成されている。
【００４９】
第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する第１記憶ノードコンタクトホールＣＨ１が開口され、第１記憶ノードコンタクトプラグＰ１が埋め込まれている。さらに、第１層間絶縁膜２１にはソース・ドレイン拡散層１１に達する不図示のビットコンタクトホールが開口され、ビットコンタクトプラグが埋め込まれている。第１層間絶縁膜２１の上層には例えば酸化シリコンからなる第２層間絶縁膜２２が形成されており、その上層に例えばポリシリコンとタングステンシリサイドの積層体であるポリサイド構造のビット線３３が形成され、上記のビットコンタクトプラグに接続している。
【００５０】
ビット線３３を被覆して例えば窒化シリコンからなる第３層間絶縁膜２３が形成されており、その上層に例えば酸化シリコンからなる第４層間絶縁膜２４が形成されており、その上層に例えば窒化シリコンからなる第５層間絶縁膜２５が形成されている。第３〜第５層間絶縁膜（２３，２４，２５）を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２が開口され、第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトプラグＰ２が埋め込まれている。
【００５１】
第２記憶ノードコンタクトプラグＰ２の上方には、例えば導電性不純物を含有するポリシリコンからなる記憶ノード電極３７ａが第２記憶ノードコンタクトプラグＰ２に接続するように形成されている。ここで、第２記憶ノードコンタクトプラグＰ２の上面および側面の一部において、記憶ノード電極３７ａと接続するように形成されており、また、上記の記憶ノード電極３７ａと第５層間絶縁膜２５は、第５層間絶縁膜２５の上面および側面の一部において接して形成されている。
【００５２】
記憶ノード電極３７ａの表面を被覆して、例えばＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８が形成されており、その上層には例えば導電性不純物を含有するポリシリコンからなるプレート電極３８が形成されており、記憶ノード電極３７ａ、キャパシタ絶縁膜２８およびプレート電極３８からなるメモリキャパシタが形成されている。
【００５３】
上記の本実施形態の半導体記憶装置は、記憶ノードコンタクトプラグの上面および側面の一部において接続するようにすることで、確実に記憶ノード電極と記憶ノードコンタクトプラグ接続することが可能となり、また、記憶ノード電極と第５層間絶縁膜が、第５層間絶縁膜の上面および側面の一部において接して形成されていることにより、記憶ノード電極を形成するための型として用いる絶縁膜を第５層間絶縁膜に対して選択比を有して除去する場合に、第５層間絶縁膜の下層の第４層間絶縁膜が除去されてしまうことを防止できる。このように、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置である。
【００５４】
次に、上記の図１に示す半導体記憶装置の製造方法について説明する。まず、図２（ａ）に示すうように、シリコン半導体基板１０に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜２０を形成する。
【００５５】
次に、図２（ｂ）に示すように、導電性不純物をイオン注入などにより導入して不図示のウェルを形成した後、素子分離絶縁膜２０により分離される活性領域において例えば熱酸化法により不図示のゲート絶縁膜、例えばポリシリコンとタングステンシリサイドの積層体であるポリサイド構造のゲート電極Ｇ、および、ＬＤＤ構造のソース・ドレイン拡散層１１を形成し、トランジスタを形成する。ゲート電極Ｇは、ＤＲＡＭにおいてはワード線として機能し、図面上左右方向に配線され、図２（ｂ）に示す断面上とは異なる位置に配線されていることを示している。
【００５６】
次に、図３（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition ）法により酸化シリコンを堆積させ、第１層間絶縁膜２１を形成する。
次に、例えばＣＶＤ法により、ポリシリコンあるいはアモルファスシリコンなどのシリコン層を堆積させ、第１マスク層３０を形成する。第１マスク層３０中の不純物の有無はいずれでもかまわない。
【００５７】
次に、図３（ｄ）に示すように、第１マスク層３０の上層に記憶ノードコンタクトホールのパターンを有する不図示のレジスト膜を成膜し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施して、第１マスク層３０ａを貫通し、第１層間絶縁膜２１の途中までの深さを有する記憶ノードコンタクトホール用凹部Ｃを形成する。例えば、第１マスク層３０のエッチングには、（エッチングガス流量：Ｃｌ2 ＝７５ｓｃｃｍ、圧力＝４００ｍＰａ、電流＝２５０ｍＡ、ＲＦパワー＝７０Ｗ）という条件で行い、第１層間絶縁膜２１のエッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／３００／４００ｓｃｃｍ、圧力＝５．３Ｐａ、ＲＦパワー＝１７００Ｗ）という条件で行う。この後、レジスト膜は除去する。
【００５８】
次に、図４（ｅ）に示すように、例えばＣＶＤ法により、記憶ノードコンタクトホール用凹部Ｃ内を被覆してポリシリコンあるいはアモルファスシリコンなどのシリコン層を堆積させ、第１サイドウォールマスク用層３１を形成する。第１サイドウォールマスク用層３１の不純物の有無はいずれでもかまわない。
【００５９】
次に、図４（ｆ）に示すように、例えばＲＩＥ（反応性イオンエッチング）などのエッチングを施し、第１マスク層３０ａの側壁部を覆う部分を残して第１サイドウォールマスク用層３１を除去し、第１サイドウォールマスク層３１ａを形成する。このとき第１マスク層３０ａも肩部が丸く成形される。第１サイドウォールマスク層３１ａの内側が、第１記憶ノードコンタクトホールＣＨ１となる。第１マスク層３０ａの側壁部に第１サイドウォールマスク層３１ａを形成することにより、微細なコンタクトホールを開口することが可能となる。
【００６０】
次に、図５（ｇ）に示すように、第１マスク層３０ａおよび第１サイドウォールマスク層３１ａをマスクとしてＲＩＥなどのエッチングを施し、第１層間絶縁膜２１を貫通して、トランジスタのソース・ドレイン拡散層１１を露出させる第１記憶ノードコンタクトホールＣＨ１を開口する。例えば、第１層間絶縁膜２１のエッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 ＝１５／１５０／３００／７ｓｃｃｍ、圧力＝４Ｐａ、ＲＦパワー＝１５００Ｗ）という条件で行う。
【００６１】
次に、図５（ｈ）に示すように、例えばＣＶＤ法により、ソース・ドレイン拡散層１１と同じ導電型の導電性不純物を含有するポリシリコンあるいはアモルファスシリコンなどのシリコン層を、ソース・ドレイン拡散層１１に接続するように第１記憶ノードコンタクトホールＣＨ１内を埋め込んで全面に堆積させ、第１記憶ノードコンタクトプラグ用層３２を形成する。
【００６２】
次に、図６（ｉ）に示すように、例えばＲＩＥなどのエッチングによるエッチバック、および、ＣＭＰ（Chemical Mechanical Polishing ）法による研磨処理により、第１記憶ノードコンタクトホールＣＨ１の内部を残して、第１記憶ノードコンタクトホールＣＨ１の外部に堆積されたポリシリコン（あるいはアモルファスシリコン）を除去し、第１記憶ノードコンタクトプラグＰ１（３１ｂ，３２ａ）を形成する。ＣＭＰ法においては、例えばＫＯＨとシリカを主成分とする標準的な酸化シリコンの研磨条件とする。
次に、例えばＣＶＤ法により、第１記憶ノードコンタクトプラグＰ１の上面を被覆して全面に酸化シリコンを堆積させ、第２層間絶縁膜２２を形成する。
以上の工程においては、第１記憶ノードコンタクトホールの開口および第１記憶ノードコンタクトプラグの形成工程について説明したが、不図示のビットコンタクトホールの開口およびビットコンタクトプラグの形成工程を同時に行うことも好ましい。
【００６３】
次に、図６（ｊ）に示すように、例えばＣＶＤ法によりソース・ドレイン拡散層１１と同じ導電型の導電性不純物を含有するポリシリコン（あるいはアモルファスシリコン）およびタングステンシリサイドを積層させ、ビット線のパターンに加工して、ポリシリコン（あるいはアモルファスシリコン）からなる下層ビット線３３ａおよびタングステンシリサイドからなる上層ビット線３３ｂのポリサイド構造を有するビット線３３を形成する。ここで、ビット線３３は、上記の不図示のビットコンタクトプラグと接続するようにして形成する。
【００６４】
次に、図７（ｋ）に示すように、例えばＣＶＤ法によりビット線３３を被覆して全面に窒化シリコンを堆積させ、第３層間絶縁膜２３を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積させ、第４層間絶縁膜２４を形成する。
【００６５】
次に、図７（ｌ）に示すように、例えばＣＶＤ法により第４層間絶縁膜２４の上層にポリシリコン（あるいはアモルファスシリコン）を堆積させ、第２記憶ノードコンタクトホールの開口パターンに加工して、第２マスク層３４を形成する。第２マスク層３４中の不純物の有無はいずれでもかまわない。
【００６６】
次に、図８（ｍ）に示すように、例えばＣＶＤ法により第２マスク層３４の上層にポリシリコン（あるいはアモルファスシリコン）を堆積させ、第２サイドウォールマスク用層３５を形成する。第２サイドウォールマスク用層３５中の不純物の有無はいずれでもかまわない。
【００６７】
次に、図８（ｎ）に示すように、例えばＲＩＥ（反応性イオンエッチング）などのエッチングを施し、第２マスク層３４の側壁部を覆う部分を残して第２サイドウォールマスク用層３５を除去し、第２サイドウォールマスク層３５ａを形成する。このとき第２マスク層３４ａも肩部が丸く成形される。
【００６８】
次に、図９（ｏ）に示すように、第２マスク層３４ａおよび第２サイドウォールマスク層３５ａをマスクとしてＲＩＥなどのエッチングを施し、第２層間絶縁膜２２、第３層間絶縁膜２３および第４層間絶縁膜２４を貫通して、第１記憶ノードコンタクトプラグＰ１の上面を露出させる第２記憶ノードコンタクトホールＣＨ２を開口する。
【００６９】
次に、図９（ｐ）に示すように、例えばＣＶＤ法により第１記憶ノードコンタクトプラグＰ１と同じ導電型の導電性不純物を含有するポリシリコン（あるいはアモルファスシリコン）などで第１記憶ノードコンタクトプラグＰ１に接続するように第２記憶ノードコンタクトホールＣＨ２内を埋め込んで全面に堆積させ、第２記憶ノードコンタクトプラグ用層３６を形成する。
【００７０】
次に、図１０（ｑ）に示すように、例えばＲＩＥなどのエッチングによるエッチバック、および、ＣＭＰ法による研磨処理により、第２記憶ノードコンタクトホールＣＨ２の内部を残して、第２記憶ノードコンタクトホールＣＨ２の外部に堆積されたポリシリコン（あるいはアモルファスシリコン）を除去し、第２記憶ノードコンタクトプラグＰ２（３６ｂ）を形成する。ここで、ＣＭＰ法により第２記憶ノードコンタクトホールＣＨ２の外部に堆積されたポリシリコンなどを除去することにより、第２記憶ノードコンタクトプラグの上面の高さを第４層間絶縁膜２４の表面の高さと一致するようにして、第２記憶ノードコンタクトプラグＰ２を形成することができ、プラグロスはほとんど生じない。
【００７１】
次に、図１０（ｒ）に示すように、例えばＣＶＤ法により窒化シリコンを堆積させ、第５層間絶縁膜２５を形成する。
次に、例えばＣＶＤ法により第５層間絶縁膜２５の上層全面に酸化シリコンを堆積させ、第１記憶ノード形成用層２６を形成する。
【００７２】
次に、図１１（ｓ）に示すように、フォトリソグラフィー工程により第１記憶ノード形成用層２６の上層にレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、第１記憶ノード形成用層２６および第５層間絶縁膜２５を貫通して、第２記憶ノードコンタクトプラグＰ２の上面を露出させる開口部Ｈを形成する。ここで、開口部Ｈは、記憶ノード電極の型となる。例えば、第１記憶ノード用層２６のエッチングには、（エッチングガス流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 ＝８／１５０／２００／３ｓｃｃｍ、圧力＝５．３Ｐａ、ＲＦパワー＝１７００Ｗ）という条件で行い、第５層間絶縁膜２５のエッチングには、（エッチングガス流量：ＣＨＦ3 ／ＣＯ／Ｏ2 ＝４０／１６０／１４ｓｃｃｍ、圧力＝５．３Ｐａ、ＲＦパワー＝１０００Ｗ）という条件で行う。
【００７３】
次に、図１１（ｔ）に示すように、例えばＮＨ4 Ｆなどのフッ酸系のウェットエッチング処理により、第５層間絶縁膜２５（窒化シリコン）に対して、第１記憶ノード形成用層２６および第４層間絶縁膜２４（酸化シリコン）を選択的にエッチング除去し、開口部の底面Ｈ’および側壁面Ｈ”を後退させる。後退させる幅としては、熱酸化膜換算で３ｎｍ以上、ＣＶＤ膜で５ｎｍ以上であり、上限は使用する世代の最小設計寸法の半分程度である。
このとき、開口部の底面において第２記憶ノードコンタクトプラグＰ２が開口部内に凸に突き出る形状となり、また、開口部の側壁面において第５層間絶縁膜２５が開口部内に凸に突き出る形状となる。
【００７４】
次に、図１２（ｕ）に示すように、例えば、ＣＶＤ法により記憶ノード電極の型となる開口部内を被覆して全面にリンなどの導電性不純物を含有するポリシリコンあるいはアモルファスシリコンを堆積させ、第２記憶ノードコンタクトプラグＰ２と接続する記憶ノード電極用層３７を形成する。
このとき、開口部の底面において第２記憶ノードコンタクトプラグＰ２が開口部内に凸に突き出る形状であるので、記憶ノード電極用層３７と第２記憶ノードコンタクトプラグＰ２を第２記憶ノードコンタクトプラグＰ２の上面および側面において接続させることができ、確実に記憶ノード電極用層３７と第２記憶ノードコンタクトプラグＰ２を接続することが可能となる。
また、開口部の側壁面において第５層間絶縁膜２５が開口部内に凸に突き出る形状であるので、記憶ノード電極用層３７と第５層間絶縁膜２５とが第５層間絶縁膜２５の上面および側面において接するように形成することができる。
次に、例えばＣＶＤ法により記憶ノード電極用層３７の上層に、記憶ノード電極の型となる開口部内を埋め込んで酸化シリコンを堆積させ、第２記憶ノード形成用層２７を形成する。
【００７５】
次に、図１２（ｖ）に示すように、例えば上方から第２記憶ノード形成用層２７と記憶ノード電極用層３７を順次エッチバックする、あるいはＣＭＰ法により上方から研磨することにより、個々に分割された記憶ノード電極３７ａおよび第２記憶ノード形成用層２７ａとする。
【００７６】
次に、図１３（ｗ）に示すように、例えばフッ酸系のウェットエッチングを施して、第１記憶ノード形成用層２６および第２記憶ノード形成用層２７ａを除去する。
このとき、記憶ノード電極用層３７と第５層間絶縁膜２５とが第５層間絶縁膜２５の上面および側面において接するように形成されていたことから、記憶ノード電極用層３７と第５層間絶縁膜２５とを間隙のないように接触させることができ、エッチング液が第４層間絶縁膜２４に浸透したりすることがなく、第５層間絶縁膜２５はエッチングストッパとして機能する。
【００７７】
次に、図１３（ｘ）に示すように、例えば記憶ノード電極３７ａ表面の自然酸化膜をフッ酸系のウェットエッチングにより除去した後、ＲＴＮ（Rapid Thermal Nitridation ）法および減圧ＣＶＤ法により窒化シリコン層を形成し、さらに熱酸化処理により窒化シリコン層の表層に酸化シリコン層を形成することにより、記憶ノード電極３７ａを被覆するＮＯ膜（窒化膜−酸化膜の積層絶縁膜）からなるキャパシタ絶縁膜２８を形成する。あるいは、キャパシタ絶縁膜としては、酸化タンタルなどの材料を用いることも可能である。
【００７８】
次に例えばＣＶＤ法により、記憶ノード電極３７ａと同じ導電型の導電性不純物を含有するポリシリコン（あるいはアモルファスシリコン）を堆積させてプレート電極３８を形成し、図１に示す構造を有するキャパシタを完成させる。以降の工程としては、キャパシタなどの被覆して全面に上層絶縁膜を形成し、必要に応じて上層配線を形成するなどして、所望の半導体記憶装置を製造することができる。
【００７９】
上記の本実施形態の半導体記憶装置の製造方法によれば、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置を製造することができる。
例えば、図１４（ａ）の断面図および図１４（ａ）中の領域Ｘの拡大図である図１４（ｂ）に示すように、第１記憶ノード形成用層２６に形成された記憶ノード電極の型となる開口部Ｈが図面上左側に距離Δ分ずれて形成された場合においても、記憶ノード電極用層３７と第５層間絶縁膜２５とを間隙のないように接触させることができ、エッチング液が第４層間絶縁膜２４に浸透したりすることがなく、安定に製造することが可能である。
【００８０】
上記の本実施形態の半導体記憶装置の製造方法においては、エッチングストッパ膜としての第５層間絶縁膜（窒化シリコン膜）の薄膜化が可能であり、層間絶縁膜の総計の膜厚を薄膜化できる。エッチングストッパ膜の薄膜化により、絶縁膜の低ストレス化が実現でき、結晶欠陥の少ない、例えばリテンション特性の少ないＤＲＡＭが製造できる。
また、メモリセル周辺部のコンタクトのアスペクト比が下がり、微細化が容易となり、ＤＲＡＭとロジック回路の混載に適している。
また、記憶ノード電極が、リソグラフィーの解像度以上の大きさとすることが可能であることから、大きな蓄積容量Ｃｓを確保でき、キャパシタの高さを低くしてキャパシタに起因する段差を低減することができる。この結果、絶縁膜の膜厚の薄膜化がさらに可能で、メモリセル周辺部のコンタクトのアスペクト比がさらに下がり、微細化がさらに容易となり、ＤＲＡＭとロジック回路の混載にさらに適する。
【００８１】
本発明の半導体記憶装置の製造方法は、メモリキャパシタを有するＤＲＡＭやＶＲＡＭなど、キャパシタ（記憶ノード）を有する半導体記憶装置であれば適用可能である。
【００８２】
本発明の半導体記憶装置の製造方法は、上記の実施の形態に限定されない。例えば、記憶ノード電極としては、アモルファスシリコンあるいはポリシリコンなどを用いることができる。
キャパシタの形状としては、シリンダ型の他、スタック型やフィン型など種々の形状に適用することができる。
また、トランジスタ部分の構造および製造方法などは特に限定されず、ポリサイドなどのゲート電極、ＬＤＤ構造のソース・ドレイン拡散層など、様々な構造をとることが可能である。
さらに、ロジックＬＳＩやその他の半導体素子あるいは装置との混載も可能である。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００８３】
【発明の効果】
本発明の半導体記憶装置は、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置である。
【００８４】
また、本発明の半導体記憶装置の製造方法によれば、上記の本発明の半導体記憶装置を容易に製造可能であり、記憶ノードコンタクトプラグと記憶ノード電極間の接続不良の防止や、ショートの原因ともなるエッチングストッパの下層の絶縁膜の除去の防止などが可能となる、品質の高い記憶ノード電極および記憶ノードコンタクトプラグを有する半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】図１（ａ）は実施形態に係る半導体記憶装置の断面図であり、図１（ｂ）は図１（ａ）中の領域Ｘの拡大図である。
【図２】図２は実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は素子分離絶縁膜の形成工程まで、（ｂ）はトランジスタの形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、（ｃ）は第１マスク層の形成工程まで、（ｄ）は記憶ノードコンタクトホール用凹部の形成工程までを示す。
【図４】図４は図３の続きの工程を示す断面図であり、（ｅ）は第１サイドウォールマスク用層の形成工程まで、（ｆ）は第１サイドウォールマスク層の形成工程までを示す。
【図５】図５は図４の続きの工程を示す断面図であり、（ｇ）は第１記憶ノードコンタクトホールの開口工程まで、（ｈ）は第１記憶ノードコンタクトプラグ用層の形成工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、（ｉ）は第２層間絶縁膜の形成工程まで、（ｊ）はビット線の形成工程までを示す。
【図７】図７は図６の続きの工程を示す断面図であり、（ｋ）は第４層間絶縁膜の形成工程まで、（ｌ）は第２マスク層の形成工程までを示す。
【図８】図８は図７の続きの工程を示す断面図であり、（ｍ）は第２サイドウォールマスク用層の形成工程まで、（ｎ）は第２サイドウォールマスク層の形成工程までを示す。
【図９】図９は図８の続きの工程を示す断面図であり、（ｏ）は第２記憶ノードコンタクトホールの開口工程まで、（ｐ）は第２記憶ノードコンタクトプラグ用層の形成工程までを示す。
【図１０】図１０は図９の続きの工程を示す断面図であり、（ｑ）は第２記憶ノードコンタクトプラグの形成工程まで、（ｒ）は第１記憶ノード形成用層の形成工程までを示す。
【図１１】図１１は図１０の続きの工程を示す断面図であり、（ｓ）は記憶ノード電極の型となる開口部の形成工程まで、（ｔ）は記憶ノード電極の型となる開口部の底面および側壁面を後退させる工程までを示す。
【図１２】図１２は図１１の続きの工程を示す断面図であり、（ｕ）は第２記憶ノード形成用層の形成工程まで、（ｖ）は記憶ノード電極の分割工程までを示す。
【図１３】図１３は図１２の続きの工程を示す断面図であり、（ｗ）は第１および第２記憶ノード形成用層の除去工程まで、（ｘ）はキャパシタ絶縁膜の形成工程までを示す。
【図１４】図１４（ａ）は実施形態において、記憶ノード電極の形成パターンがずれた場合の断面図であり、図１４（ｂ）は図１４（ａ）中の領域Ｘの拡大図である。
【図１５】図１５（ａ）は従来例に係る半導体記憶装置の断面図であり、図１５（ｂ）は図１５（ａ）中の領域Ｘの拡大図である。
【図１６】図１６は従来例に係る半導体記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は第５層間絶縁膜の形成工程まで、（ｂ）はマスク層の形成工程までを示す。
【図１７】図１７は図１６の続きの工程を示す断面図であり、（ｃ）はサイドウォールマスク用層の形成工程まで、（ｄ）はサイドウォールマスク層の形成工程までを示す。
【図１８】図１８は図１７の続きの工程を示す断面図であり、（ｅ）は第２記憶ノードコンタクトホールの開口工程まで、（ｆ）は第２記憶ノードコンタクトプラグ用層の形成工程までを示す。
【図１９】図１９は図１８の続きの工程を示す断面図であり、（ｇ）は第２記憶ノードコンタクトプラグの形成工程まで、（ｈ）は第１記憶ノード形成用層の形成工程までを示す。
【図２０】図２０は図１９の続きの工程を示す断面図であり、（ｉ）は記憶ノード電極の型となる開口部の形成工程まで、（ｊ）は第２記憶ノード形成用層の形成工程までを示す。
【図２１】図２１は図２０の続きの工程を示す断面図であり、（ｋ）は第１および第２記憶ノード形成用層の除去工程まで、（ｌ）はキャパシタ絶縁膜の形成工程までを示す。
【図２２】図２２は従来例の問題点を説明するための断面図である。
【図２３】図２３（ａ）は従来例において、記憶ノード電極の形成パターンがずれた場合の問題点を説明するための断面図であり、図２３（ｂ）は図２３（ａ）中の領域Ｘの拡大図である。
【図２４】図２４（ａ）は従来例において、記憶ノード電極の形成パターンがずれた場合の問題点を説明するための断面図であり、図２４（ｂ）は図２４（ａ）中の領域Ｘの拡大図である。
【符号の説明】
１０…半導体基板、１１…ソース・ドレイン拡散層、２０…素子分離絶縁膜、２１…第１層間絶縁膜、２２…第２層間絶縁膜、２３…第３層間絶縁膜、２４…第４層間絶縁膜、２５…第５層間絶縁膜、２６…第１記憶ノード形成用層、２７…第２記憶ノード形成用層、２８…キャパシタ絶縁膜、３０，３０ａ…第１マスク層、３１…第１サイドウォールマスク用層、３１ａ…第１サイドウォールマスク層、３２…第１記憶ノードコンタクトプラグ用層、３３…ビット線、３４，３４ａ…第２マスク層、３５…第２サイドウォールマスク用層、３５ａ…第２サイドウォールマスク層、３６…第２記憶ノードコンタクトプラグ用層、３７…記憶ノード電極用層、３７ａ…記憶ノード電極、３８…プレート電極、Ｐ１…第１記憶ノードコンタクトプラグ、Ｐ２…第２記憶ノードコンタクトプラグ、ＣＨ１…第１記憶ノードコンタクトホール、ＣＨ２…第２記憶ノードコンタクトホール、Ｈ…開口部、Ｃ…記憶ノードコンタクトホール用凹部、Ｅ…エッチング液、Ｆ…接続不良。
Claims (12)
- 記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置を製造するために、
基板にトランジスタを形成する工程と、
前記トランジスタを被覆して第１絶縁膜を形成する工程と、
前記第１絶縁膜に、前記トランジスタのソース・ドレイン領域に達する記憶ノードコンタクトホールを開口する工程と、
前記記憶ノードコンタクトホール内を導電体で埋め込んで記憶ノードコンタクトプラグを形成する工程と、
前記第１絶縁膜の上層に前記第１絶縁膜とエッチング選択比の異なる第２絶縁膜を形成する工程と、
前記第２絶縁膜の上層に前記第２絶縁膜とエッチング選択比の異なる第３絶縁膜を形成する工程と、
前記第２絶縁膜および前記第３絶縁膜に、記憶ノード電極を形成するための型となり、前記記憶ノードコンタクトプラグの少なくとも上面を露出させる開口部を開口する工程と、
前記第２絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を選択的に除去するエッチングにより、前記開口部の底面および側壁面を後退させる工程と、
前記開口部を型として、前記第２絶縁膜と接触させながら、前記記憶ノードコンタクトプラグに接続して記憶ノード電極を形成する工程と、
前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜を除去する工程と、
前記記憶ノード電極の上層にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜の上層にプレート電極を形成する工程とを有し、
前記開口部の底面および側壁面を後退させる工程においては、
前記底面において前記記憶ノードコンタクトプラグが前記開口部内に凸に突き出るように前記底面を、前記側壁面において前記第２絶縁膜が前記開口部内に凸に突き出るように前記側壁面をそれぞれ５ｎｍ以上後退させ、
前記後退の幅の上限は使用する世代の最小設計寸法の半分程度である
半導体記憶装置の製造方法。 - 前記開口部の底面および側壁面を後退させる工程においては、
等方性エッチングにより前記第２絶縁膜に対して前記第１絶縁膜および前記第３絶縁膜を選択的に除去する
請求項１記載の半導体記憶装置の製造方法。 - 前記記憶ノードコンタクトプラグを形成する工程においては、
前記記憶ノードコンタクトプラグの上面の高さが前記第１絶縁膜の表面の高さと一致するように前記記憶ノードコンタクトプラグを形成する
請求項１または２記載の半導体記憶装置の製造方法。 - 前記記憶ノードコンタクトプラグを形成する工程が、
前記記憶ノードコンタクトホールの内部を埋め込んで全面に導電体を形成する工程と、
前記記憶ノードコンタクトホールの外部に形成された前記導電体を研磨処理により除去する工程とを含む
請求項１〜３のいずれか一記載の半導体記憶装置の製造方法。 - 前記記憶ノード電極を形成する工程が、
前記開口部を型として、前記第２絶縁膜と接触させながら、前記記憶ノードコンタクトプラグに接続して記憶ノード電極用層を形成する工程と、
前記記憶ノード電極用層の上層に第４絶縁膜を形成する工程と、
前記第４絶縁膜の上面から研磨して前記記憶ノード電極用層を個々の記憶ノード電極に分割する工程とを含み、
前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜を除去する工程においては、同時に前記第４絶縁膜を除去する
請求項１〜４のいずれか一記載の半導体記憶装置の製造方法。 - 前記第１絶縁膜および前記第３絶縁膜を酸化シリコンにより形成し、
前記第２絶縁膜を窒化シリコンにより形成する
請求項１〜５のいずれか一記載の半導体記憶装置の製造方法。 - 記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置を製造するために、
基板にトランジスタを形成する工程と、
前記トランジスタを被覆して第１絶縁膜を形成する工程と、
前記第１絶縁膜に、前記トランジスタのソース・ドレイン拡散層を露出させる第１記憶ノードコンタクトホールを形成する工程と、
前記第１記憶ノードコンタクトホール内を前記ソース・ドレイン拡散層と同じ導電型の導電体で埋め込んで第１記憶ノードコンタクトプラグを形成する工程と、
前記第１記憶ノードコンタクトプラグの上面を被覆する、前記第１絶縁膜と選択比の異なる第２絶縁膜を形成する工程と、
前記第２絶縁膜の上層に、前記第２絶縁膜と同じ材料からなる第３絶縁膜を形成する工程と、
前記第３絶縁膜の上層に、前記第３絶縁膜と選択比の異なる第４絶縁膜を形成する工程と、
前記第４絶縁膜の上層に第２記憶ノードコンタクトホールの開口パターンに加工して、第２マスク層および第２サイドウォールマスク層を形成する工程と、
前記第２マスク層および前記第２サイドウォールマスク層をマスクとして、前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜を貫通して、前記第１記憶ノードコンタクトプラグの少なくとも上面を露出させる第２記憶ノードコンタクトホールを開口する工程と、
前記第２記憶ノードコンタクトホールを、前記第１記憶ノードコンタクトプラグと同じ導電体で前記第１記憶ノードコンタクトプラグに接続するように埋め込んで第２記憶ノードコンタクトプラグを形成する工程と、
前記第４絶縁膜および前記第２記憶ノードコンタクトプラグ上層に、前記第４絶縁膜と選択比の異なる第５絶縁膜を形成する工程と、
前記第５絶縁膜の上層全面に第１記憶ノード形成用層を形成する工程と、
前記第１記憶ノード形成用層および前記第５絶縁膜を貫通して、前記第２記憶ノードコンタクトプラグの少なくとも上面を露出させる開口部を形成する工程と、
前記第５絶縁膜に対して前記第４絶縁膜および前記第１記憶ノード形成用層を選択的に除去するエッチングにより、前記開口部の底面および側壁面を後退させる工程と、
前記開口部を型として、前記第４絶縁膜および前記第５絶縁膜と接触させながら、前記第２記憶ノードコンタクトプラグと接続する記憶ノード電極を形成する工程と、
前記第５絶縁膜をエッチングストッパとして前記第１記憶ノード形成用層を除去する工程と、
前記記憶ノード電極を被覆するキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜の上層にプレート電極を形成する工程とを有し、
前記開口部の底面及び側壁面を後退させる工程においては、
前記底面において前記第２記憶ノードコンタクトプラグが前記開口部内に凸に突き出るように前記底面を、前記側壁面において前記第５絶縁膜が前記開口部内に凸に突き出るように前記側壁面をそれぞれ５ｎｍ以上後退させ、
前記後退の幅の上限は使用する世代の最小設計寸法の半分程度である
半導体記憶装置の製造方法。 - 前記開口部の底面および側壁面を後退させる工程においては、
等方性エッチングにより前記第５絶縁膜に対して前記第４絶縁膜および前記第１記憶ノード形成用層を選択的に除去する
請求項７記載の半導体記憶装置の製造方法。 - 前記第２記憶ノードコンタクトプラグを形成する工程においては、
前記第２記憶ノードコンタクトプラグの上面の高さが前記第４絶縁膜の表面の高さと一致するように前記第２記憶ノードコンタクトプラグを形成する
請求項７記載の半導体記憶装置の製造方法。 - 前記第２記憶ノードコンタクトプラグを形成する工程が、
前記第２記憶ノードコンタクトホールの内部を埋め込んで全面に導電体を形成する工程と、
前記第２記憶ノードコンタクトホールの外部に形成された前記導電体を研磨処理により除去する工程とを含む
請求項７記載の半導体記憶装置の製造方法。 - 前記記憶ノード電極を形成する工程が、
前記開口部を型として、前記第４絶縁膜および第５絶縁膜と接触させながら、前記第２記憶ノードコンタクトプラグに接続して記憶ノード電極用層を形成する工程と、
前記記憶ノード電極用層の上層に第２記憶ノード形成用層を形成する工程と、
前記第２記憶ノード形成用層と前記記憶ノード電極用層を順次エッチバック、あるいは上方から研磨することにより、個々の記憶ノード電極および第２記憶ノード形成用層に分割する工程と、
前記第５絶縁膜をエッチングストッパとして前記第１記憶ノードコンタクト形成用層および前記第２記憶ノードコンタクト形成用層を除去する工程とを含む
請求項７〜１０のいずれか一記載の半導体記憶装置の製造方法。 - 前記第１絶縁膜および前記第４絶縁膜を酸化シリコンにより形成し、
前記第２絶縁膜、前記第３絶縁膜および前記第５絶縁膜を窒化シリコンにより形成する
請求項７記載の半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33279098A JP4406945B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置の製造方法 |
| US09/447,558 US6501119B1 (en) | 1998-11-24 | 1999-11-23 | Semiconductor memory device and method of producing same |
| KR1019990052048A KR100627182B1 (ko) | 1998-11-24 | 1999-11-23 | 반도체 기억 장치 및 그 제조 방법 |
| TW088120446A TW463368B (en) | 1998-11-24 | 1999-11-23 | Semiconductor memory device and method of producing same |
| US10/289,411 US6642101B2 (en) | 1998-11-24 | 2002-11-07 | Semiconductor memory device and method of producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33279098A JP4406945B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164822A JP2000164822A (ja) | 2000-06-16 |
| JP4406945B2 true JP4406945B2 (ja) | 2010-02-03 |
Family
ID=18258845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33279098A Expired - Fee Related JP4406945B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6501119B1 (ja) |
| JP (1) | JP4406945B2 (ja) |
| KR (1) | KR100627182B1 (ja) |
| TW (1) | TW463368B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4070919B2 (ja) | 1999-01-22 | 2008-04-02 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6611010B2 (en) | 1999-12-03 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2001291844A (ja) * | 2000-04-06 | 2001-10-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4949547B2 (ja) * | 2000-04-10 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| KR100699812B1 (ko) * | 2000-08-25 | 2007-03-27 | 삼성전자주식회사 | 반도체 장치의 캐패시터 제조방법 |
| JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100475074B1 (ko) * | 2002-05-16 | 2005-03-10 | 삼성전자주식회사 | 반도체 소자의 커패시터의 스토리지 전극 제조 방법 |
| KR20040045765A (ko) * | 2002-11-25 | 2004-06-02 | 삼성전자주식회사 | 스토리지 노드를 갖는 디램 셀 형성방법 |
| KR100576825B1 (ko) * | 2003-12-02 | 2006-05-10 | 삼성전자주식회사 | 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들 |
| KR100526885B1 (ko) * | 2004-01-02 | 2005-11-09 | 삼성전자주식회사 | 반도체 소자에서의 캐패시터 형성방법 |
| KR100703970B1 (ko) * | 2005-06-16 | 2007-04-06 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP2012234964A (ja) | 2011-04-28 | 2012-11-29 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP5863381B2 (ja) | 2011-10-17 | 2016-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2013149686A (ja) | 2012-01-17 | 2013-08-01 | Elpida Memory Inc | 半導体装置 |
| JP2014022388A (ja) | 2012-07-12 | 2014-02-03 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| KR102065684B1 (ko) | 2013-04-24 | 2020-01-13 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN110970351B (zh) * | 2018-09-29 | 2024-07-16 | 长鑫存储技术有限公司 | 半导体存储器电容接点结构及制备方法 |
| CN114267677B (zh) * | 2020-09-16 | 2024-08-06 | 长鑫存储技术有限公司 | 电容器阵列结构及其制造方法和动态随机存储器 |
| KR20230144266A (ko) * | 2022-04-07 | 2023-10-16 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
| US6214727B1 (en) * | 1997-02-11 | 2001-04-10 | Micron Technology, Inc. | Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry |
| JPH11330397A (ja) * | 1998-05-20 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5976981A (en) * | 1998-06-12 | 1999-11-02 | Vanguard International Semiconductor Corporation | Method for manufacturing a reverse crown capacitor for DRAM memory cell |
| US6015734A (en) * | 1998-09-04 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the yield on dynamic random access memory (DRAM) with cylindrical capacitor structures |
-
1998
- 1998-11-24 JP JP33279098A patent/JP4406945B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-23 TW TW088120446A patent/TW463368B/zh not_active IP Right Cessation
- 1999-11-23 KR KR1019990052048A patent/KR100627182B1/ko not_active IP Right Cessation
- 1999-11-23 US US09/447,558 patent/US6501119B1/en not_active Expired - Lifetime
-
2002
- 2002-11-07 US US10/289,411 patent/US6642101B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6501119B1 (en) | 2002-12-31 |
| JP2000164822A (ja) | 2000-06-16 |
| US20030071299A1 (en) | 2003-04-17 |
| TW463368B (en) | 2001-11-11 |
| US6642101B2 (en) | 2003-11-04 |
| KR20000035618A (ko) | 2000-06-26 |
| KR100627182B1 (ko) | 2006-09-25 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080313 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |