JPH11261023A

JPH11261023A - 半導体装置及びその製造方法

Info

Publication number: JPH11261023A
Application number: JP10058611A
Authority: JP
Inventors: Takashi Nakabayashi; 隆中林; Shuichi Mayumi; 周一真弓; Shigeo Irie; 重夫入江
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-03-10
Filing date: 1998-03-10
Publication date: 1999-09-24

Abstract

(57)【要約】【課題】ＤＲＡＭの微細化と両立して大きなキャパシ
タ容量を実現する、容易に形成され得る大面積キャパシ
タ電極を有する半導体装置、及びその製造方法を提供す
る。【解決手段】キャパシタを有する半導体装置を、半導
体基板に不純物拡散領域を形成する工程と、該半導体基
板の上に第１の絶縁膜を形成する工程と、該第１の絶縁
膜に所定の形状の凹部パターンを形成する工程と、該凹
部パターンの底面から該不純物拡散領域に至るホール
を、該第１の絶縁膜に形成する工程と、該ホール及び該
凹部パターンを埋め込むとともに該第１の絶縁膜を覆う
ように第１の導電体領域を形成する工程と、該第１の導
電体領域を、該凹部パターン以外の部分に相当する該第
１の絶縁膜が露出するまで除去して、該第１の絶縁膜の
露出した表面と残存する該第１の導電体領域の表面とを
実質的にほぼ平坦化する工程と、該平坦化された表面を
覆うように、第２の絶縁膜及び第２の導電体領域を順に
形成する工程と、を包含する製造方法によって形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、半導体装置に含まれるキャパ
シタ構造及びその製造方法に関する。

【０００２】

【従来の技術】半導体事業分野において、ＤＲＡＭは、
そのテクノロジードライバとして位置付けられ、急速に
発展してきている。このＤＲＡＭに関する技術発展の中
核となっているのが微細化技術の進展であり、具体的に
は、セル面積、さらにはチップ面積を縮小することによ
り、ＤＲＡＭの大容量化が実現化されてきている。これ
らの技術進歩の結果、現在では、２０００年頃に１Ｇビ
ットＤＲＡＭが商品化されると予測されるに至ってい
る。

【０００３】ＤＲＡＭのセル面積の縮小化は、一般に電
荷蓄積キャパシタ面積の縮小を伴う。このために、セル
面積の縮小に際して、十分なソフトエラー耐性やノイズ
マージン耐性を確保するために必要なキャパシタ容量を
確保することが、各世代のＤＲＡＭ技術において問題と
されてきた。この問題を克服する一つの対策が、キャパ
シタ構造の改変である。具体的には、キャパシタ構造と
して、４Ｍ世代における平面構造から、１６Ｍ世代及び
６４Ｍ世代における厚膜型、さらには２５６Ｍ世代にお
ける円筒型へと、より表面積の大きい立体構造が採用さ
れて、キャパシタ容量の低下の問題に対処してきた。

【０００４】さらに、上記のキャパシタ構造の変化に加
えて、キャパシタ容量膜として、より高い誘電率を有す
る材料で構成された膜が使用されるようになってきてい
る。具体的には、従来のシリコン酸化膜に代えてシリコ
ン窒化膜が使用されるようになり、さらに１Ｇビット世
代においては、より高い誘電率を有する五酸化タンタル
膜の採用が有望視されている。

【０００５】しかし、このような立体構造を有するキャ
パシタでは、一般に製造工程が複雑になる。さらに、十
分な電極面積を得ることができないために、高さを大き
くすることによって所定の容量値を確保する必要があ
り、そのために、メモリセル部と周辺回路部との間に大
きな段差が形成される。この様子を、図９に模式的に示
す。図９は、従来技術における半導体装置のメモリセル
部及び周辺回路部の構成の一例を模式的に示す断面図で
ある。

【０００６】図９において、基板９０１の上に、周辺回
路部のトランジスタ９０３とメモリセル部のトランジス
タ９１３とが、素子分離膜９０２を介して隣接して設け
られている。周辺回路部のトランジスタ９０３は、ソー
ス／ドレイン領域９０４と、その間のチャネル領域の上
にゲート酸化膜９０５を介して設けられたゲート電極９
０６を有している。同様に、メモリセル部のトランジス
タ９１３は、ソース／ドレイン領域９１４と、その間の
チャネル領域の上にゲート酸化膜９１５を介して設けら
れたゲート電極９１６を有している。また、メモリセル
部には、そこに含まれるトランジスタ９１３にコンタク
ト９２５を介して接続する円筒型キャパシタ９２０が設
けられている。さらに、これらのトランジスタ９０３及
び９１３及びキャパシタ９２０を覆うように層間絶縁膜
９３０が設けられ、その層間絶縁膜９３０の上であって
各トランジスタ９０３及び９１３に対応する位置には、
所定のパターンの金属配線９０７及び９１７が設けられ
ている。

【０００７】このような図９の構成において、円筒型キ
ャパシタ９２０の容量絶縁膜として比誘電率が２２であ
って厚さ約９ｎｍの五酸化タンタル膜（Ｔａ₂Ｏ₅膜）を
使用して、２５ｆＦの容量値を確保しようとすると、約
３５０ｎｍのセル高さが必要になる。この結果、メモリ
セル部と周辺回路部との間の段差（図９におけるＳ）と
して、約０．５μｍの段差が発生する。

【０００８】このような大きな段差Ｓが存在している
と、光リソグラフィー技術を用いた露光パターンニング
における焦点深度（ＤＯＦ）との関係から、一般にメモ
リセル部の上の金属配線９１７に比べて周辺回路部の金
属配線９０７の幅を、図９に描くように広く設定する必
要が生じる。この結果、メモリセル部の占有面積（セル
面積）が縮小される一方で周辺回路部の占有面積が増大
し、その結果として、チップの全体面積の所期の縮小が
達成されなくなる。特に、ＤＯＦが更に小さくなる０.
１８μｍルール以降の構成（すなわち、１ＧビットＤＲ
ＡＭの構成）においては、上記のようなレベルの大きな
段差Ｓの存在は特に問題になり、その段差レベルの緩和
が最重要課題となっている。

【０００９】そこで、上記の問題を考慮して、ＢＳＴ
（バリウム・ストロンチウム・チタンオキサイド）など
誘電率が２００以上である高誘電率膜を容量膜として用
いることによって、キャパシタの高さを低減しながら所
望の容量値を確保し、これによって上述のような段差を
緩和することが提案されている。図１０は、上記に従っ
て代表的な高誘電率膜を用いて構成される、従来技術に
よるキャパシタ構造の例を模式的に示す断面図である。

【００１０】図１０において、Ｐ型半導体基板１００１
の上には、素子分離膜１００２を隔てて、複数のＮ型不
純物拡散領域１００３が形成されている。各々のＮ型不
純物拡散領域１００３の上には、層間絶縁膜１００４に
埋め込まれるようにしてストレジノードコンタクト１０
０５が設けられており、各コンタクト１００５の上に
は、不純物拡散防止用のバリア層１００６を介して、ル
テニウム膜１００７及び酸化ルテニウム膜１００８が設
けられている。さらに、これらの全体構造を覆うよう
に、ＢＳＴ膜１００９及びプレート電極１０１０が設け
られている。

【００１１】以上のような図１０の構成に含まれるＢＳ
Ｔ膜１００９は、その厚さが約２５ｎｍである場合に、
比誘電率が約２００となることが報告されている。一
方、１ＧビットＤＲＡＭにおいては、各メモリセルの大
きさを約０.３μｍ²にすることが要求されており、折り
返しビットライン型の汎用ＤＲＡＭの場合には、各メモ
リセルの大きさは、縦が約０．３９μｍで横が約０．７
８μｍとなる。従って、製造プロセスにおける最小加工
寸法を約０.１６μｍ（電極間の最小スペース）とする
と、ストレジ電極の大きさは、縦が約０.２３μｍで横
が約０.６２μｍとなる。ＤＲＡＭでは２０ｆＦ以上の
蓄積容量が必要とされていることを考慮して前述の各値
に従って計算を行うと、図１０に示される構成における
キャパシタの高さは、約０.１６μｍという結果が得ら
れる。五酸化タンタル膜を容量膜として用いる円筒型キ
ャパシタの場合に必要とされる約０.５μｍのキャパシ
タ高さに対して、上記の値は、３分の１以下の高さで必
要な容量値を有するキャパシタを形成できることを示し
ている。

【００１２】このように、高誘電率膜を用いたキャパシ
タでは、メモリセル部と周辺回路部との間に生じる段差
のレベルを、大きく低減することができる。

【００１３】

【発明が解決しようとする課題】しかし、上記のような
従来技術による構成では、ストレジ電極として白金、ル
テニウム、イリジウム、及びそれらの酸化膜などの白金
族の物質を用いて、ストレジ電極とＢＳＴとの界面での
酸化反応を防止しなければならない。しかし、白金族の
物質は、一般的に汎用的なドライエッチング法による加
工が困難であり、さらに、粒径が約１００ｎｍと非常に
大きいために微細加工に適していない。

【００１４】例えば、ルテニウムは、エッチング時に一
般のレジスト材料に対する選択比が確保できず、酸化膜
などによるハードマスキングが必要である。また、白金
は、エッチング時に、スパッタされた白金自身がパター
ン側壁に付着し、この付着した白金は後工程で簡単に除
去できない。

【００１５】このように、先に説明した従来技術は、キ
ャパシタの電極加工に関して多くの問題点を有してい
る。

【００１６】本発明は、上記のような課題を考慮してな
されてものであり、その目的は、（１）ＤＲＡＭの微細
化と両立して大きなキャパシタ容量を実現する大きな面
積を有する電極が容易に形成されている半導体装置を提
供すること、並びに（２）そのような半導体装置の製造
方法を提供すること、にある。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
不純物拡散領域が形成された半導体基板と、該半導体基
板の上に形成された第１の絶縁膜と、該第１の絶縁膜の
上面から該不純物拡散領域に至るように形成されたホー
ルに埋め込まれた第１の導電体領域と、該第１の絶縁膜
の表面及び該第１の導電体領域のうちで該ホールの外に
露出している表面を覆うように形成された第２の絶縁膜
と、該第２の絶縁膜の上に形成された第２の導電体領域
と、を備えた半導体装置であって、該第１の絶縁膜の表
面と、該第１の導電体領域のうちで該ホールの外に露出
している該表面とは、実質的にほぼ平坦であり、該ホー
ルのうちで、該第１の絶縁膜の上面に近い第１の領域
は、該不純物拡散領域に近い第２の領域よりも、広い幅
を有するように形成されていて、そのことによって、上
記の目的が達成される。

【００１８】前記第１の導電体領域は、多結晶シリコン
或いはタングステンで形成され得る。

【００１９】ある実施形態では、前記第１の導電体領域
のうちで、前記ホールの前記第１の領域に埋め込まれた
部分は第１の材料で構成され、該ホールの前記第２の領
域に埋め込まれた部分は第２の材料で構成されている。

【００２０】例えば、前記第１の材料が多結晶シリコン
或いはタングステンであり、前記第２の材料が多結晶シ
リコンである。

【００２１】ある実施形態では、前記第１の導電体領域
のうちで前記ホールの外に露出している前記表面の上
に、前記第２の絶縁膜で覆われるように形成された第３
の導電体領域をさらに備える。

【００２２】例えば、前記第３の導電体領域は、直方体
状の形状を有し得る。或いは、前記第３の導電体領域
は、円筒状の形状を有し得る。

【００２３】前記第１の導電体領域及び前記第３の導電
体領域は、何れも多結晶シリコンで形成され得る。

【００２４】或いは、ある実施形態では、前記第１の導
電体領域のうちで、前記ホールの前記第１の領域に埋め
込まれた部分は第１の材料で構成され、該ホールの前記
第２の領域に埋め込まれた部分は第２の材料で構成され
ている。

【００２５】ある場合には、前記第１及び第２の材料が
多結晶シリコンであり、前記第３の導電体領域がタング
ステン或いは窒化チタンで形成されている。

【００２６】他の場合には、前記第１の材料が窒化チタ
ンであり、前記第２の材料が多結晶シリコンであり、前
記第３の導電体領域がルテニウム、イリジウム、或いは
白金で形成されている。

【００２７】さらに他の場合には、前記第１の材料がル
テニウムであり、前記第２の材料が多結晶シリコンであ
り、前記第３の導電体領域がルテニウム酸化物で形成さ
れている。

【００２８】さらに他の場合には、前記第１の材料がイ
リジウムであり、前記第２の材料が多結晶シリコンであ
り、前記第３の導電体領域がイリジウム酸化物で形成さ
れている。

【００２９】前記第１の絶縁膜は、前記半導体基板に近
い側に配置されたシリコン酸化膜と該シリコン酸化膜の
上に配置されたシリコン窒化膜とを含む多層構造を有し
得る。

【００３０】前記第１の導電体膜のうちで、前記ホール
の前記第１の領域に埋め込まれた部分は、キャパシタの
電極を構成し得て、該ホールの前記第２の領域に埋め込
まれた部分は、該キャパシタと前記不純物拡散領域とを
電気的に接続するコンタクトを構成し得る。

【００３１】好ましくは、前記ホールの前記第１の領域
の幅は、前記半導体基板に近い側から、該半導体基板よ
り離れる方向に向けて、次第に広がっている。

【００３２】本発明の他の局面に従って提供される半導
体装置は、半導体不純物拡散領域が形成された半導体基
板と、該半導体基板の上に形成された第１の絶縁膜と、
該第１の絶縁膜の上面から該不純物拡散領域に至るよう
に形成されたホールに埋め込まれた第１の導電体領域
と、該第１の絶縁膜の表面を覆うように形成された第２
の絶縁膜と、該第２の絶縁膜の上面から該第１の絶縁膜
に至るように形成された溝の側面及び底面に沿って設け
られ、該ホールに埋め込まれた該第１の導電体領域に電
気的に接続している第２の導電体領域と、該第２の絶縁
膜及び該第２の導電体領域を覆うように形成された第３
の絶縁膜と、該第３の絶縁膜の上に形成された第３の導
電体領域と、を備えており、該溝の幅が該ホールの幅よ
りも広くなっていて、そのことによって、前述の目的が
達成される。

【００３３】ある実施形態では、前記第１の導電体領域
が多結晶シリコンにより形成されており、前記第２の導
電体領域が、ルテニウム、ルテニウム酸化膜、イリジウ
ム、イリジウム酸化膜、白金、或いは窒化チタンにより
形成されている。

【００３４】他の実施形態では、前記第１の導電体領域
が多結晶シリコンにより形成されており、前記第２の導
電体領域が、ルテニウム、ルテニウム酸化膜、イリジウ
ム、イリジウム酸化膜、白金、及び窒化チタンから選択
された材料により形成された多層構造を有する。

【００３５】前記第２の導電体領域はキャパシタの電極
を構成し得て、前記第１の導電体領域は、該キャパシタ
と前記不純物拡散領域とを電気的に接続するコンタクト
を構成し得る。

【００３６】好ましくは、前記溝の幅は、前記半導体基
板に近い側から、該半導体基板より離れる方向に向け
て、次第に広がっている。

【００３７】本発明の半導体装置の製造方法は、半導体
基板に不純物拡散領域を形成する工程と、該半導体基板
の上に第１の絶縁膜を形成する工程と、該第１の絶縁膜
に所定の形状の凹部パターンを形成する工程と、該凹部
パターンの底面から該不純物拡散領域に至るホールを、
該第１の絶縁膜に形成する工程と、該ホール及び該凹部
パターンを埋め込むとともに該第１の絶縁膜を覆うよう
に第１の導電体領域を形成する工程と、該第１の導電体
領域を、該凹部パターン以外の部分に相当する該第１の
絶縁膜が露出するまで除去して、該第１の絶縁膜の露出
した表面と残存する該第１の導電体領域の表面とを実質
的にほぼ平坦化する工程と、該平坦化された表面を覆う
ように、第２の絶縁膜及び第２の導電体領域を順に形成
する工程と、を包含しており、そのことによって、前述
の目的が達成される。

【００３８】好ましくは、前記凹部パターンの幅は、前
記半導体基板に近い側から、該半導体基板より離れる方
向に向けて、次第に広がっている。

【００３９】前記平坦化工程は、化学機械的研磨（ＣＭ
Ｐ）技術を使用して行われ得る。

【００４０】本発明の他の局面によって提供される半導
体装置の製造方法は、半導体基板に不純物拡散領域を形
成する工程と、該半導体基板の上に第１の絶縁膜、第２
の絶縁膜、及び第３の絶縁膜を順に形成する工程と、該
第３の絶縁膜に所定の形状の凹部パターンを形成する工
程と、該凹部パターンの底面から該不純物拡散領域に至
るホールを、該第１及び第２の絶縁膜に形成する工程
と、該ホール及び該凹部パターンを埋め込むとともに該
第３の絶縁膜を覆うように第１の導電体領域を形成する
工程と、該第１の導電体領域を、該凹部パターン以外の
部分に相当する該第３の絶縁膜が露出するまで除去し
て、該第３の絶縁膜の露出した表面と残存する該第１の
導電体領域の表面とを実質的にほぼ平坦化する工程と、
該平坦化された表面を覆うように、第４の絶縁膜及び第
２の導電体領域を順に形成する工程と、を包含してお
り、そのことによって、前述の目的が達成される。

【００４１】好ましくは、前記凹部パターンの形成工程
では、前記該第２の絶縁膜をエッチングストップ層とし
て使用する等方性エッチングが行われ、それによって、
該凹部パターンは、前記半導体基板に近い側から、該半
導体基板より離れる方向に向かって、次第に広がってい
る幅を有するように形成される。

【００４２】或いは、前記凹部パターンの形成工程は、
エッチングにより、前記第３の絶縁膜の表面から前記第
２の絶縁膜に至る溝を形成する工程と、該溝にエッチン
グ処理を施して、前記半導体基板に近い側から該半導体
基板より離れる方向に向かって、次第に広がっている幅
を有する凹部パターンを形成する工程と、を含み得る。

【００４３】前記平坦化工程は、化学機械的研磨（ＣＭ
Ｐ）技術を使用して行われ得る。

【００４４】本発明のさらに他の局面によって提供され
る半導体装置の製造方法は、半導体基板に不純物拡散領
域を形成する工程と、該半導体基板の上に第１の絶縁膜
及び第２の絶縁膜を順に形成する工程と、該第２の絶縁
膜の表面から該不純物拡散領域に至るホールを、該第１
及び第２の絶縁膜に形成する工程と、該ホールを埋め込
むように第１の導電体領域を形成する工程と、該第２の
絶縁膜の表面と該第１の導電体領域のうちで該ホールの
外に露出している表面とを覆うように、第３の絶縁膜を
形成する工程と、該第３の絶縁膜に所定の形状の凹部パ
ターンを形成する工程と、該凹部パターンの表面及び該
第３の絶縁膜を覆うように第２の導電体領域を形成する
工程と、該第２の導電体領域のうちで該第３の絶縁膜の
上に位置している部分を除去する工程と、残存する該第
２の導電体領域と該第３の絶縁膜とを覆うように、第４
の絶縁膜及び第３の導電体領域を順に形成する工程と、
を包含しており、そのことによって、前述の目的が達成
される。

【００４５】好ましくは、前記凹部パターンの形成工程
では、前記該第２の絶縁膜をエッチングストップ層とし
て使用する等方性エッチングが行われ、それによって、
該凹部パターンは、前記半導体基板に近い側から、該半
導体基板より離れる方向に向かって、次第に広がってい
る幅を有するように形成される。

【００４６】或いは、前記凹部パターンの形成工程は、
エッチングにより、前記第３の絶縁膜の表面から前記第
２の絶縁膜に至る溝を形成する工程と、該溝にエッチン
グ処理を施して、前記半導体基板に近い側から該半導体
基板より離れる方向に向かって、次第に広がっている幅
を有する凹部パターンを形成する工程と、を含み得る。

【００４７】前記平坦化工程は、化学機械的研磨（ＣＭ
Ｐ）技術を使用して行われ得る。

【００４８】以下に、本発明の作用を説明する。

【００４９】本発明によれば、絶縁膜中に形成した凹部
パターン（溝）の中に電極材料を堆積（埋め込み）した
上で、平坦化処理（例えばＣＭＰ処理）を行なうことに
よって、凹部パターンの中に形成された適切な形状を有
する導電体領域を得ることができる。この導電体領域
は、キャパシタのストレジ電極として機能し得る。さら
に、この凹部パターン（溝）を、テーパ形状を有するよ
うに、すなわち基板に近い側から、基板より離れる方向
に向かって、その幅が次第に広がるように形成すること
によって、キャパシタにおける大きな電極面積を容易に
実現することができる。

【００５０】これによって、本発明によれば、通常のド
ライエッチング法では処理が困難である材料を使用する
場合であっても、微細電極のパターニングをＣＭＰ法な
どを用いて容易に行うことができる。さらに、キャパシ
タのストレジ電極をテーパ状に広げることによって、そ
の電極面積を大きくすることができる。

【００５１】

【発明の実施の形態】以下に、本発明の幾つかの実施形
態について、添付の図面を参照しながら説明する。

【００５２】（第１の実施形態）図１（ａ）〜（ｅ）
は、本発明の第１の実施形態における、ＤＲＡＭに含ま
れるキャパシタの製造方法を示す工程断面図である。

【００５３】具体的には、まず図１（ａ）において、Ｐ
型シリコン基板１０１の上に周知の製造技術を用いて、
素子分離領域１０２及びＮ型不純物拡散領域１０３を形
成する。さらに、その後に厚さ約５００ｎｍの層間絶縁
膜１０４、及び所定のパターンを有するフォトレジスト
１０５を形成する。その後に、フォトレジスト１０５を
マスクとして使用して、ウェットエッチング法或いは等
方性ドライエッチング法を用いて層間絶縁膜１０４をエ
ッチングし、半球状の溝１０６を形成する。このエッチ
ングは、例えば、バッファードフッ酸水溶液を使用した
ウェットエッチングによって行うことができる。

【００５４】ここで、溝１０６は、半導体基板１０１に
近い側から上方に向かって（すなわち、半導体基板１０
１から離れる方向に向かって）、次第に幅が広がってい
くような形状に形成される。本願明細書では、このよう
な幅に関する特徴を有する形状を、「テーパ状の形状」
とも称する。

【００５５】次に、図１（ｂ）において、フォトレジス
ト１０５をマスクとした異方性ドライエッチング法を用
いて、ストレジノードコンタクト孔１０７を形成する。
具体的には、例えばＣＨＦ₃とＣＦ₄との混合ガスを使用
したドライエッチングによって、コンタクト孔１０７を
形成する。

【００５６】次に、フォトレジスト１０５を除去後に、
図１（ｃ）に示すように、多結晶シリコン膜１０８を、
ストレジノードコンタクト孔１０７及びその上部の半球
状の溝１０６を埋め込むとともに全体構造を覆うよう
に、堆積する。この埋め込み（堆積）工程は、ＣＶＤ法
やスパッタ法によって行うことができる。

【００５７】続いて、図１（ｄ）に示すように、公知の
ＣＭＰエッチング法を用いて、多結晶シリコン膜１０８
を層間絶縁膜１０４の上面に至るまでエッチングし、多
結晶シリコン膜１０８の表面と層間絶縁膜１０４の表面
とを平坦化する。これによって、多結晶シリコン膜１０
８のうちで先に形成された半球状の溝１０６に埋め込ま
れた部分１３０が、表面に露出する。この部分１３０
は、形成されるキャパシタのストレジ電極１３０として
機能することになる。また、多結晶シリコン膜１０８の
うちでコンタクト孔１０７に埋め込まれた部分１２０
は、ストレジノードコンタクト１２０を構成する。

【００５８】なお、ストレジ電極１３０及びストレジノ
ードコンタクト１２０を構成する導電膜としては、多結
晶シリコン膜に代えて、タングステン膜、イリジウム
膜、ルテニウム膜、イリジウム酸化膜、ルテニウム酸化
膜、白金膜、窒化チタン膜、或いはその他の導電膜を使
用することができる。

【００５９】そして、図１（ｅ）に示すように、上記に
よって平坦化された表面の上に容量絶縁膜１１０及び導
電膜（例えば多結晶シリコン膜）１１１を堆積して、ス
トレジ電極１３０、容量絶縁膜１１０、及び導電膜（多
結晶シリコン膜）１１１からなる上部電極（プレート電
極）によって構成されるキャパシタの製造プロセスが、
完了する。

【００６０】なお、ここで形成される容量絶縁膜１１０
としては、五酸化タンタル膜や所定の窒化酸化膜、或い
はその他の誘電膜を使用することができる。また、上部
電極（プレート電極）を構成する導電膜１１１として
は、多結晶シリコン膜１１１に代えて、タングステン
膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜、
ルテニウム酸化膜、白金膜、窒化チタン膜、或いはその
他の導電膜を使用することができる。

【００６１】以上のような本実施形態の半導体装置の製
造方法では、層間絶縁膜１０４に形成された凹状のパタ
ーンに電極材料を埋め込み、その後にＣＭＰ技術によっ
て平坦化することにより、ストレジ電極１３０が形成さ
れる。これにより、グレインサイズの大きな材料（例え
ば、多結晶シリコンやルテニウムなど）を使用して、そ
れらに対する微細パターン加工が困難である通常のドラ
イエッチング法を用いることなく、微細なサイズのキャ
パシタ構造が形成される。

【００６２】さらに、ストレジノードコンタクト孔１０
７の上部に相当する部分を半球状の溝１０６に（すなわ
ちテーパ状に）加工して、その部分の幅を半導体基板１
０１から離れる向きに次第に広げることによって、その
部分に埋め込まれて形成されるストレジ電極１３０の側
壁にもテーパ形状を持たせて、その電極面積を簡単に広
げることができる。なお、この溝１０６の形成（テーパ
形状への加工）は、コンタクト孔１０７を形成する前に
行うことが好ましい。これは、コンタクト孔１０７の形
成後に溝１０６を形成するエッチング処理を行うと、コ
ンタクト孔１０７の側壁部も同時にエッチングされてし
まうからである。

【００６３】以上により、本実施形態の製造方法によれ
ば、微細サイズでありながら大きい電極面積を有するキ
ャパシタが、簡単に形成される。

【００６４】（第２の実施の形態）図２（ａ）〜（ｅ）
は、本発明の第２の実施形態における、ＤＲＡＭに含ま
れるキャパシタの製造方法を示す工程断面図である。

【００６５】具体的には、まず図２（ａ）において、Ｐ
型シリコン基板２０１の上に周知の製造技術を用いて、
素子分離領域２０２及びＮ型不純物拡散領域２０３を形
成する。その後に、厚さ約５００ｎｍのＢＰＳＧ膜２０
４、厚さ約１００ｎｍのＴＥＯＳ膜２０５、及び厚さ約
２００ｎｍのＢＰＳＧ膜２０６を、順に堆積する。さら
にその上には、所定のパターンを有するフォトレジスト
２０７を形成する。

【００６６】次に、図２（ｂ）において、フォトレジス
ト２０７をマスクとしたフッ酸によるウェットエッチン
グ法を用いて、ＢＰＳＧ膜２０６を等方的に、ＴＥＯＳ
膜２０５の表面に至るまでエッチングして、テーパ状の
形状を有する溝２０９を形成する。このエッチングで
は、ＢＰＳＧ膜２０６が、ＴＥＯＳ膜２０５に対して選
択的にエッチングで除去されており、ＴＥＯＳ膜２０５
はエッチングストップ層（エッチング制御層）として機
能することになる。なお、ＢＰＳＧ膜の代わりに他の絶
縁膜を用いても構わない。また、ＴＥＯＳ膜２０５の代
わりに窒化膜を用いることも可能である。さらに、ＴＥ
ＯＳ膜２０５の代わりに窒化膜を用いる場合、窒化膜を
挟み込むように設けられる層間絶縁膜２０４及び２０６
として、ＢＰＳＧ膜或いはＴＥＯＳ膜以外の絶縁膜を用
いることも可能である。

【００６７】次に、フォトレジスト２０７を除去した後
に、図２（ｃ）に示すような新たなフォトレジスト２１
０を形成する。そして、このフォトレジスト２１０をマ
スクとして使用する異方性ドライエッチングを行って、
ＴＥＯＳ膜２０５及びＢＰＳＧ膜２０４をＮ型不純物拡
散層２０３に至るまでエッチングする。これによって、
ストレジノードコンタクト孔２１１を形成する。具体的
には、例えばＣＨＦ₃とＣＦ₄との混合ガスを使用したド
ライエッチングによって、コンタクト孔２１１を形成す
る。

【００６８】次に、フォトレジスト２１０を除去後に、
多結晶シリコン膜２２０及び２３０を、ストレジノード
コンタクト孔２１１及びその上部の溝２０９を埋め込む
とともに全体構造を覆うように、堆積する。この埋め込
み（堆積）工程は、ＣＶＤ法やスパッタ法によって行う
ことができる。続いて、図２（ｄ）に示すように、公知
のＣＭＰエッチング法を用いて、多結晶シリコン膜２２
０及び２３０をＢＰＳＧ膜２０６の上面に至るまでエッ
チングし、多結晶シリコン膜の表面とＢＰＳＧ膜２０６
の表面とを平坦化する。これによって、多結晶シリコン
膜のうちで先に形成された溝２０９に埋め込まれた部分
２３０が、表面に露出する。この部分２３０は、形成さ
れるキャパシタのストレジ電極２３０として機能するこ
とになる。一方、ストレジコンタクト孔２１１に埋め込
まれた部分は、ストレジノードコンタクト２２０を構成
する。

【００６９】なお、ストレジ電極２３０及びストレジノ
ードコンタクト２２０を構成する導電膜としては、多結
晶シリコン膜に代えて、タングステン膜、イリジウム
膜、ルテニウム膜、イリジウム酸化膜、ルテニウム酸化
膜、白金膜、窒化チタン膜、或いはその他の導電膜を使
用することができる。

【００７０】そして、図２（ｅ）に示すように、上記に
よって平坦化された表面の上に容量絶縁膜２１３及び導
電膜（例えば多結晶シリコン膜）２１４を堆積して、ス
トレジ電極２３０、容量絶縁膜２１３、及び導電膜（多
結晶シリコン膜）２１４からなる上部電極（プレート電
極）によって構成されるキャパシタの製造プロセスが、
完了する。

【００７１】なお、ここで形成される容量絶縁膜２１３
としては、五酸化タンタル膜や所定の窒化酸化膜、或い
はその他の誘電膜を使用することができる。また、上部
電極（プレート電極）を構成する導電膜２１４として
は、多結晶シリコン膜２１４に代えて、タングステン
膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜、
ルテニウム酸化膜、白金膜、窒化チタン膜、或いはその
他の導電膜を使用することができる。

【００７２】以上のような本実施形態の半導体装置の製
造方法では、層間絶縁膜（ＢＰＳＧ膜）２０６に形成さ
れた凹状のパターンに電極材料を埋め込み、その後にＣ
ＭＰ技術によって平坦化することにより、ストレジ電極
２３０が形成される。これにより、グレインサイズの大
きな材料（例えば、多結晶シリコンやルテニウムなど）
を使用して、それらに対する微細パターン加工が困難で
ある通常のドライエッチング法を用いることなく、微細
なサイズのキャパシタ構造が形成される。

【００７３】さらに、ストレジノードコンタクト孔２１
１の上部に相当する部分を半球状の溝２０９に（すなわ
ちテーパ状に）加工して、その部分の幅を半導体基板２
０１から離れる方向に向かって次第に広げることによっ
て、その部分に埋め込まれて形成されるストレジ電極２
３０の側壁にもテーパ形状を持たせて、その電極面積を
簡単に広げることができる。特に本実施形態では、溝２
０９を形成するためのエッチング処理時にエッチングス
トップ層として機能するＴＥＯＳ膜２０５を、層間絶縁
膜（ＢＰＳＧ膜）２０４及び２０６の間の所定の位置に
設けているので、下方向へのエッチングを制御しながら
溝２０９が横方向に広げられる。これによって、溝２０
９に形成されるストレジ電極２３０の電極面積が、さら
に拡大される。

【００７４】以上により、本実施形態の製造方法によれ
ば、微細サイズでありながら大きい電極面積を有するキ
ャパシタが、簡単に形成される。

【００７５】なお、以上の製造プロセスにおいて、等方
的エッチングによってテーパ形状を有する溝２０９を一
度に形成する代わりに、一旦、ＴＥＯＳ膜２０５に達す
る実質的に垂直な側壁を有する溝を形成し、その後にそ
の溝の側壁をテーパ状に加工（エッチング）して、所期
のテーパ形状を有する溝２０９を形成してもよい。

【００７６】（第３の実施の形態）図３（ａ）〜（ｅ）
は、本発明の第３の実施形態における、ＤＲＡＭに含ま
れるキャパシタの製造方法を示す工程断面図である。

【００７７】具体的には、まず図３（ａ）において、Ｐ
型シリコン基板３０１の上に周知の製造技術を用いて、
素子分離領域３０２及びＮ型不純物拡散領域３０３を形
成する。その後に、厚さ約５００ｎｍのＢＰＳＧ膜３０
４、及び厚さ約１００ｎｍのＴＥＯＳ膜３０５を、順に
堆積する。さらにその上には、所定のパターンを有する
フォトレジスト３０６を形成する。次に、フォトレジス
ト３０６をマスクとして使用する異方性ドライエッチン
グを行って、ＴＥＯＳ膜３０５及びＢＰＳＧ膜３０４を
Ｎ型不純物拡散層３０３に至るまでエッチングする。こ
れによって、ストレジノードコンタクト孔３０７を形成
する。具体的には、例えばＣＨＦ₃とＣＦ₄との混合ガス
を使用したドライエッチングによって、コンタクト孔３
０７を形成する。

【００７８】次に、フォトレジスト３０７を除去後に、
多結晶シリコン膜（不図示）を、ストレジノードコンタ
クト孔３０７を埋め込むとともに全体構造を覆うよう
に、堆積する。この埋め込み（堆積）工程は、ＣＶＤ法
やスパッタ法によって行うことができる。続いて、図３
（ｂ）に示すように、公知のＣＭＰエッチング法をＣＭ
Ｐ平坦化処理を行う。これによって、コンタクト孔３０
７の部分に埋め込まれた多結晶シリコンによって、スト
レジノードコンタクト３０８が形成される。なお、コン
タクト３０８を構成する導電膜としては、多結晶シリコ
ン膜に代えて、タングステン膜、イリジウム膜、ルテニ
ウム膜、イリジウム酸化膜、ルテニウム酸化膜、白金
膜、窒化チタン膜、或いはその他の導電膜を使用するこ
とができる。

【００７９】続いて、図３（ｃ）において、厚さ約２０
０ｎｍのＢＰＳＧ膜３０９を堆積し、さらにその上に
は、所定のパターンを有するフォトレジスト３１０を形
成する。そして、フォトレジスト３１０をマスクとした
フッ酸によるウェットエッチング法を用いて、ＢＰＳＧ
膜３０９を等方的に、ＴＥＯＳ膜３０５の表面に至るま
でエッチングして、テーパ状の形状を有する溝３１１を
形成する。このエッチングでは、ＢＰＳＧ膜３０９が、
ＴＥＯＳ膜３０５に対して選択的にエッチングで除去さ
れており、ＴＥＯＳ膜３０５はエッチングストップ層
（エッチング制御層）として機能することになる。な
お、ＢＰＳＧ膜の代わりに他の絶縁膜を用いても構わな
い。また、ＴＥＯＳ膜３０５の代わりに窒化膜を用いる
ことも可能である。さらに、ＴＥＯＳ膜３０５の代わり
に窒化膜を用いる場合には、窒化膜を挟み込むように設
けられる層間絶縁膜３０４及び３０９として、ＢＰＳＧ
膜或いはＴＥＯＳ膜以外の絶縁膜を用いることも可能で
ある。

【００８０】次に、フォトレジスト３１０を除去後に、
多結晶シリコン膜（不図示）を、溝３１１を埋め込むと
ともに全体構造を覆うように、堆積する。この埋め込み
（堆積）工程は、ＣＶＤ法やスパッタ法によって行うこ
とができる。続いて、図３（ｄ）に示すように、公知の
ＣＭＰエッチング法を用いて、多結晶シリコン膜をＢＰ
ＳＧ膜３０９の上面に至るまでエッチングし、多結晶シ
リコン膜の表面とＢＰＳＧ膜３０９の表面とを平坦化す
る。これによって、先に形成された溝３１１に埋め込ま
れた多結晶シリコン膜３３０が、表面に露出する。この
多結晶シリコン膜３３０は、形成されるキャパシタのス
トレジ電極３３０として機能することになる。なお、ス
トレジ電極３３０を構成する導電膜としては、多結晶シ
リコン膜に代えて、タングステン膜、イリジウム膜、ル
テニウム膜、イリジウム酸化膜、ルテニウム酸化膜、白
金膜、窒化チタン膜、或いはその他の導電膜を使用する
ことができる。

【００８１】そして、図３（ｅ）に示すように、上記に
よって平坦化された表面の上に容量絶縁膜３１３及び導
電膜（例えば多結晶シリコン膜）３１４を堆積して、ス
トレジ電極３３０、容量絶縁膜３１３、及び導電膜（多
結晶シリコン膜）３１４からなる上部電極（プレート電
極）によって構成されるキャパシタの製造プロセスが、
完了する。

【００８２】なお、ここで形成される容量絶縁膜３１３
としては、五酸化タンタル膜や所定の窒化酸化膜、或い
はその他の誘電膜を使用することができる。また、上部
電極（プレート電極）を構成する導電膜３１４として
は、多結晶シリコン膜３１４に代えて、タングステン
膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜、
ルテニウム酸化膜、白金膜、窒化チタン膜、或いはその
他の導電膜を使用することができる。

【００８３】以上のような本実施形態の半導体装置の製
造方法では、層間絶縁膜（ＢＰＳＧ膜）３０９に形成さ
れた凹状のパターンに電極材料を埋め込み、その後にＣ
ＭＰ技術によって平坦化することにより、ストレジ電極
３３０が形成される。これにより、グレインサイズの大
きな材料（例えば、多結晶シリコンやルテニウムなど）
を使用して、それらに対する微細パターン加工が困難で
ある通常のドライエッチング法を用いることなく、微細
なサイズのキャパシタ構造が形成される。

【００８４】さらに、電極材料を埋め込むべきパターン
である溝３１１の形成にあたって、その幅が半導体基板
３０１から離れる方向に向かって次第に広がるように
（すなわちテーパ状に）形成することによって、その部
分に埋め込まれて形成されるストレジ電極３３０の側壁
にもテーパ形状を持たせて、その電極面積を簡単に広げ
ることができる。

【００８５】また、本実施形態によれば、コンタクト孔
３０７に埋め込まれて形成されるストレジノードコンタ
クト３２０とその上に形成されるストレジ電極３３０と
を、お互いに異なる材料から構成することが可能であ
る。例えば、具体的には、コンタクト３２０の構成材料
としては、アスペクト比が大きい多結晶シリコンを選択
する一方で、ストレジ電極３３０を、容量絶縁膜３１３
を構成する高誘電体との間の界面で反応が生じない金属
（白金やルテニウムなど）によって構成することができ
る。さらに、高誘電体は、一般にヘブロスカイト構造を
有しているために多結晶シリコンの上には成長できない
が、本実施形態に従ってストレジ電極３３０を適切な金
属によって構成すれば、その上に高誘電体膜を成長させ
て容量絶縁膜３１３とすることができる。

【００８６】以上により、本実施形態の製造方法によれ
ば、微細サイズでありながら大きい電極面積を有するキ
ャパシタが、簡単に形成される。

【００８７】なお、以上の製造プロセスにおいて、等方
的エッチングによってテーパ形状を有する溝３１１を一
度に形成する代わりに、一旦、ＴＥＯＳ膜３０５に達す
る実質的に垂直な側壁を有する溝を形成し、その後にそ
の溝の側壁をテーパ状に加工（エッチング）して、所期
のテーパ形状を有する溝３１１を形成してもよい。

【００８８】（第４の実施の形態）図４（ａ）〜（ｅ）
は、本発明の第４の実施形態における、ＤＲＡＭに含ま
れるキャパシタの製造方法を示す工程断面図である。

【００８９】具体的には、まず図４（ａ）において、Ｐ
型シリコン基板４０１の上に周知の製造技術を用いて、
素子分離領域４０２及びＮ型不純物拡散領域４０３を形
成する。その後に、厚さ約５００ｎｍのＢＰＳＧ膜４０
４、厚さ約１００ｎｍのＴＥＯＳ膜４０５、及び厚さ約
２００ｎｍのＢＰＳＧ膜４０６を、順に堆積する。さら
にその上には、所定のパターンを有するフォトレジスト
４０７を形成する。次に、フォトレジスト４０７をマス
クとしたフッ酸によるウェットエッチング法を用いて、
ＢＰＳＧ膜４０６を等方的に、ＴＥＯＳ膜４０５の表面
に至るまでエッチングして、テーパ状の形状を有する溝
４０８を形成する。このエッチングでは、ＢＰＳＧ膜４
０６が、ＴＥＯＳ膜４０５に対して選択的にエッチング
で除去されており、ＴＥＯＳ膜４０５はエッチングスト
ップ層（エッチング制御層）として機能することにな
る。なお、ＢＰＳＧ膜の代わりに他の絶縁膜を用いても
構わない。また、ＴＥＯＳ膜４０５の代わりに窒化膜を
用いることも可能である。さらに、ＴＥＯＳ膜４０５の
代わりに窒化膜を用いる場合、窒化膜を挟み込むように
設けられる層間絶縁膜４０４及び４０６として、ＢＰＳ
Ｇ膜或いはＴＥＯＳ膜以外の絶縁膜を用いることも可能
である。

【００９０】次に、フォトレジスト４０７を除去した後
に、図４（ｂ）に示すような新たなフォトレジスト４０
９を形成する。そして、このフォトレジスト４０９をマ
スクとして使用する異方性ドライエッチングを行って、
ＴＥＯＳ膜４０５及びＢＰＳＧ膜４０４をＮ型不純物拡
散層４０３に至るまでエッチングする。これによって、
ストレジノードコンタクト孔４１０を形成する。具体的
には、例えばＣＨＦ₃とＣＦ₄との混合ガスを使用したド
ライエッチングによって、コンタクト孔４１０を形成す
る。

【００９１】次に、フォトレジスト４０９を除去後に、
多結晶シリコン膜（不図示）を、ストレジノードコンタ
クト孔４１０及びその上部の溝４０８を埋め込むととも
に全体構造を覆うように、堆積する。この埋め込み（堆
積）工程は、ＣＶＤ法やスパッタ法によって行うことが
できる。続いて、公知のＣＭＰエッチング法を用いて、
多結晶シリコン膜をＢＰＳＧ膜４０６の上面に至るまで
エッチングし、多結晶シリコン膜の表面とＢＰＳＧ膜４
０６の表面とを平坦化する。これによって、多結晶シリ
コン膜のうちで先に形成された溝４０８に埋め込まれた
部分４３０が、表面に露出する。多結晶シリコン膜のこ
の部分４３０は、形成されるキャパシタのストレジ電極
４３０として機能することになる。一方、多結晶シリコ
ン膜のうちでコンタクト孔４１０に埋め込まれた部分４
２０は、ストレジノードコンタクト４２０として機能す
る。

【００９２】なお、ストレジ電極４３０及びストレジノ
ードコンタクト４２０を構成する導電膜としては、多結
晶シリコン膜に代えて、タングステン膜、イリジウム
膜、ルテニウム膜、イリジウム酸化膜、ルテニウム酸化
膜、白金膜、窒化チタン膜、或いはその他の導電膜を使
用することができる。

【００９３】次に、以上によって平坦化された表面の上
に新たな導電膜（例えば多結晶シリコン膜）を堆積し、
さらに所定の形状へのパターニングを行って、図４
（ｄ）に示すような直方体状の電極４４０を、ストレジ
電極４３０の上方に形成する。なお、電極４４０を構成
する導電膜としては、多結晶シリコン膜に代えて、タン
グステン膜、イリジウム膜、ルテニウム膜、イリジウム
酸化膜、ルテニウム酸化膜、白金膜、窒化チタン膜、或
いはその他の導電膜を使用することができる。

【００９４】そして、図４（ｅ）に示すように、電極４
４０を含めて以上で形成された構成を覆うように容量絶
縁膜４１３及び導電膜（例えば多結晶シリコン膜）４１
４を堆積して、ストレジ電極４３０、容量絶縁膜４１
３、及び導電膜（多結晶シリコン膜）４１４からなる上
部電極（プレート電極）によって構成されるキャパシタ
の製造プロセスが、完了する。

【００９５】なお、ここで形成される容量絶縁膜４１３
としては、五酸化タンタル膜や所定の窒化酸化膜、或い
はその他の誘電膜を使用することができる。また、上部
電極（プレート電極）を構成する導電膜４１４として
は、多結晶シリコン膜４１４に代えて、タングステン
膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜、
ルテニウム酸化膜、白金膜、窒化チタン膜、或いはその
他の導電膜を使用することができる。

【００９６】以上のような本実施形態の半導体装置の製
造方法では、層間絶縁膜（ＢＰＳＧ膜）４０６に形成さ
れた凹状のパターンに電極材料を埋め込み、その後にＣ
ＭＰ技術によって平坦化することにより、ストレジ電極
４３０が形成される。これにより、グレインサイズの大
きな材料（例えば、多結晶シリコンやルテニウムなど）
を使用して、それらに対する微細パターン加工が困難で
ある通常のドライエッチング法を用いることなく、微細
なサイズのキャパシタ構造が形成される。

【００９７】さらに、電極材料を埋め込むべきパターン
である溝４０８の形成にあたって、その幅が半導体基板
４０１から離れる方向に向かって次第に広がるように
（すなわちテーパ状に）形成することによって、その部
分に埋め込まれて形成されるストレジ電極４３０の側壁
にもテーパ形状を持たせて、その電極面積を簡単に広げ
ることができる。また、本実施形態では、直方体状の電
極４４０をさらに設けることによって、電極面積がさら
に増大する。

【００９８】以上により、本実施形態の製造方法によれ
ば、微細サイズでありながら大きい電極面積を有するキ
ャパシタが、簡単に形成される。

【００９９】なお、以上の製造プロセスにおいて、等方
的エッチングによってテーパ形状を有する溝４０８を一
度に形成する代わりに、一旦、ＴＥＯＳ膜４０５に達す
る実質的に垂直な側壁を有する溝を形成し、その後にそ
の溝の側壁をテーパ状に加工（エッチング）して、所期
のテーパ形状を有する溝４０８を形成してもよい。

【０１００】（第５の実施の形態）図５（ａ）〜（ｅ）
は、本発明の第５の実施形態における、ＤＲＡＭに含ま
れるキャパシタの製造方法を示す工程断面図である。

【０１０１】具体的には、まず図５（ａ）において、Ｐ
型シリコン基板５０１の上に周知の製造技術を用いて、
素子分離領域５０２及びＮ型不純物拡散領域５０３を形
成する。その後に、厚さ約５００ｎｍのＢＰＳＧ膜５０
４、厚さ約５０ｎｍの窒化膜５０５、及び厚さ約２００
ｎｍのＴＥＯＳ膜５０６を、順に堆積する。さらにその
上には、所定のパターンを有するフォトレジスト５０７
を形成する。次に、フォトレジスト５０７をマスクとし
たドライエッチングを用いて、ＴＥＯＳ膜５０６を等方
的に、窒化膜５０５の表面に至るまでエッチングして、
テーパ状の形状を有する溝５０８を形成する。このエッ
チングでは、ＴＥＯＳ膜５０６が窒化膜５０５に対して
選択的にエッチングで除去されており、窒化膜５０５は
エッチングストップ層（エッチング制御層）として機能
することになる。

【０１０２】次に、フォトレジスト５０７を除去した後
に、図５（ｂ）に示すような新たなフォトレジスト５０
９を形成する。そして、このフォトレジスト５０９をマ
スクとして使用する異方性ドライエッチングを行って、
窒化膜５０５及びＢＰＳＧ膜５０４をＮ型不純物拡散層
５０３に至るまでエッチングする。これによって、スト
レジノードコンタクト孔５１０を形成する。具体的に
は、例えばＣＨＦ₃とＣＦ₄との混合ガスを使用したドラ
イエッチングによって、コンタクト孔５１０を形成す
る。

【０１０３】次に、フォトレジスト５０９を除去後に、
多結晶シリコン膜（不図示）を、ストレジノードコンタ
クト孔５１０及びその上部の溝５０８を埋め込むととも
に全体構造を覆うように、堆積する。この埋め込み（堆
積）工程は、ＣＶＤ法やスパッタ法によって行うことが
できる。続いて、公知のＣＭＰエッチング法を用いて、
多結晶シリコン膜をＴＥＯＳ膜５０６の上面に至るまで
エッチングし、多結晶シリコン膜の表面とＴＥＯＳ膜５
０６の表面とを平坦化する。これによって、多結晶シリ
コン膜のうちで先に形成された溝５０８に埋め込まれた
部分５３０が、表面に露出する。多結晶シリコン膜のこ
の部分５３０は、形成されるキャパシタのストレジ電極
５３０として機能することになる。一方、コンタクト孔
５１０に埋め込まれた部分は、ストレジノードコンタク
ト５２０として機能する。

【０１０４】なお、ストレジ電極５３０及びストレジノ
ードコンタクト５２０を構成する導電膜としては、多結
晶シリコン膜に代えて、タングステン膜、イリジウム
膜、ルテニウム膜、イリジウム酸化膜、ルテニウム酸化
膜、白金膜、窒化チタン膜、或いはその他の導電膜を使
用することができる。

【０１０５】次に、以上によって平坦化された表面の上
にＢＰＳＧ膜を堆積し、さらにパターニングを行って、
図５（ｄ）に示すような直方体上のＢＰＳＧ膜の島５１
２を、ストレジ電極５３０の上方に形成する。次に、Ｂ
ＰＳＧ島５１２を含めて形成された構造を覆うように多
結晶シリコン膜（不図示）を堆積し、さらにエッチバッ
クを行うことによって、ＢＰＳＧ島５１２に沿って多結
晶シリコン側壁５４０を形成する。この側壁５４０は、
形成されるキャパシタの円筒構造における電極５４０と
して機能する。なお、電極５４０の形成にあたっては、
多結晶シリコン膜に代えて、タングステン膜、或いは窒
化チタン膜などの他の導電膜も使用し得る。

【０１０６】その後に、図５（ｅ）において、フッ酸を
用いるウェットエッチング法によって、ＢＰＳＧ島５１
２を選択的に除去する。そして、残された電極５４０を
含めて以上で形成された構成を覆うように容量絶縁膜５
１３及び導電膜（例えば多結晶シリコン膜）５１４を堆
積して、ストレジ電極５３０、容量絶縁膜５１３、導電
膜（多結晶シリコン膜）５１４からなる上部電極（プレ
ート電極）、及び円筒電極５４０によって構成されるキ
ャパシタの製造プロセスが、完了する。

【０１０７】なお、ここで形成される容量絶縁膜５１３
としては、五酸化タンタル膜や所定の窒化酸化膜、或い
はその他の誘電膜を使用することができる。また、上部
電極（プレート電極）を構成する導電膜５１４として
は、多結晶シリコン膜５１４に代えて、タングステン
膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜、
ルテニウム酸化膜、白金膜、窒化チタン膜、或いはその
他の導電膜を使用することができる。

【０１０８】以上のような本実施形態の半導体装置の製
造方法では、層間絶縁膜（ＢＰＳＧ膜）５０６に形成さ
れた凹状のパターンに電極材料を埋め込み、その後にＣ
ＭＰ技術によって平坦化することにより、ストレジ電極
５３０が形成される。これにより、グレインサイズの大
きな材料（例えば、多結晶シリコンやルテニウムなど）
を使用して、それらに対する微細パターン加工が困難で
ある通常のドライエッチング法を用いることなく、微細
なサイズのキャパシタ構造が形成される。

【０１０９】さらに、電極材料を埋め込むべきパターン
である溝５０８の形成にあたって、その幅が半導体基板
５０１から離れる方向に向かって次第に広がるように
（すなわちテーパ状に）形成することによって、その部
分に埋め込まれて形成されるストレジ電極５３０の側壁
にもテーパ形状を持たせて、その電極面積を簡単に広げ
ることができる。また、本実施形態では、円筒電極５４
０をさらに設けることによって、電極面積がさらに増大
する。

【０１１０】以上により、本実施形態の製造方法によれ
ば、微細サイズでありながら大きい電極面積を有するキ
ャパシタが、簡単に形成される。

【０１１１】なお、以上の製造プロセスにおいて、等方
的エッチングによってテーパ形状を有する溝５０８を一
度に形成する代わりに、一旦、窒化膜５０５に達する実
質的に垂直な側壁を有する溝を形成し、その後にその溝
の側壁をテーパ状に加工（エッチング）して、所期のテ
ーパ形状を有する溝５０８を形成してもよい。

【０１１２】（第６の実施の形態）図６（ａ）〜（ｅ）
は、本発明の第６の実施形態における、ＤＲＡＭに含ま
れるキャパシタの製造方法を示す工程断面図である。

【０１１３】具体的には、まず図６（ａ）において、Ｐ
型シリコン基板６０１上に周知の製造技術を用いて、素
子分離領域６０２及びＮ型不純物拡散領域６０３を形成
する。その後に、厚さ約５００ｎｍのＢＰＳＧ膜６０
４、及び厚さ約５０ｎｍの窒化膜６０５を、順に堆積す
る。さらにその上には、所定のパターンを有するフォト
レジスト６０６を形成する。次に、フォトレジスト６０
６をマスクとして使用する異方性ドライエッチングを行
って、窒化膜６０５及びＢＰＳＧ膜６０４をＮ型不純物
拡散層６０３に至るまでエッチングする。これによっ
て、ストレジノードコンタクト孔６１１を形成する。具
体的には、例えばＣＨＦ₃とＣＦ₄との混合ガスを使用し
たドライエッチングによって、コンタクト孔６１１を形
成する。

【０１１４】次に、フォトレジスト６０６を除去後に、
多結晶シリコン膜（不図示）を、ストレジノードコンタ
クト孔６１１を埋め込むとともに全体構造を覆うよう
に、堆積する。この埋め込み（堆積）工程は、ＣＶＤ法
やスパッタ法によって行うことができる。続いて、図６
（ｂ）に示すように、公知のＣＭＰエッチング法をＣＭ
Ｐ平坦化処理を行う。これによって、コンタクト孔６１
１の部分にストレジノードコンタクト６２０が形成され
る。なお、コンタクト６２０を構成する導電膜として
は、多結晶シリコン膜に代えて、タングステン膜、イリ
ジウム膜、ルテニウム膜、イリジウム酸化膜、ルテニウ
ム酸化膜、白金膜、窒化チタン膜、或いはその他の導電
膜を使用することができる。

【０１１５】続いて、図６（ｃ）において、厚さ約２０
０ｎｍのＢＰＳＧ膜６０８を堆積し、さらにその上に
は、所定のパターンを有するフォトレジスト６０９を形
成する。そして、フォトレジスト６０９をマスクとした
異方性ドライエッチングを行って、ＢＰＳＧ膜６０８を
窒化膜６０５の表面に至るまでエッチングして、溝６１
０を形成する。或いは、この溝６１０の形成にあたって
は、これまでの実施形態で説明した手法を使用してテー
パ状の側壁形状を有する溝を形成しても良い。なお、Ｂ
ＰＳＧ膜の代わりに他の絶縁膜を用いても構わない。

【０１１６】次に、フォトレジスト６０９を除去後に、
ルテニウム膜（不図示）を、溝６１０を含めて全体構造
を覆うように堆積する。続いて、図６（ｄ）に示すよう
に、公知のＣＭＰエッチング法を用いて、ルテニウム膜
のうちでＢＰＳＧ膜６０８の上に存在している部分を除
去し、ルテニウムからなる下部電極（ストレジ電極）６
５０を溝６１０の底面及び側壁に形成する。なお、下部
電極（ストレジ電極）６５０を構成する導電膜として
は、ルテニウム膜に代えて、多結晶シリコン膜、タング
ステン膜、イリジウム膜、ルテニウム膜、イリジウム酸
化膜、ルテニウム酸化膜、白金膜、窒化チタン膜、或い
はその他の導電膜を使用することができる。

【０１１７】そして、図６（ｅ）に示すように、上記に
よって形成された構造を覆うように容量絶縁膜６１２、
導電膜（例えば多結晶シリコン膜）６１３、及び絶縁膜
６１４を堆積して、下部電極６５０、容量絶縁膜６１
２、及び導電膜（多結晶シリコン膜）６１３からなる上
部電極（プレート電極）によって構成されるキャパシタ
の製造プロセスが、完了する。

【０１１８】なお、ここで形成される容量絶縁膜６１２
としては、五酸化タンタル膜や所定の窒化酸化膜、或い
はその他の誘電膜を使用することができる。また、上部
電極（プレート電極）を構成する導電膜６１３として
は、多結晶シリコン膜６１３に代えて、タングステン
膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜、
ルテニウム酸化膜、白金膜、窒化チタン膜、或いはその
他の導電膜を使用することができる。

【０１１９】以上のような本実施形態の半導体装置の製
造方法では、層間絶縁膜（ＢＰＳＧ膜）６０８に形成さ
れた凹状のパターンに電極材料を埋め込み、その後にＣ
ＭＰ技術によって平坦化することにより、ストレジノー
ドコンタクト６２０の上に位置するストレジ電極（下部
電極）６５０が、凹状パターンの底面及び側壁に形成さ
れる。これにより、グレインサイズの大きな材料（例え
ば、多結晶シリコンやルテニウムなど）を使用して、そ
れらに対する微細パターン加工が困難である通常のドラ
イエッチング法を用いることなく、微細なサイズのキャ
パシタ構造が形成される。

【０１２０】さらに、電極材料を埋め込むべきパターン
である溝６１０の深さを変化させることによって、形成
されるストレジ電極６５０の高さを変えれば、その電極
面積を容易に拡大することができる。さらに、これ以前
の実施形態で説明したように、溝６１０をテーパ状の形
状を有するように形成すれば、その電極面積をさらに広
げることができる。

【０１２１】以上により、本実施形態の製造方法によれ
ば、微細サイズでありながら大きい電極面積を有するキ
ャパシタが、簡単に形成される。

【０１２２】以上に説明した本発明によって製造された
キャパシタでは、先に図９を参照して説明したような、
従来技術においてメモリセル部と周辺回路部との間に発
生する段差レベルを低減しながら、所期の十分な大きさ
のキャパシタ容量を確保することができる。この様子
を、図７に模式的に示す。

【０１２３】図７は、本発明によって得られる半導体装
置のメモリセル部及び周辺回路部の構成の一例を模式的
に示す断面図である。

【０１２４】図７において、基板７０１の上に、周辺回
路部のトランジスタ７０３とメモリセル部のトランジス
タ７１３とが、素子分離膜７０２を介して隣接して設け
られている。周辺回路部のトランジスタ７０３は、ソー
ス／ドレイン領域７０４と、その間のチャネル領域の上
にゲート酸化膜７０５を介して設けられたゲート電極７
０６を有している。同様に、メモリセル部のトランジス
タ７１３は、ソース／ドレイン領域７１４と、その間の
チャネル領域の上にゲート酸化膜７１５を介して設けら
れたゲート電極７１６を有している。また、メモリセル
部には、そこに含まれるトランジスタ７１３にコンタク
ト７２５を介して接続するプレーナ型キャパシタ７２０
が設けられている。さらに、これらのトランジスタ７０
３及び７１３及びキャパシタ７２０を覆うように層間絶
縁膜７３０が設けられ、その層間絶縁膜７３０の上であ
って各トランジスタ７０３及び７１３に対応する位置に
は、所定のパターンの金属配線７０７及び７１７が設け
られている。

【０１２５】このような図７の構成において、プレーナ
型キャパシタ７２０の容量絶縁膜として比誘電率が２２
であって厚さ約９ｎｍの五酸化タンタル膜（Ｔａ₂Ｏ
₅膜）を使用する場合に、２５ｆＦの容量値を確保する
ために発生するメモリセル部と周辺回路部との間の段差
（図７におけるＳ）は、約０．２μｍである。これは、
図９を参照した従来技術の場合よりも、約０．３μｍ小
さい値である。

【０１２６】さらに以下では、本発明におけるキャパシ
タと従来技術によるキャパシタとの間で、キャパシタ容
量値や電極面積値を比較する。

【０１２７】以下の比較計算にあたっては、１Ｇビット
ＤＲＡＭセルに対する一般的なセル面積要求値（０．３
μｍ²以下）及び汎用ＤＲＡＭのセル構成（縦横比＝
１：２）を考慮して、縦が０．３８μｍで横が０．７６
μｍであるセルパターン（セル面積＝約０．２９μ
ｍ²）を想定している。さらに、最小加工寸法が０．１
６μｍであり、また容量絶縁膜として、比誘電率が３０
０で厚さが２５ｎｍのＢＳＴ膜を使用しているとする。
また、キャパシタは、プレーナ構造を有しているとす
る。

【０１２８】図８（ａ）及び（ｂ）に、まず従来技術に
従って構成されるキャパシタ配置の平面図、及び個々の
キャパシタ構成の断面図を、模式的に示す。

【０１２９】具体的には、図８（ａ）に示すように、４
つのキャパシタ８１０が０．１６μｍの間隔を隔てて配
置されており、個々のキャパシタ８１０は、図８（ｂ）
に示すように、層間絶縁膜８３０に形成されたコンタク
ト８２０の上に配置されている。また、キャパシタ８１
０は、保護膜８４０によって覆われている。

【０１３０】以上の従来技術の構成では、個々のキャパ
シタ８１０の電極面積は約０．１３２μｍ²であり、得
られるキャパシタ容量は約１４ｆＦである。

【０１３１】これに対して、図８（ｃ）及び（ｄ）に、
本発明に従って構成されるキャパシタ配置の平面図、及
び個々のキャパシタ構成の断面図を、模式的に示す。

【０１３２】具体的には、本発明によれば、図８（ｃ）
に示すように、４つのキャパシタ８５０を０．０５μｍ
の間隔を隔てて配置することができる。個々のキャパシ
タ８１０は、図８（ｂ）に示すように、層間絶縁膜８７
０に形成されたコンタクト８６０の上に配置されてい
る。また、キャパシタ８５０は、保護膜８８０によって
覆われている。

【０１３３】以上の本発明の構成では、個々のキャパシ
タ８５０の電極面積は約０．２３４３μｍ²であり、得
られるキャパシタ容量は約２５ｆＦである。

【０１３４】このように、本発明によれば、従来技術に
比較して、キャパシタの電極面積の拡大、さらにそれに
伴うキャパシタ容量値の増加が、達成される。

【０１３５】さらに、一般にＤＲＡＭに用いられるキャ
パシタは、２０ｆＦ〜３０ｆＦの容量を有することが求
められる。しかし、従来技術においては、構造及び製造
工程が簡単でメモリセル部と周辺部との間の段差が小さ
いプレーナ型を用いると、図８（ａ）及び（ｂ）を参照
して上述したように、上記で要求されるキャパシタ容量
値を実現することができない。これに対して、本発明に
よれば、簡単なプレーナ型構造のキャパシタを利用し
て、１ＧビットＤＲＡＭに要求されるレベルの容量値を
有するキャパシタを提供することができる。

【０１３６】なお、以上に説明した各実施形態におい
て、第１〜第５の実施形態では、ストレジ電極を形成す
るための凹部パターン（溝）を、何れもテーパ状の形状
を有するように形成している。これによって、その凹部
パターン（溝）の中に形成されるストレジ電極もテーパ
状の形状を有するように形成されるので、電極面積の拡
大が実現されて好ましいことは既に説明したとおりであ
る。但し、そのようなテーパ形状の形成が不必要である
ような場合には、テーパ状の側壁を有する凹部パターン
（溝）の代わりに、例えば第６の実施形態で説明した溝
６１０のように垂直な側壁を有する凹部パターン（溝）
を形成して、その中に適切な導電材料を埋め込んでスト
レジ電極を得ればよい。そのような場合であっても、微
細サイズのキャパシタ電極の実現などに関して、本発明
の十分な効果が得られることは言うまでもない。

【０１３７】また、以上の説明では、平坦化処理をＣＭ
Ｐ技術を用いて行っているが、他の平坦化プロセス（例
えば、エッチバック法）を使用しても、同様の効果を得
ることができる。

【０１３８】

【発明の効果】以上に説明したように、本発明によれ
ば、絶縁膜中に形成した凹部パターン（溝）の中に電極
材料を堆積（埋め込み）した上で、平坦化処理（例えば
ＣＭＰ処理）を行なうことによって、凹部パターンの中
に形成された適切な形状を有する導電体領域を得ること
ができる。この導電体領域は、キャパシタのストレジ電
極として機能し得る。さらに、この凹部パターン（溝）
を、テーパ形状を有するように、すなわち基板に近い側
から、基板より離れる方向に向かって、その幅が次第に
広がるように形成することによって、キャパシタにおけ
る大きな電極面積を容易に実現することができる。

【０１３９】これによって、本発明によれば、通常のド
ライエッチング法では処理が困難である材料を使用する
場合であっても、微細電極のパターニングをＣＭＰ法な
どを用いて容易に行うことができる。さらに、キャパシ
タのストレジ電極をテーパ状に広げることによって、そ
の電極面積を大きくすることができる。

【０１４０】以上により、本発明によれば、微細サイズ
でありながら大きい電極面積を有するキャパシタ（例え
ばＤＲＡＭ用のキャパシタ）が、簡単に形成される。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に
おける、ＤＲＡＭに含まれるキャパシタの製造方法を示
す工程断面図である。

【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に
おける、ＤＲＡＭに含まれるキャパシタの製造方法を示
す工程断面図である。

【図３】（ａ）〜（ｅ）は、本発明の第３の実施形態に
おける、ＤＲＡＭに含まれるキャパシタの製造方法を示
す工程断面図である。

【図４】（ａ）〜（ｅ）は、本発明の第４の実施形態に
おける、ＤＲＡＭに含まれるキャパシタの製造方法を示
す工程断面図である。

【図５】（ａ）〜（ｅ）は、本発明の第５の実施形態に
おける、ＤＲＡＭに含まれるキャパシタの製造方法を示
す工程断面図である。

【図６】（ａ）〜（ｅ）は、本発明の第６の実施形態に
おける、ＤＲＡＭに含まれるキャパシタの製造方法を示
す工程断面図である。

【図７】本発明による半導体装置のメモリセル部及び周
辺回路部の構成の一例を模式的に示す断面図である。

【図８】（ａ）及び（ｂ）は、従来技術によるＤＲＡＭ
用キャパシタの構成の一例を模式的に示す平面図及び断
面図であり、（ｃ）及び（ｄ）は、本発明によるＤＲＡ
Ｍ用キャパシタの構成の一例を模式的に示す平面図及び
断面図である。

【図９】従来技術における半導体装置のメモリセル部及
び周辺回路部の構成の一例を模式的に示す断面図であ
る。

【図１０】代表的な高誘電率膜を用いて構成される、従
来技術によるキャパシタ構造の例を模式的に示す断面図
である。

【符号の説明】

１０１・・・Ｐ型シリコン基板１０２・・・素子分離領域１０３・・・Ｎ型不純物拡散領域１０４・・・層間絶縁膜１０５・・・フォトレジスト１０６・・・ストレジ電極形成用の溝１０７・・・ストレジノードコンタクト孔１０８・・・多結晶シリコン膜１１０・・・容量絶縁膜１１１・・・多結晶シリコン膜（プレート電極）１２０・・・ストレジノードコンタクト１３０・・・ストレジ電極２０１・・・Ｐ型シリコン基板２０２・・・素子分離領域２０３・・・Ｎ型不純物拡散領域２０４・・・ＢＰＳＧ膜２０５・・・ＴＥＯＳ膜２０６・・・ＢＰＳＧ膜２０７・・・フォトレジスト２０９・・・ストレジ電極形成用の溝２１０・・・フォトレジスト２１１・・・ストレジノードコンタクト孔２１３・・・容量絶縁膜２１４・・・多結晶シリコン膜（プレート電極）２２０・・・ストレジノードコンタクト２３０・・・ストレジ電極３０１・・・Ｐ型シリコン基板３０２・・・素子分離領域３０３・・・Ｎ型不純物拡散領域３０４・・・ＢＰＳＧ膜３０５・・・ＴＥＯＳ膜３０６・・・フォトレジスト３０７・・・ストレジノードコンタクト孔３０９・・・ＢＰＳＧ膜３１０・・・フォトレジスト３１１・・・ストレジ電極形成用の溝３１３・・・容量絶縁膜３１４・・・多結晶シリコン膜（プレート電極）３２０・・・ストレジノードコンタクト３３０・・・ストレジ電極４０１・・・Ｐ型シリコン基板４０２・・・素子分離領域４０３・・・Ｎ型不純物拡散領域４０４・・・ＢＰＳＧ膜４０５・・・ＴＥＯＳ膜４０６・・・ＢＰＳＧ膜４０７・・・フォトレジスト４０８・・・ストレジ電極形成用の溝４０９・・・フォトレジスト４１０・・・ストレジノードコンタクト孔４１３・・・容量絶縁膜４１４・・・多結晶シリコン膜（プレート電極）４２０・・・ストレジノードコンタクト４３０・・・ストレジ電極４４０・・・直方体状電極５０１・・・Ｐ型シリコン基板５０２・・・素子分離領域５０３・・・Ｎ型不純物拡散領域５０４・・・ＢＰＳＧ膜５０５・・・窒化膜５０６・・・ＴＥＯＳ膜５０７・・・フォトレジスト５０８・・・ストレジ電極形成用の溝５０９・・・フォトレジスト５１０・・・ストレジノードコンタクト孔５１２・・・ＢＰＳＧ島５１４・・・容量絶縁膜５１５・・・多結晶シリコン膜（プレート電極）５２０・・・ストレジノードコンタクト５３０・・・ストレジ電極５４０・・・円筒状電極６０１・・・Ｐ型シリコン基板６０２・・・素子分離領域６０３・・・Ｎ型不純物拡散領域６０４・・・ＢＰＳＧ膜６０５・・・窒化膜６０６・・・フォトレジスト６０８・・・ＢＰＳＧ膜６０９・・・フォトレジスト６１０・・・溝６１１・・・ストレジノードコンタクト孔６１２・・・容量絶縁膜６１３・・・多結晶シリコン膜（プレート電極）６１４・・・絶縁膜６２０・・・ストレジノードコンタクト６５０・・・ストレジ電極（下部電極）７０１・・・基板７０２・・・素子分離領域７０３・・・周辺回路部のトランジスタ７０７・・・配線７１３・・・メモリセル部のトランジスタ７１７・・・配線７２０・・・キャパシタ７２５・・・コンタクト８１０・・・キャパシタ電極８２０・・・コンタクト８５０・・・キャパシタ電極８６０・・・コンタクト９０１・・・基板９０２・・・素子分離領域９０３・・・周辺回路部のトランジスタ９０７・・・配線９１３・・・メモリセル部のトランジスタ９１７・・・配線９２０・・・キャパシタ９２５・・・コンタクト

Claims

【特許請求の範囲】

【請求項１】不純物拡散領域が形成された半導体基板
と、該半導体基板の上に形成された第１の絶縁膜と、該第１の絶縁膜の上面から該不純物拡散領域に至るよう
に形成されたホールに埋め込まれた第１の導電体領域
と、該第１の絶縁膜の表面及び該第１の導電体領域のうちで
該ホールの外に露出している表面を覆うように形成され
た第２の絶縁膜と、該第２の絶縁膜の上に形成された第２の導電体領域と、
を備えた半導体装置であって、該第１の絶縁膜の表面と、該第１の導電体領域のうちで
該ホールの外に露出している該表面とは、実質的にほぼ
平坦であり、該ホールのうちで、該第１の絶縁膜の上面に近い第１の
領域は、該不純物拡散領域に近い第２の領域よりも、広
い幅を有するように形成されている、半導体装置。
【請求項２】前記第１の導電体領域が多結晶シリコン
或いはタングステンで形成されている、請求項１に記載
の半導体装置。
【請求項３】前記第１の導電体領域のうちで、前記ホ
ールの前記第１の領域に埋め込まれた部分は第１の材料
で構成され、該ホールの前記第２の領域に埋め込まれた
部分は第２の材料で構成されている、請求項１に記載の
半導体装置。
【請求項４】前記第１の材料が多結晶シリコン或いは
タングステンであり、前記第２の材料が多結晶シリコン
である、請求項３に記載の半導体装置。
【請求項５】前記第１の導電体領域のうちで前記ホー
ルの外に露出している前記表面の上に、前記第２の絶縁
膜で覆われるように形成された第３の導電体領域をさら
に備える、請求項１に記載の半導体装置。
【請求項６】前記第３の導電体領域が直方体状の形状
を有する、請求項５に記載の半導体装置。
【請求項７】前記第３の導電体領域が円筒状の形状を
有する、請求項５に記載の半導体装置。
【請求項８】前記第１の導電体領域及び前記第３の導
電体領域が、何れも多結晶シリコンで形成されている、
請求項５から７のいずれかひとつに記載の半導体装置。
【請求項９】前記第１の導電体領域のうちで、前記ホ
ールの前記第１の領域に埋め込まれた部分は第１の材料
で構成され、該ホールの前記第２の領域に埋め込まれた
部分は第２の材料で構成されている、請求項５から７の
いずれかひとつに記載の半導体装置。
【請求項１０】前記第１及び第２の材料が多結晶シリ
コンであり、前記第３の導電体領域がタングステン或い
は窒化チタンで形成されている、請求項９に記載の半導
体装置。
【請求項１１】前記第１の材料が窒化チタンであり、
前記第２の材料が多結晶シリコンであり、前記第３の導
電体領域がルテニウム、イリジウム、或いは白金で形成
されている、請求項９に記載の半導体装置。
【請求項１２】前記第１の材料がルテニウムであり、
前記第２の材料が多結晶シリコンであり、前記第３の導
電体領域がルテニウム酸化物で形成されている、請求項
９に記載の半導体装置。
【請求項１３】前記第１の材料がイリジウムであり、
前記第２の材料が多結晶シリコンであり、前記第３の導
電体領域がイリジウム酸化物で形成されている、請求項
９に記載の半導体装置。
【請求項１４】前記第１の絶縁膜が、前記半導体基板
に近い側に配置されたシリコン酸化膜と該シリコン酸化
膜の上に配置されたシリコン窒化膜とを含む多層構造を
有する、請求項１から１３のいずれかひとつに記載の半
導体装置。
【請求項１５】前記第１の導電体膜のうちで、前記ホ
ールの前記第１の領域に埋め込まれた部分は、キャパシ
タの電極を構成し、該ホールの前記第２の領域に埋め込
まれた部分は、該キャパシタと前記不純物拡散領域とを
電気的に接続するコンタクトを構成する、請求項１から
１４のいずれかひとつに記載の半導体装置。
【請求項１６】前記ホールの前記第１の領域の幅は、
前記半導体基板に近い側から、該半導体基板より離れる
方向に向けて、次第に広がっている、請求項１から１５
のいずれかひとつに記載の半導体装置。
【請求項１７】不純物拡散領域が形成された半導体基
板と、該半導体基板の上に形成された第１の絶縁膜と、該第１の絶縁膜の上面から該不純物拡散領域に至るよう
に形成されたホールに埋め込まれた第１の導電体領域
と、該第１の絶縁膜の表面を覆うように形成された第２の絶
縁膜と、該第２の絶縁膜の上面から該第１の絶縁膜に至るように
形成された溝の側面及び底面に沿って設けられ、該ホー
ルに埋め込まれた該第１の導電体領域に電気的に接続し
ている第２の導電体領域と、該第２の絶縁膜及び該第２の導電体領域を覆うように形
成された第３の絶縁膜と、該第３の絶縁膜の上に形成された第３の導電体領域と、
を備えており、該溝の幅が該ホールの幅よりも広い、半導体装置。
【請求項１８】前記第１の導電体領域が多結晶シリコ
ンにより形成されており、前記第２の導電体領域が、ルテニウム、ルテニウム酸化
膜、イリジウム、イリジウム酸化膜、白金、或いは窒化
チタンにより形成されている、請求項１７に記載の半導
体装置。
【請求項１９】前記第１の導電体領域が多結晶シリコ
ンにより形成されており、前記第２の導電体領域が、ルテニウム、ルテニウム酸化
膜、イリジウム、イリジウム酸化膜、白金、及び窒化チ
タンから選択された材料により形成された多層構造を有
する、請求項１７に記載の半導体装置。
【請求項２０】前記第２の導電体領域はキャパシタの
電極を構成し、前記第１の導電体領域は、該キャパシタ
と前記不純物拡散領域とを電気的に接続するコンタクト
を構成する、請求項１７から１９のいずれかひとつに記
載の半導体装置。
【請求項２１】前記溝の幅は、前記半導体基板に近い
側から、該半導体基板より離れる方向に向けて、次第に
広がっている、請求項１７から２０のいずれかひとつに
記載の半導体装置。
【請求項２２】半導体基板に不純物拡散領域を形成す
る工程と、該半導体基板の上に第１の絶縁膜を形成する工程と、該第１の絶縁膜に所定の形状の凹部パターンを形成する
工程と、該凹部パターンの底面から該不純物拡散領域に至るホー
ルを、該第１の絶縁膜に形成する工程と、該ホール及び該凹部パターンを埋め込むとともに該第１
の絶縁膜を覆うように第１の導電体領域を形成する工程
と、該第１の導電体領域を、該凹部パターン以外の部分に相
当する該第１の絶縁膜が露出するまで除去して、該第１
の絶縁膜の露出した表面と残存する該第１の導電体領域
の表面とを実質的にほぼ平坦化する工程と、該平坦化された表面を覆うように、第２の絶縁膜及び第
２の導電体領域を順に形成する工程と、を包含する、半
導体装置の製造方法。
【請求項２３】前記凹部パターンの幅は、前記半導体
基板に近い側から、該半導体基板より離れる方向に向け
て、次第に広がっている、請求項２２に記載の半導体装
置の製造方法。
【請求項２４】前記平坦化工程は、化学機械的研磨
（ＣＭＰ）技術を使用して行われる、請求項２２或いは
２３に記載の半導体装置の製造方法。
【請求項２５】半導体基板に不純物拡散領域を形成す
る工程と、該半導体基板の上に第１の絶縁膜、第２の絶縁膜、及び
第３の絶縁膜を順に形成する工程と、該第３の絶縁膜に所定の形状の凹部パターンを形成する
工程と、該凹部パターンの底面から該不純物拡散領域に至るホー
ルを、該第１及び第２の絶縁膜に形成する工程と、該ホール及び該凹部パターンを埋め込むとともに該第３
の絶縁膜を覆うように第１の導電体領域を形成する工程
と、該第１の導電体領域を、該凹部パターン以外の部分に相
当する該第３の絶縁膜が露出するまで除去して、該第３
の絶縁膜の露出した表面と残存する該第１の導電体領域
の表面とを実質的にほぼ平坦化する工程と、該平坦化された表面を覆うように、第４の絶縁膜及び第
２の導電体領域を順に形成する工程と、を包含する、半
導体装置の製造方法。
【請求項２６】前記凹部パターンの形成工程では、前
記該第２の絶縁膜をエッチングストップ層として使用す
る等方性エッチングが行われ、それによって、該凹部パ
ターンは、前記半導体基板に近い側から、該半導体基板
より離れる方向に向かって、次第に広がっている幅を有
するように形成される、請求項２５に記載の半導体装置
の製造方法。
【請求項２７】前記凹部パターンの形成工程は、エッチングにより、前記第３の絶縁膜の表面から前記第
２の絶縁膜に至る溝を形成する工程と、該溝にエッチング処理を施して、前記半導体基板に近い
側から該半導体基板より離れる方向に向かって、次第に
広がっている幅を有する凹部パターンを形成する工程
と、を含む、請求項２５に記載の半導体装置の製造方
法。
【請求項２８】前記平坦化工程は、化学機械的研磨
（ＣＭＰ）技術を使用して行われる、請求項２５から２
７のいずれかひとつに記載の半導体装置の製造方法。
【請求項２９】半導体基板に不純物拡散領域を形成す
る工程と、該半導体基板の上に第１の絶縁膜及び第２の絶縁膜を順
に形成する工程と、該第２の絶縁膜の表面から該不純物拡散領域に至るホー
ルを、該第１及び第２の絶縁膜に形成する工程と、該ホールを埋め込むように第１の導電体領域を形成する
工程と、該第２の絶縁膜の表面と該第１の導電体領域のうちで該
ホールの外に露出している表面とを覆うように、第３の
絶縁膜を形成する工程と、該第３の絶縁膜に所定の形状の凹部パターンを形成する
工程と、該凹部パターンの表面及び該第３の絶縁膜を覆うように
第２の導電体領域を形成する工程と、該第２の導電体領域のうちで該第３の絶縁膜の上に位置
している部分を除去する工程と、残存する該第２の導電体領域と該第３の絶縁膜とを覆う
ように、第４の絶縁膜及び第３の導電体領域を順に形成
する工程と、を包含する、半導体装置の製造方法。
【請求項３０】前記凹部パターンの形成工程では、前
記該第２の絶縁膜をエッチングストップ層として使用す
る等方性エッチングが行われ、それによって、該凹部パ
ターンは、前記半導体基板に近い側から、該半導体基板
より離れる方向に向かって、次第に広がっている幅を有
するように形成される、請求項２９に記載の半導体装置
の製造方法。
【請求項３１】前記凹部パターンの形成工程は、エッチングにより、前記第３の絶縁膜の表面から前記第
２の絶縁膜に至る溝を形成する工程と、該溝にエッチング処理を施して、前記半導体基板に近い
側から該半導体基板より離れる方向に向かって、次第に
広がっている幅を有する凹部パターンを形成する工程
と、を含む、請求項２９に記載の半導体装置の製造方
法。
【請求項３２】前記平坦化工程は、化学機械的研磨
（ＣＭＰ）技術を使用して行われる、請求項２９から３
１のいずれかひとつに記載の半導体装置の製造方法。